KR20200134035A - 반도체 패키지 및 이를 포함하는 안테나 모듈 - Google Patents

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KR20200134035A
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Abstract

본 개시는 제1 및 제2 관통부를 갖는 프레임, 상기 프레임의 제1 및 제2 관통부에 각각 배치되며 각각 접속패드가 배치된 제1 면 및 상기 제1 면의 반대측인 제2 면을 갖는 제1 및 제2 반도체 칩, 상기 제1 및 제2 반도체 칩의 적어도 일부를 덮는 제1 봉합재, 상기 제1 및 제2 반도체 칩 상에 배치되며 방열 패턴층 및 상기 제1 및 제2 반도체 칩의 접속패드와 전기적으로 연결된 제1 재배선층을 포함하는 제1 연결구조체, 상기 제1 연결구조체 상에서 상기 제1 반도체 칩의 상부에 배치되며 상기 제1 재배선층과 전기적으로 연결되는 하나 이상의 수동부품, 및 상기 제1 연결구조체 상에서 상기 제2 반도체 칩의 상부에 배치되며 상기 방열 패턴층과 연결되는 하나 이상의 방열 구조물을 포함하는 반도체 패키지에 관한 것이다.

Description

반도체 패키지 및 이를 포함하는 안테나 모듈{SEMICONDUCTOR PACKAGE AND ANTENNA MODULE INCLUDING THE SAME}
본 개시는 반도체 패키지 및 이를 포함하는 안테나 모듈에 관한 것이다.
반도체 패키지는 형상적인 측면에서 경박단소를 지속적으로 추구하고 있으며, 기능적인 측면에서는 복합화 및 다기능화를 요구하는 SiP(System in Package) 패키지를 추구하고 있다. 이를 위하여 다수의 칩 및 부품을 하나의 패키지에 실장하는 기술에 대한 관심이 지속적으로 높아지고 있다.
특히, 복수의 반도체 칩 및 수동부품을 포함하는 반도체 패키지에서, 반도체 칩과 수동부품의 사이 및 반도체 칩과 반도체 패키지가 실장되는 외부 장치와의 사이에서 신호손실이 증가하고 방열이 효율적으로 이루어지지 못하는 문제가 있다.
본 개시의 여러 목적 중 하나는 신호전달 손실을 최소화하면서 열방출 특성이 향상된 반도체 패키지 및 이를 포함하는 안테나 모듈을 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 반도체 패키지 및 이를 포함하는 안테나 모듈에 있어서, 반도체 칩의 상부에 수동부품 및 방열 구조물을 실장하는 것이다.
예를 들면, 본 개시에서 제안하는 일례에 따른 반도체 패키지는, 제1 및 제2 관통부를 갖는 프레임, 상기 프레임의 제1 및 제2 관통부에 각각 배치되며, 각각 접속패드가 배치된 제1 면 및 상기 제1 면의 반대측인 제2 면을 갖는 제1 및 제2 반도체 칩, 상기 제1 및 제2 반도체 칩의 적어도 일부를 덮는 제1 봉합재, 상기 제1 및 제2 반도체 칩 상에 배치되며, 방열 패턴층 및 상기 제1 및 제2 반도체 칩의 접속패드와 전기적으로 연결된 제1 재배선층을 포함하는 제1 연결구조체, 상기 제1 연결구조체 상에서 상기 제1 반도체 칩의 상부에 배치되며, 상기 제1 재배선층과 전기적으로 연결되는 하나 이상의 수동부품, 및 상기 제1 연결구조체 상에서 상기 제2 반도체 칩의 상부에 배치되며, 상기 방열 패턴층과 연결되는 하나 이상의 방열 구조물을 포함한다.
본 개시의 여러 효과 중 일 효과로서 신호전달 손실을 최소화하면서 열방출 특성이 향상된 반도체 패키지 및 이를 포함하는 안테나 모듈을 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도이다.
도 10은 도 9의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도이다.
도 11a 내지 도 11d는 반도체 패키지를 형성하는 공정의 일례를 개략적으로 도시하는 단면도들이다.
도 12는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 13은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 14는 안테나 모듈의 일례를 개략적으로 나타낸 사시도이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 인쇄회로기판(1110)이 수용되어 있으며, 인쇄회로기판(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 인쇄회로기판(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도면을 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결구조체(2240)를 형성한다. 연결구조체(2240)는 반도체 칩(2220) 상에 감광성 절연물질(PID)과 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결구조체(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도이다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결구조체(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결구조체(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도이다.
도 10은 도 9의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도이다.
도면을 참조하면, 일례에 따른 반도체 패키지(100A)는, 제1 및 제2 관통부(110H1, 110H2)를 갖는 프레임(110), 프레임(110)의 제1 관통부(110H1)에 배치되며 접속패드(121P)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 제1 반도체 칩(121), 프레임(110)의 제2 관통부(110H2)에 배치되며 접속패드(122P)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 제2 반도체 칩(122), 프레임(110) 및 제1 및 제2 반도체 칩(121, 122)의 적어도 일부를 봉합하는 제1 봉합재(130), 프레임(110)의 상면 및 제1 반도체 칩(121)의 활성면과 제2 반도체 칩(122)의 비활성면 상에 배치되며 적어도 한층의 재배선층(142) 및 방열 패턴층(140P)을 포함하는 제1 연결구조체(140), 제1 연결구조체(140)의 상면 상에 실장되는 적어도 하나의 수동부품(171, 172, 173), 제1 연결구조체(140)의 상면 상에서 제2 반도체 칩(122)의 상부에 실장되는 적어도 하나의 방열 구조물(180), 수동부품(171, 172, 173) 및 방열 구조물(180)을 봉합하는 제2 봉합재(135), 제2 봉합재(135)의 상면 및 측면을 덮는 금속층(195), 프레임(110)의 하면에 배치되며 제2 재배선층(162)을 포함하는 제2 연결구조체(160), 및 제2 재배선층(162)과 연결된 전기연결금속(190)을 포함한다.
제1 및 제2 반도체 칩(121, 122)은 반도체 패키지(100A) 내에서 서로 다른 기능을 수행할 수 있으며, 활성면이 서로 다른 방향을 향하도록 실장될 수 있다. 제1 연결구조체(140)는 제1 반도체 칩(121)의 접속패드(121P)가 형성된 활성면과 마주하고, 제2 반도체 칩(122)의 접속패드(122P)가 형성되지 않은 비활성면과 마주할 수 있다. 예를 들어, 제1 반도체 칩(121)은 PMIC 칩이고, 제2 반도체 칩(122)은 RFIC 칩일 수 있다. 이 경우, 제1 반도체 칩(121)은 수동부품(171, 172, 173)에 최단 및 최적의 신호경로로 파워를 전달할 수 있으며, 제2 반도체 칩(122)은 반도체 패키지(100A)가 실장되는 외부 장치, 예를 들어 안테나 모듈 내의 안테나 기판과 최적의 신호경로로 신호를 송수신하도록 배치될 수 있다.
제1 반도체 칩(121)은 상부의 제1 연결구조체(140)를 통해 직상의 제1 수동부품(171)을 포함하는 수동부품(171, 172, 173)과 전기적으로 연결될 수 있다. 특히, 제1 반도체 칩(121)은 접속패드(121P)를 통해 제1 연결구조체(140)의 제1 비아(143)와 직접 물리적 및 전기적으로 연결되어, 상부의 수동부품(171, 172, 173)과 전기적으로 연결될 수 있다. 또한, 제2 반도체 칩(122)은 접속패드(122P)를 통해 제2 연결구조체(160)의 제2 비아(163)와 직접 물리적 및 전기적으로 연결되어, 상기 외부 장치와 전기적으로 연결될 수 있다. 제2 반도체 칩(122)은 상부의 제1 연결구조체(140)의 방열 패턴층(140P)과 연결될 수 있으며, 방열 패턴층(140P)은 제1 연결구조체(140) 상의 방열 구조물(180)과 연결될 수 있다. 수동부품(171, 172, 173) 및 방열 구조물(180)은 제1 연결구조체(140) 상에 예를 들어, 표면실장기술(SMT: Surface Mount Technology)로 실장될 수 있으나, 이에 한정되지는 않는다.
기존의 반도체 패키지들은 반도체 칩 및 수동부품과 같은 전자부품을 나란히 배치하였다. 이 경우, 각 부품을 배치하기 위한 공간이 요구되어, 패키지의 크기, 특히 평면 상에서의 면적이 증가하는 문제가 있다. 또한, 반도체 패키지가 서로 다른 기능을 수행하는 복수의 반도체 칩을 포함하는 경우, 복수의 반도체 칩과 수동부품 또는 외부장치와의 사이에서 신호전달이 효율화되지 못하고, 복수의 반도체 칩에서 발생하는 열이 패키지 외측으로 효율적으로 방출되지 못하는 문제가 있다.
반면, 일례에 따른 반도체 패키지(100A)는, 제1 연결구조체(140)의 상하에 복수의 전자부품을 나누어 배치한다. 구체적으로, 제1 연결구조체(140)에서 제1 및 제2 반도체 칩(121, 122)과 연결되는 면의 반대면 상에 수동부품(171, 172, 173)을 실장하고, 수동부품(171, 172, 173)의 적어도 일부가 평면 상에서 제1 반도체 칩(121)과 중첩되도록 배치된다. 따라서, 제1 반도체 칩(121)과 수동부품(171, 172, 173)이 중첩되는 폭만큼 반도체 패키지(100A)의 크기를 감소시킬 수 있다. 또한, 제1 반도체 칩(121)의 상부에 제1 수동부품(171)을 포함하는 수동부품(171, 172, 173)의 적어도 일부가 배치되어, 제1 반도체 칩(121)과 수동부품(171, 172, 173) 사이의 신호전달 경로가 최적화될 수 있다.
또한, 반도체 패키지(100A)에서는 방열 구조물(180)이 수동부품(171, 172, 173)과 나란히 제1 연결구조체(140) 상에 실장될 수 있다. 방열 구조물(180)은 제2 반도체 칩(122)으로부터 발생하는 열을 제1 연결구조체(140)의 방열 패턴층(140P)을 통해 외부로 방출할 수 있다. 즉, 제2 반도체 칩(122)으로부터 제1 연결구조체(140)의 방열 패턴층(140P)을 거쳐 방열 구조물(180)로 연결되는 열전달 경로가 형성될 수 있다. 특히, 방열 구조물(180)은 반도체 패키지(100A)의 상면 및 측면을 이루는 금속층(195)과 직접 연결되어 방열 기능이 더욱 효율화될 수 있다.
이하, 일례에 따른 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
프레임(110)은 관통홀 형태의 제1 및 제2 관통부(110H1, 110H2)를 가지며, 제1 반도체 칩(121)은 접속패드(121P)가 배치된 면이 제1 연결구조체(140)의 하면을 향하도록 제1 관통부(110H1)에 배치되고, 제2 반도체 칩(122)은 접속패드(122P)가 배치되지 않은 면이 제1 연결구조체(140)의 하면을 향하도록 제2 관통부(110H2)에 배치될 수 있다. 이때, 제1 접속패드(121P)는 별도의 범프 없이 제1 연결구조체(140)의 제1 비아(143)와 연결될 수 있다. 또한, 프레임(110)은 제1 연결구조체(140)의 하면과 접하는 제1 프레임 절연층(111a), 제1 연결구조체(140)의 하면과 접하며 제1 프레임 절연층(111a)에 매립된 제1 배선층(112a), 제1 프레임 절연층(111a)의 제1 배선층(112a)이 매립된 측의 반대측 상에 배치된 제2 배선층(112b), 제1 프레임 절연층(111a)의 제1 배선층(112a)이 매립된 측의 반대측 상에 배치되며 제2 배선층(112b)의 적어도 일부를 덮는 제2 프레임 절연층(111b), 제2 프레임 절연층(111b)의 제2 배선층(112b)이 매립된 측의 반대측 상에 배치된 제3 배선층(112c), 제1 프레임 절연층(111a)을 관통하며 제1 및 제2 배선층(112a, 112b)을 전기적으로 연결하는 제1 배선비아(113a), 및 제2 프레임 절연층(111b)을 관통하며 제2 및 제3 배선층(112b, 112c)을 전기적으로 연결하는 제2 배선비아(113b)를 포함한다. 이러한 프레임(110)은 지지부재로 역할할 수 있다.
제1 배선층(112a)은 제1 프레임 절연층(111a)의 내부로 리세스될 수 있다. 즉, 제1 프레임 절연층(111a)의 제1 연결구조체(140)의 하면과 접하는 면은 제1 배선층(112a)의 상기 제1 연결구조체(140)의 하면과 접하는 면과 단차를 가질 수 있다. 이 경우, 제1 봉합재(130)로 제1 및 제2 반도체 칩(121, 122)과 프레임(110)을 캡슐화할 때, 봉합재 물질이 블리딩되어 제1 배선층(112a)을 오염시키는 것을 방지할 수 있다. 제1 내지 제3 배선층(112a, 112b, 112c) 각각의 두께는 제1 재배선층(142) 각각의 두께보다 두꺼울 수 있다.
제1 배선비아(113a)를 위한 홀을 형성할 때 제1 배선층(112a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제1 배선비아(113a) 각각의 접속비아는 윗면의 폭이 아랫면의 폭보다 작은 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1 배선비아(113a)의 배선비아는 제2 배선층(112b)의 패턴과 일체화될 수 있다. 마찬가지로, 제2 배선비아(113b)를 위한 홀을 형성할 때 제2 배선층(112b)의 일부 패드가 스토퍼 역할을 수행할 수 있는바, 제2 배선비아(113b)의 배선비아는 윗면의 폭이 아랫면의 폭보다 작은 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2 배선비아(113b)의 배선비아는 제3 배선층(112c)의 패드 패턴과 일체화될 수 있다.
제1 및 제2 프레임 절연층(111a, 111b)의 재료로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 절연물질, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다.
제1 내지 제3 배선층(112a, 112b, 112c)은 제1 및 제2 반도체 칩(121, 122)의 접속패드(121P, 122P)를 재배선하는 역할을 수행할 수 있으며, 패키지(100A)의 상/하부 연결을 위한 배선비아(113a, 113b)를 위한 패드 패턴을 제공하는 역할을 수행할 수 있다. 이들의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제1 내지 제3 배선층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 전원과 관련된 그라운드(GND) 패턴과 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다.
제1 및 제2 배선비아(113a, 113b)는 서로 다른 층에 형성된 제1 내지 제3 배선층(112a, 112b, 112c)을 전기적으로 연결시키며, 그 결과 프레임(110) 내에 전기적 경로를 형성시킨다. 또한, 제1 및 제2 배선비아(113a, 113b)는 제1 연결구조체(140)와 전기연결금속(190)의 사이에 전기적 경로를 형성시킨다. 제1 및 제2 배선비아(113a, 113b)의 형성물질로는 금속 물질을 사용할 수 있다. 제1 및 제2 배선비아(113a, 113b) 각각은 금속 물질로 완전히 충전된 필드 비아일 수 있으며, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨퍼멀 비아일 수도 있다. 또한, 각각 테이퍼 형상을 가질 수 있다. 한편, 제1 및 제2 배선비아(113a, 113b)는 제1 내지 제3 배선층(112a, 112b, 112c)의 적어도 일부와 일체화될 수 있으나, 이에 한정되지는 않는다.
제1 및 제2 반도체 칩(121, 122)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 예를 들어, 제1 및 제2 반도체 칩(121, 122)은 PMIC, RFIC, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니며, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩이나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM 및 플래시 메모리) 등의 메모리 칩일 수도 있으나, 이에 한정되는 것은 아니다. 또한, 이들이 서로 조합되어 배치될 수도 있음은 물론이다.
제1 및 제2 반도체 칩(121, 122)은 각각 접속패드(121P, 122P)가 배치된 면이 활성면이 되고, 반대측 면이 비활성면이 된다. 제1 및 제2 반도체 칩(121, 122)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 바디부를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 상기 바디부에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(121P, 122P)는 제1 및 제2 반도체 칩(121, 122)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 상기 바디부 상에는 접속패드(121P, 122P)를 노출시키는 패시베이션막이 더 형성될 수 있으며, 상기 패시베이션막은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다.
제1 봉합재(130)는 제1 및 제2 관통부(110H1, 110H2)의 적어도 일부를 채우며, 제1 및 제2 반도체 칩(121, 122)을 봉합한다. 봉합형태는 특별히 제한되지 않으며, 제1 및 제2 반도체 칩(121, 122)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 제1 봉합재(130)는 프레임(110), 제1 반도체 칩(121)의 비활성면, 및 제2 반도체 칩(120)의 활성면의 적어도 일부를 덮을 수 있으며, 제1 및 제2 관통부(110H1, 110H2)의 벽면 및 제1 및 제2 반도체 칩(121, 122)의 측면 사이의 공간의 적어도 일부를 채울 수 있다. 한편, 제1 봉합재(130)가 제1 및 제2 반도체 칩(121, 122)를 채움으로써, 구체적인 물질에 따라 제1 및 제2 반도체 칩(121, 122)을 고정하기 위한 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다. 제1 봉합재(130)는 절연물질을 포함하며, 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC, PIE 등을 사용할 수도 있다. 필요에 따라 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유 등의 심재에 함침된 재료를 사용할 수도 있다.
제1 연결구조체(140)는 제1 및 제2 반도체 칩(121, 122)의 접속패드(121P, 122P)를 재배선할 수 있다. 또한, 접속패드(121P, 122P)를 기능에 따라서 프레임(110)의 배선층(112a, 112b, 112c)과 각각 전기적으로 연결할 수 있다. 제1 연결구조체(140)를 통하여 다양한 기능을 갖는 수십 수백만 개의 접속패드(121P, 122P)가 재배선 될 수 있으며, 전기연결금속(190)을 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 제1 연결구조체(140)는 절연층(141)과 절연층(141) 상에 배치된 제1 재배선층(142)과 절연층(141)을 관통하는 제1 비아(143)를 포함한다. 제1 연결구조체(140)의 절연층(141), 제1 재배선층(142), 및 제1 비아(143)는 도면에 도시한 것 보다 많은 수의 층으로 구성될 수 있다. 또는, 도면에 도시한 것 보다 적은 수의 층으로 구성될 수 있다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141)은 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 가지는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 제1 비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층 구조인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층 구조인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층 구조인 경우, 이들은 공정에 따라 일체화 되어 이들 자체로는 경계가 불분명할 수도 있으나, 이에 한정되는 것은 아니다.
제1 재배선층(142)은 실질적으로 접속패드(121P, 122P)를 재배선하는 역할을 수행할 수 있으며, 상술한 전기적 연결 경로를 제공할 수 있다. 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제1 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 여기서, 패턴은 배선 및 패드를 포함하는 개념이다. 특히, 제1 재배선층(142)은 제2 반도체 칩(122)과 중첩되는 영역에서는 주로 방열 패턴층(140P)을 이루는 방열 재배선층을 포함한다.
제1 비아(143)는 제1 재배선층(142), 접속패드(121P), 및 최상부의 제1 배선층(112a)에 연결되어, 서로 다른 층에 형성된 제1 재배선층(142), 접속패드(121P), 배선층(112a, 112b, 112c) 등을 서로 전기적으로 연결시키며, 그 결과 제1 연결구조체(140) 내에 전기적 경로를 형성시킨다. 제1 비아(143)는 제2 반도체 칩(122)과 중첩되는 영역에서는 주로 방열 패턴층(140P)을 이루는 방열 비아를 포함한다. 제1 비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 특히, 제1 비아(143)는 감광성의 절연층(141)에 포토 리소그래피 공정에 의해 형성된 포토 피아일 수 있다. 이 경우, 제1 비아(143)는 시드층이 티타늄(Ti)을 포함할 수 있다. 제1 비아(143)는 금속 물질로 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아홀의 벽면을 따라 형성된 컨포멀 타입일 수도 있다. 제1 비아(143)는 테이퍼 단면 형상을 가질 수 있다. 제1 비아(143)의 테이퍼 방향은 프레임(110)의 배선비아(113a, 113b)의 테이퍼 방향과 반대일 수 있다.
제1 봉합재(130)의 하측에는 제2 재배선층(162) 및 제2 비아(163)를 포함하는 제2 연결구조체(160)가 배치될 수 있다. 제2 비아(163)는 제1 봉합재(130)의 적어도 일부를 관통함으로써, 제3 배선층(112c)과 제2 재배선층(162)을 전기적으로 연결할 수 있다. 특히, 제2 반도체 칩(112)의 경우, 제2 연결구조체(160) 및 전기연결금속(190)을 통해 반도체 패키지(100A)가 실장되는 외부 장치, 예를 들어 안테나 기판과 최단 경로로 전기적으로 연결될 수 있다.
제2 재배선층(162)도 접속패드(121P, 122P)를 재배선하는 역할을 수행할 수 있으며, 상술한 전기적 연결 경로를 제공할 수 있를 재배선하는 역할을 수행할 수 있다. 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제2 재배선층(162)도 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 그라운드 패턴과 신호 패턴은 동일한 패턴일 수도 있다. 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 여기서, 패턴은 배선 및 패드를 포함하는 개념이다.
제2 비아(163)는 제3 배선층(112c)과 제2 재배선층(162)을 전기적으로 연결할 수 있다. 제2 비아(163)의 형성 물질로도 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 특히, 제2 비아(163)는 비감광성 물질인 제1 봉합재(130)를 관통하도록 레이저 드릴링 공정에 의해 형성된 레이저 비아일 수 있다. 이 경우, 제2 비아(163)는 시드층이 제1 비아(143)와 다른 물질을 포함할 수 있으며, 예를 들어, 구리(Cu)를 포함할 수 있다. 따라서, 제2 비아(163)는 제1 비아(143)보다 직경이 클 수 있다. 제2 비아(163)는 금속 물질로 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아홀의 벽면을 따라 형성된 컨포멀 타입일 수도 있다. 제2 비아(163)는 테이퍼 단면 형상을 가질 수 있다. 테이퍼 방향은 제1 및 제2 배선비아(113a, 113b) 각각의 배선비아와 동일하고, 제1 비아(143)와 상이할 수 있다. 실시예들에서, 제2 재배선층(162) 및 제2 비아(163)의 층수는 다양하게 변경될 수 있다.
제1 및 제2 패시베이션층(150, 155)은 각각 제1 연결구조체(140) 및 제2 연결구조체(160)를 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 부가적인 구성이다. 제1 및 제2 패시베이션층(150, 155)은 열경화성 수지를 포함할 수 있다. 예컨대, 제1 및 제2 패시베이션층(150, 155)은 ABF일 수 있으나, 이에 한정되는 것은 아니다. 제1 및 제2 패시베이션층(150, 155)은 각각 제1 및 제2 재배선층(142, 162)의 적어도 일부를 노출시키는 복수의 개구를 가질 수 있다. 개구는 수십 내지 수만 개 존재할 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 각각의 개구는 복수의 홀로 구성될 수도 있다.
수동부품(171, 172, 173)은 범프(170s)를 통해 제1 연결구조체(140)의 최상부의 제1 재배선층(142)에 전기적으로 연결될 수 있다. 수동부품(171, 172, 173)은 각각 독립적으로 MLCC(Multi Layer Ceramic Capacitor)나 LICC(Low Inductance Chip Capacitor)와 같은 커패시터(capacitor), 파워 인덕터(Power Inductor)와 같은 인덕터(inductor), 비즈(bead) 등일 수 있다. 제1 수동부품(171)은 평면 상에서 제1 반도체 칩(121)과 중첩되도록 배치되고, 제2 및 제3 수동부품(172, 173)은 평면 상에서 프레임(110)과 중첩되도록 배치되며 실시예들에 따라 제1 반도체 칩(121)과도 일부 영역이 중첩되도록 배치될 수 있다. 즉, 제1 수동부품(171)의 적어도 일부는 제1 반도체 칩(121)의 직상의 영역에 배치되고, 제2 및 제3 수동부품(172, 173)의 적어도 일부는 프레임(110)의 직상의 영역에 배치될 수 있다. 수동부품(171, 172, 173)은 서로 다른 크기 및 두께를 가질 수 있다. 또한, 수동부품(171, 172, 173)은 제1 및 제2 반도체 칩(121, 122)과도 다른 두께를 가질 수 있다. 일례에 따른 반도체 패키지(100A)는 서로 다른 공정에서 수동부품(171, 172, 173)과 제1 및 제2 반도체 칩(121, 122)을 봉합하므로, 이러한 두께 편차에 따른 불량 문제를 최소화 시킬 수 있다. 수동부품(171, 172, 173)의 개수는 특별히 한정되지 않으며, 도면에 도시된 것보다 많거나 적을 수도 있다. 또한, 제1 반도체 칩(121)의 직상에 배치되는 수동부품(171, 172, 173)의 개수도 도시된 것에 한정되지 않는다.
방열 구조물(180)은 범프(180s)를 통해 제1 연결구조체(140)의 최상부의 제1 재배선층(142)에 연결될 수 있다. 방열 구조물(180)은 블록의 형태를 가질 수 있으며, 예를 들어 직육면체와 같은 형상을 가질 수 있다. 특히, 방열 구조물(180)은 수동부품(171, 172, 173) 중 적어도 하나, 예를 들어, 제2 수동부품(172)과 적어도 평면 상에서 동일한 크기를 가질 수 있다. 도 10에 도시된 것과 같이, 제2 수동부품(172)은 수직한 두 개의 방향을 따라 각각 제1 폭(W1) 및 제1 길이(L1)를 가질 수 있고, 방열 구조물(180)은 각각 제1 길이(L1)와 실질적으로 동일한 제2 폭(W2) 및 제1 폭(W1)과 실질적으로 동일한 제2 길이(L2)를 가질 수 있다. 즉, 방열 구조물(180)은 평면 상에서 제2 수동부품(172)을 90도 회전시킨 크기를 가질 수 있다. 이 경우, 방열 구조물(180)은 제2 수동부품(172)을 실장하는 단계에서, 제2 수동부품(172)과 함께 실장될 수 있어, 제조 공정이 단순화될 수 있다. 다만, 방열 구조물(180)의 크기는 반드시 이에 한정되는 것은 아니다. 방열 구조물(180)은 방열 기능을 효과적으로 수행할 수 있도록 열전도도가 상대적으로 큰 물질로 이루어질 수 있다. 예를 들어, 방열 구조물(180)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 또는, 방열 구조물(180)은 금속 물질 외에, 실리콘 카바이드(SiC), 그라파이트(graphite), 그래핀(graphene), 탄소 나노 튜브(carbon nano tube, CNT), 및 금속-그라파이트 복합재료 중 적어도 하나를 포함할 수 있다. 방열 구조물(180)은 하부에서 제1 연결구조체(140)의 방열 패턴층(140P)과 연결되고 상부에서 금속층(195)과 연결될 수 있다.
제2 봉합재(135)는 하나 이상의 수동부품(171, 172, 173), 방열 구조물(180), 및 제1 연결구조체(140)의 상면의 적어도 일부를 봉합한다. 봉합형태는 특별히 제한되지 않으며, 제1 연결구조체(140) 상에서 수동부품(171, 172, 173) 및 방열 구조물(180)의 적어도 일부를 감싸는 형태이면 무방하다. 제2 봉합재(135)는 수동부품(171, 172, 173) 및 방열 구조물(180) 각각의 상면, 하면, 및 측면의 적어도 일부를 덮을 수 있다. 제2 봉합재(135)는 제1 연결구조체(140) 상으로 연장되어 제1 연결구조체(140) 상에 배치될 수 있으며, 제2 재배선층(142)의 상면과 접촉할 수 있다. 제2 봉합재(135)는 제1 봉합재(131)와 동일하거나 다른 재료를 포함할 수 있다.
금속층(195)은 반도체 패키지(100A)의 상면 및 측면을 이룰 수 있다. 금속층(195)은 제2 봉합재(135)의 상면 및 측면을 덮으며, 하부로 연장되어, 제1 패시베이션층(150), 제1 연결구조체(140), 프레임(110), 제1 봉합재(130), 및 제2 패시베이션층(155)의 측면을 덮을 수 있다. 특히, 금속층(195)은 반도체 패키지(100A)의 상면을 이루는 영역에서 방열 구조물(180)과 접촉될 수 있으며, 이에 의해 패키지(100A)의 방열이 더욱 향상될 수 있다. 금속층(195)은 도시되지 않은 영역에서 제1 재배선층(142)과 연결될 수 있으며, 이에 의해 제1 연결구조체(140)로부터 그라운드 신호를 인가받을 수 있으나, 이에 한정되지는 않는다. 금속층(195)에 의해 반도체 패키지(100A)의 EMI 차폐 기능이 더욱 향상될 수 있다. 금속층(195)은 금속물질을 포함하며, 금속물질은, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등일 수 있다. 실시예들에 따라, 금속층(195)은 복수의 층들로 이루어질 수 있다. 다만, 금속층(195)은 필수적인 구성은 아니며, 실시예들에 따라 생략되는 것도 가능하다.
전기연결금속(190)은 부가적인 구성으로, 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 예를 들면, 반도체 패키지(100A)는 전기연결금속(190)을 통하여 전자기기의 반도체 모듈 또는 메인보드에 실장될 수 있다. 전기연결금속(190)은 제2 패시베이션층(155)의 복수의 개구 상에 각각 배치된다. 따라서, 노출된 제2 재배선층(162)과 전기적으로 연결될 수 있다. 필요에 따라서는, 제2 패시베이션층(155)의 복수의 개구에 언더범프금속이 형성될 수도 있으며, 이 경우에는 상기 언더범프금속을 통하여 노출된 제2 재배선층(162)과 전기적으로 연결될 수 있다. 전기연결금속(190)은 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금을 포함할 수 있다. 보다 구체적으로는 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다.
전기연결금속(190)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결금속(190)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 기둥(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결금속(190)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결금속(190)의 수는 접속패드(121P, 122P)의 수에 따라서 수십 내지 수만 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결금속(190) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 제1 및 제2 반도체 칩(121, 122)이 배치된 영역을 벗어나는 영역을 의미한다. 즉, 일례에 따른 반도체 패키지(100A)는 팬-아웃 반도체 패키지일 수 있다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터커넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
도 11a 내지 도 11d는 반도체 패키지를 형성하는 공정의 일례를 개략적으로 도시하는 단면도들이다.
도 11a를 참조하면, 먼저, 프레임(110)을 준비하고, 프레임(110)의 상하면을 관통하는 제1 및 제2 관통부(110H1, 110H2)를 형성한다. 제1 및 제2 관통부(110H1, 110H2)는 기계적 드릴 및/또는 레이저 드릴로 형성할 수 있다. 다만, 이에 한정되는 것은 아니며, 프레임(110)의 재료에 따라서 연마용 입자를 이용하는 샌드 블라스트법, 플라스마를 이용한 드라이 에칭법 등에 의하여 수행될 수도 있다. 제1 및 제2 관통부(110H1, 110H2)의 크기, 모양 등은 실장될 제1 및 제2 반도체 칩(121, 122)의 크기, 모양, 개수 등에 맞게 설계한다. 다음으로, 프레임(110)의 일측에 점착필름(205)을 부착하고, 제1 및 제2 관통부(110H1, 110H2) 내에 제1 및 제2 반도체 칩(121, 122)을 배치하고, 제1 봉합재(130)를 형성한다. 점착필름(205)은 프레임(110)을 고정할 수 있으면 어느 것이나 사용이 가능하며, 제한되지 않는 일례로서 열처리에 의해 부착력이 약화되는 열처리 경화성 접착 테이프, 자외선 조사에 의해 부착력이 약화되는 자외선 경화성 접착 테이프 등을 사용할 수 있다. 제1 및 제2 반도체 칩(121, 122)은, 예를 들면, 제1 및 제2 관통부(110H1, 110H2) 내의 점착필름(205) 상에 부착하는 방법으로 배치한다. 제1 봉합재(130)는 프레임(110) 및 제1 및 제2 반도체 칩(121, 122)의 적어도 하면을 봉합하며, 제1 및 제2 관통부(110H1, 110H2) 내의 공간을 채운다. 제1 봉합재(130)는 공지의 방법으로 형성될 수 있으며, 예를 들면, 제1 봉합재(130)의 전구체를 라미네이션을 한 후 경화하여 형성할 수 있다. 또는, 상기 점착필름 상에 제1 및 제2 반도체 칩(121, 122)을 봉합할 수 있도록 제1 봉합재(130)를 도포한 후 경화하여 형성할 수도 있다. 경화에 의하여 제1 및 제2 반도체 칩(121, 122)은 고정되게 된다.
도 11b를 참조하면, 먼저, 제1 봉합재(130) 상에 캐리어 기판(210)을 부착한 후, 점착필름(205)을 제거하고 점착필름(205)이 제거된 면에 제1 연결구조체(140) 및 제1 패시베이션층(150)을 형성한다. 제1 연결구조체(140)는 절연층(141), 제1 재배선층(142), 및 제1 비아(143)를 형성함으로써 형성될 수 있다. 제1 연결구조체(140)는 절연층(141)을 순차적으로 형성하되, 각각의 절연층(141)을 형성한 후 해당 층에 각각 제1 재배선층(142) 및 제1 비아(143)를 형성하여 형성할 수 있다. 특히, 절연층(141)은 감광성 물질로 이루어질 수 있으며, 제1 비아(143)는 포토 리소그래피 공정을 이용하여 비아홀을 형성한 후, 도금을 위한 시드층, 예를 들어 티타늄(Ti)을 포함하는 시드층을 건식 공정(dry process)을 이용하여 형성한 후, 상기 시드층을 이용하여 도금층을 형성함으로써 제조될 수 있다. 제1 패시베이션층(150)은 제1 패시베이션층(150)의 전구체를 라미네이션 한 후 경화시키는 방법, 제1 패시베이션층(150)의 형성 물질을 도포한 후 경화시키는 방법 등을 통하여 형성할 수 있다. 다음으로, 캐리어 기판(210)을 제거한 후, 제1 봉합재(130)의 하면 상에 제2 재배선층(162) 및 제2 비아(163)를 형성하여 제2 연결구조체(160)를 형성하고, 제2 연결구조체(160)를 덮는 제2 패시베이션층(155)을 형성한다. 특히, 제2 비아(163)는 레이저 드릴링을 이용하여 비아홀을 형성한 후, 도금을 위한 시드층, 예를 들어 화학동인 시드층을 형성한 후, 상기 시드층을 이용하여 도금층을 형성함으로써 제조될 수 있다. 제2 패시베이션층(155) 제2 재배선층(162) 중 적어도 일부를 노출시키는 개구부를 갖도록 형성될 수 있다.
도 11c를 참조하면, 먼저, 제1 연결구조체(140) 상에 수동부품(171, 172, 173) 및 방열 구조물(180)을 실장할 수 있다. 수동부품(171, 172, 173) 및 방열 구조물(180)은 범프(170s, 180s)를 이용하여 동일하게 표면 실장 방식으로 제1 재배선층(142)과 연결되도록 실장될 수 있다. 특히, 방열 구조물(180)은 수동부품(171, 172, 173)의 적어도 일부, 예를 들어 동일한 크기의 제2 수동부품(172)과 함께 동일한 공정 단계에서 실장될 수 있어, 제조 공정이 단순화될 수 있다. 다음으로, 수동부품(171, 172, 173) 및 방열 구조물(180)을 봉합하는 제2 봉합재(135)가 형성될 수 있다. 제2 봉합재(135)는 수동부품(171, 172, 173)의 상면 및 측면과 하면의 적어도 일부를 봉합하고, 방열 구조물(180)의 상면 및 측면을 봉합하며, 수동부품(171, 172, 173)과 방열 구조물(180) 사이의 공간을 채운다. 제2 봉합재(135)는 공지의 방법으로 형성될 수 있으며, 예를 들면, 제1 봉합재(130)에 대하여 상술한 방법으로 형성될 수 있다.
도 11d를 참조하면, 먼저, 방열 구조물(180)의 상면이 노출되도록 제2 봉합재(135)의 일부를 제거한다. 다음으로, 제2 패시베이션층(155)의 개구부 상에 전기연결금속(190)을 형성하고, 제2 봉합재(135)의 상면으로부터 연장되는 금속층(195)을 형성한다. 전기연결금속(190)은 예를 들어 리플로우(reflow)에 의하여 고정될 수 있으며, 고정력을 강화시키기 위하여 전기연결금속(190)의 일부는 제2 패시베이션층(155)에 매몰되고 나머지 부분은 외부로 노출되도록 함으로써 신뢰도를 향상시킬 수 있다. 전기연결금속(190)의 상부에는 별도의 언더범프금속층이 더 배치될 수도 있다. 금속층(195)은 스퍼터링과 같은 공정을 이용하여 패키지의 상면 및 측면을 이루도록 형성될 수 있다.
도 12는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100B)에서는, 금속층(195)이 반도체 패키지(100B)의 상면 및 측면의 일부를 이룰 수 있다. 금속층(195)은 제2 봉합재(135)의 상면 및 측면을 덮으며, 하부로 연장되지 않고 제1 연결구조체(140) 상으로만 연장될 수 있다. 이 경우에도, 금속층(195)은 제2 봉합재(135)의 상면 상에서 방열 구조물(180)과 접촉될 수 있으며, 이에 의해 패키지(100B)의 방열이 더욱 향상될 수 있다.
그 외에 다른 구성에 대한 설명은 상술한 반도체 패키지(100A) 등에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 13은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100C)에서는, 프레임(110)이 다른 형태를 가진다. 구체적으로, 프레임(110)은 제1 프레임 절연층(111a), 제1 프레임 절연층(111a)의 양면에 각각 배치된 제1 배선층(112a)과 제2 배선층(112b), 제1 프레임 절연층(111a)의 양면에 각각 배치되며 제1 및 제2 배선층(112a, 112b)을 각각 덮는 제2 프레임 절연층(111b)과 제3 프레임 절연층(111c), 제2 프레임 절연층(111b)의 제1 배선층(112a)이 매립된 측의 반대측 상에 배치된 제3 배선층(112c), 제3 프레임 절연층(111c)의 제2 배선층(112b)이 매립된 측의 반대측 상에 배치된 제4 배선층(112d), 제1 프레임 절연층(111a)을 관통하며 제1 및 제2 배선층(112a, 112b)을 전기적으로 연결하는 제1 배선비아(113a), 제2 프레임 절연층(111b)을 관통하며 제1 및 제3 배선층(112a, 113c)을 전기적으로 연결하는 제2 배선비아(113b), 및 제3 프레임 절연층(111c)을 관통하며 제2 및 제4 배선층(112b, 112d)을 전기적으로 연결하는 제3 배선비아(113c)를 포함한다. 프레임(110)은 보다 많은 수의 배선층(112a, 112b, 112c, 112d)를 가지는바, 제1 연결구조체(140)를 더욱 간소화할 수 있다.
제1 프레임 절연층(111a)은 제2 프레임 절연층(111b) 및 제3 프레임 절연층(111c) 각각 보다 두께가 두꺼울 수 있다. 제1 프레임 절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2 프레임 절연층(111b) 및 제3 프레임 절연층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 유사한 관점에서, 제1 프레임 절연층(111a)을 관통하는 제1 배선비아(113a)의 배선비아는 제2 및 제3 프레임 절연층(111b, 111c)을 관통하는 제2 및 제3 배선비아(113b, 113c) 각각의 배선비아보다 높이 및/또는 평균직경이 클 수 있다. 또한, 제1 배선비아(113a)의 배선비아는 모래시계 또는 원기둥 형상을 가지는 반면, 제2 및 제3 배선비아(113b, 113c) 각각의 배선비아는 서로 반대 방향의 테이퍼 형상을 가질 수 있다. 제1 내지 제4 배선층(112a, 112b, 112c, 112d) 각각의 두께는 제1 재배선층(142) 각각의 두께보다 두꺼울 수 있다.
필요에 따라서, 프레임(110)의 제1 및 제2 관통부(110H1, 110H2)의 벽면에는 프레임 금속층(115)이 더배치될 수 있으며, 프레임 금속층(115)은 벽면을 모두 덮도록 형성될 수 있다. 프레임 금속층(115)은 구리(Cu)와 같은 금속물질을 포함할 수 있다. 프레임 금속층(115)을 통하여 제1 및 제2 반도체 칩(121, 122)의 전자파 차폐 효과와 방열 효과를 개선할 수 있다.
그 외에 다른 구성에 대한 설명은 상술한 반도체 패키지(100A) 등에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다. 한편, 상술한 반도체 패키지(100C)의 특징 구성은 다른 실시예에 따른 반도체 패키지(100B)에도 적용될 수 있음은 물론이다.
도 14는 안테나 모듈의 일례를 개략적으로 나타낸 사시도이다.
도면을 참조하면, 일례에 따른 안테나 모듈(500A)은 안테나 기판(200A) 및 안테나 기판(200A)의 상면 상에 배치되어 안테나 기판(200A)과 전기적으로 연결된 반도체 패키지(100A)를 포함한다. 안테나 기판(200A)은 mmWave/5G Antenna를 구현할 수 있는 영역으로, 안테나 패턴 및 그라운드 패턴을 포함한다. 반도체 패키지(100A)는 복수의 반도체 칩 및 수동부품을 포함하며, 도 9, 도 12, 및 도 13을 참조하여 상술한 것과 동일한 구조를 가질 수 있다. 반도체 패키지(100A)는 전기연결금속(190)을 통해 안테나 기판(200A) 상에 실장될 수 있다.
최근 전자기기의 고성능화의 추세에 따라, 스마트폰과 같은 모바일 디바이스에 실장되는 각종 부품의 경우 사용 주파수가 높아지고 대역폭이 증가하고 있다. 특히, mm-Wave 및 5G용 안테나 모듈의 경우, 고주파수를 사용하는 반도체 칩과 같은 실장 부품 사이의 신호전달이 효율화된 구조가 요구된다. 한편, 통상의 시스템 인 패키지(SIP: System In Package) 형태의 모듈 방식으로 안테나 모듈을 구현하는 경우, 안테나 기판의 바닥면에 각종 반도체 칩과 수동부품을 직접 표면실장기술(SMT: Surface Mount Technology)로 각각 실장한다.
반면, 일례에 따른 안테나 모듈(500A)은 안테나 기판(200A)에 제1 및 제2 반도체 칩(121, 122) 및 수동부품(171, 172, 173)을 하나의 패키지로 패키징한 반도체 패키지(100A)를 실장하되, 도 9와 같이, 제2 반도체 칩(122)의 활성면이 하부의 안테나 기판(200A)을 향하도록 배치될 수 있다. 이에 따라, 제2 반도체 칩(122)과 안테나 기판(200A) 사이에서 RF 주파수 신호의 통로가 상대적으로 짧아질 수 있으며 신호 경로가 최적화될 수 있다. 또한, 반도체 패키지(100A)는 제2 반도체 칩(122)의 상부에 방열 구조물(180)이 배치되므로, 방열 특성이 향상되고, 외측의 금속층(195)에 의해 전기적 쉴딩이 강화될 수 있다.
한편, 안테나 모듈(500A)은 안테나 기판(200A)의 일측에 연결된 도시되지 않은 커넥터를 통해 안테나 모듈(500A)이 실장되는 외부 장치와 전기적으로 연결될 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체 칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결구조체 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체 칩
2121: 바디 2122: 접속패드
2140: 연결구조체 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 100A~100C: 반도체 패키지
110: 프레임 111: 프레임 절연층
113: 배선비아 층 115: 프레임 금속층
121, 122: 반도체 칩 130, 135: 봉합재
140: 제1 연결구조체 141: 절연층
142: 제1 재배선층 143: 제1 비아
150, 155: 패시베이션층 160: 제2 연결구조체
162: 제2 재배선층 163: 제2 비아
171, 172, 173: 수동부품 180: 방열 구조물
190: 전기연결금속 195: 금속층

Claims (16)

  1. 제1 및 제2 관통부를 갖는 프레임;
    상기 프레임의 제1 및 제2 관통부에 각각 배치되며, 각각 접속패드가 배치된 제1 면 및 상기 제1 면의 반대측인 제2 면을 갖는 제1 및 제2 반도체 칩;
    상기 제1 및 제2 반도체 칩의 적어도 일부를 덮는 제1 봉합재;
    상기 제1 및 제2 반도체 칩 상에 배치되며, 방열 패턴층 및 상기 제1 및 제2 반도체 칩의 접속패드와 전기적으로 연결된 제1 재배선층을 포함하는 제1 연결구조체;
    상기 제1 연결구조체 상에서 상기 제1 반도체 칩의 상부에 배치되며, 상기 제1 재배선층과 전기적으로 연결되는 하나 이상의 수동부품; 및
    상기 제1 연결구조체 상에서 상기 제2 반도체 칩의 상부에 배치되며, 상기 방열 패턴층과 연결되는 하나 이상의 방열 구조물을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 반도체 칩은 상기 제1 면이 상기 제1 연결구조체를 향하도록 배치되고,
    상기 제2 반도체 칩은 상기 제2 면이 상기 제1 연결구조체를 향하도록 배치되는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제2 반도체 칩과 상기 방열 구조물의 사이에 열전달 경로가 형성되도록, 상기 방열 패턴층은 상기 제2 반도체 칩의 상기 제2 면과 연결되는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 수동부품 및 상기 방열 구조물의 적어도 일부를 덮는 제2 봉합재를 더 포함하고,
    상기 방열 구조물은 상면이 상기 제2 봉합재로부터 노출되는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 제2 봉합재의 상면 및 측면을 덮는 금속층을 더 포함하는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 방열 구조물의 상면은 상기 금속층과 접촉되는 반도체 패키지.
  7. 제5 항에 있어서,
    상기 금속층은 상기 제2 봉합재의 측면으로부터 하부로 연장되어 적어도 상기 제1 연결구조체의 측면을 덮는 반도체 패키지.
  8. 제4 항에 있어서,
    상기 제2 봉합재는 상기 제1 봉합재와 다른 재료를 포함하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 제1 봉합재의 하면 상에 배치되며, 상기 제1 및 제2 반도체 칩의 접속패드와 전기적으로 연결된 제2 재배선층을 포함하는 제2 연결구조체를 더 포함하는 반도체 패키지.
  10. 제9 항에 있어서,
    상기 제1 및 제2 연결구조체는 각각 상기 제1 및 제2 재배선층과 연결되는 제1 및 제2 비아를 포함하고,
    상기 제1 반도체 칩의 접속패드는 상기 제1 비아와 연결되며, 상기 제2 반도체 칩의 접속패드는 상기 제2 비아와 연결되는 반도체 패키지.
  11. 제10 항에 있어서,
    상기 제2 비아의 직경은 상기 제1 비아의 직경보다 큰 반도체 패키지.
  12. 제10 항에 있어서,
    상기 제1 및 제2 비아는 각각 제1 및 제2 시드층을 포함하고, 상기 제1 시드층과 상기 제2 시드층은 서로 다른 물질을 포함하는 반도체 패키지.
  13. 제10 항에 있어서,
    상기 제1 비아는 상기 제1 연결구조체의 절연층을 관통하고, 상기 제2 비아는 상기 제1 봉합재를 관통하며,
    상기 절연층은 감광성 물질로 이루어지고, 상기 제1 봉합재는 비감광성 물질로 이루어지는 반도체 패키지.
  14. 제1 항에 있어서,
    상기 방열 구조물 및 상기 수동부품은 각각 범프에 의해 상기 제1 연결구조체 상에 표면 실장되는 반도체 패키지.
  15. 안테나 패턴을 포함하는 안테나 기판; 및
    상기 안테나 기판의 일면 상에 배치되어 상기 안테나 기판과 전기적으로 연결되며, 제1 및 제2 반도체 칩이 내장된 반도체 패키지;를 포함하며,
    상기 반도체 패키지는, 상기 제1 및 제2 반도체 칩이 각각 실장되는 제1 및 제2 관통부를 갖는 프레임, 상기 제1 및 제2 반도체 칩 상에 배치되며 상기 제1 및 제2 반도체 칩의 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체, 상기 제1 반도체 칩의 상부에 배치되는 수동부품, 및 상기 제2 반도체 칩과의 사이에 열전달 경로를 형성하도록 상기 제2 반도체 칩의 상부에 배치되는 방열 구조물을 포함하는 안테나 모듈.
  16. 제15 항에 있어서,
    상기 제1 및 제2 반도체 칩은 각각 접속패드가 배치된 제1 면 및 상기 제1 면의 반대측인 제2 면을 갖고,
    상기 제1 반도체 칩은 상기 제1 면이 상기 연결구조체를 향하도록 배치되고,
    상기 제2 반도체 칩은 상기 제1 면이 상기 안테나 기판을 향하도록 배치되는 안테나 모듈.
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