CN109314064B - 部件承载件的批量制造 - Google Patents

部件承载件的批量制造 Download PDF

Info

Publication number
CN109314064B
CN109314064B CN201780029749.0A CN201780029749A CN109314064B CN 109314064 B CN109314064 B CN 109314064B CN 201780029749 A CN201780029749 A CN 201780029749A CN 109314064 B CN109314064 B CN 109314064B
Authority
CN
China
Prior art keywords
layer structure
wafer
electronic component
insulating layer
electrically insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780029749.0A
Other languages
English (en)
Other versions
CN109314064A (zh
Inventor
海因茨·莫伊齐
迪特马尔·德罗费尼克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&S Austria Technologie und Systemtechnik AG
Original Assignee
AT&S Austria Technologie und Systemtechnik AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by AT&S Austria Technologie und Systemtechnik AG filed Critical AT&S Austria Technologie und Systemtechnik AG
Publication of CN109314064A publication Critical patent/CN109314064A/zh
Application granted granted Critical
Publication of CN109314064B publication Critical patent/CN109314064B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/03001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/03002—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/211—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/95001—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1427—Voltage regulator [VR]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing Cores, Coils, And Magnets (AREA)

Abstract

一种制造批量部件承载件(600)的方法，其中该方法包括：提供多个单独的晶片结构(400)，每个晶片结构包括多个电子部件(402)；将晶片结构(400)与至少一个导电层结构(300、404、500)和至少一个电绝缘层结构(300、404、500)同时地层压在一起；以及将从层压得到的结构单个化成多个部件承载件(600)，每个部件承载件包括电子部件(402)中的至少一个电子部件、至少一个导电层结构(300、404、500)的一部分和至少一个电绝缘层结构(300、404、500)的一部分。

Description

部件承载件的批量制造
本发明涉及制造批量部件承载件的方法。此外，本发明涉及半成品并且涉及部件承载件。
随着电子工业的发展，电子产品具有朝向小型化和高性能的趋势，并相应地开发了多层板，以通过层间连接技术增加用于布局的布局面积，满足高密度集成电路的需求并同时减小封装基板的厚度。在部件承载件技术的现代应用中，实施了复杂的电子功能。
尽管现有的制造部件承载件的方法是强大的，但在简化制造过程方面仍有改进的余地。
本发明的目的是使得能够以合理的制造努力制造可靠的部件承载件。
为了实现以上所限定的目的，提供了根据独立权利要求的制造批量部件承载件的方法以及半成品。
根据本发明的示例性实施方式，提供了一种制造批量部件承载件的方法，其中该方法包括：提供多个单独的晶片(wafer，晶圆)结构，每个晶片结构包括多个电子部件；将晶片结构与至少一个导电层结构和至少一个电绝缘层结构同时地层压在一起；以及将从层压得到的结构单个化成多个部件承载件，每个部件承载件包括电子部件中的至少一个电子部件、至少一个导电层结构的一部分和至少一个电绝缘层结构的一部分。
根据本发明的另一示例性实施方式，提供了一种制造批量部件承载件的方法，其中该方法包括：在共同板件上布置多个单独的电子部件，该电子部件被配置为具有焊垫的裸晶粒(die，晶片、小片、模片)；将板件、电子部件以及在电子部件的有源区上的至少一个导电层结构和至少一个电绝缘层结构同时地层压，从而在裸晶粒上形成再分布层；将从层压得到的结构单个化成多个部件承载件，每个部件承载件包括板件的一部分、电子部件中的至少一个电子部件、至少一个导电层结构的一部分和至少一个电绝缘层结构的一部分。
根据本发明的又一示例性实施方式，提供了一种半成品，该半成品包括下述的层压体：基础结构，该基础结构包括至少一个导电层结构和/或至少一个电绝缘层结构；布置在基础结构上的多个单独的晶片结构，每个晶片结构包括多个电子部件；以及覆盖结构，该覆盖结构包括至少一个另外的导电层结构和/或至少一个另外的电绝缘层结构，并且被布置成覆盖基础结构的一部分和晶片结构。
根据本发明的又一示例性实施方式，提供了一种半成品，该半成品包括下述的层压体：基础结构，该基础结构具有共同板件(或呈共同板件的形式)，该共同板件包括至少一个导电层结构和/或至少一个电绝缘层结构；在共同板件上的多个单独的电子部件，该电子部件被配置为具有焊垫的裸晶粒；以及覆盖结构，该覆盖结构包括至少一个另外的导电层结构和/或至少一个另外的电绝缘层结构，并且被布置成覆盖基础结构的一部分和电子部件，其中，一个或多个导电层结构的至少一部分和/或一个或多个电绝缘层结构的至少一部分在裸晶粒上形成再分布层。
根据本发明的又一示例性实施方式，提供了一种部件承载件，该部件承载件包括：基础层压体，该基础层压体包括至少一个导电层结构和/或至少一个电绝缘层结构的层压堆叠体；覆盖层压体，该覆盖层压体包括至少一个导电层结构和/或至少一个电绝缘层结构的层压堆叠体；以及具有一个或多个焊垫的裸晶粒(或多个裸晶粒)，其中，裸晶粒被层压在基础层压体和覆盖层压体之间，并具有从基础层压体和覆盖层压体暴露的侧向半导体表面。
根据本发明的又一示例性实施方式，提供了一种部件承载件，该部件承载件包括：基础结构，该基础结构包括至少一个导电层结构和/或至少一个电绝缘层结构；覆盖结构，该覆盖结构包括至少一个导电层结构和/或至少一个电绝缘层结构的层压堆叠体；以及被层压在基础结构和覆盖结构之间的至少两个在竖向上堆叠的电子部件。
在本申请的上下文中，术语“部件承载件”可以特别地表示下述物理结构，该物理结构被配置用于表面安装和/或嵌入至少一个电子部件，以及用于电接触至少一个电子部件，诸如电子芯片。因此，在表面安装或嵌入过程之后，部件承载件在其外表面上或在其内部中承载一个或多个电子部件。
在本申请的上下文中，术语“批量”可以特别地表示制造架构，通过该制造架构，多个部件承载件被至少部分地同时制造，使得可以针对多个部件承载件一起进行一个或多个制造步骤(诸如层压)。在可以在包括待被制造的多个部件承载件的预制件的整体结构上进行的这种并行处理或共同制造过程之后，可以进行将整体结构分离或单个化成各种部件承载件。
在本申请的上下文中，术语“晶片结构”可以特别地表示在整体本体内包括多个电子部件的整体结构。例如，晶片结构可以基于半导体板或盘，并且可以由硅、碳化硅、氮化镓等制成。半导体技术处理可以用于在晶片结构中形成集成电路(IC)元件。晶片结构可以是在整体本体内包括多个电子部件的完整的晶片(例如具有圆形或矩形几何形状)，或者可以是完整的晶片的一部分(诸如带条段或圆形段)。
在本申请的上下文中，术语“电子部件”可以特别地表示晶片结构的在嵌入部件承载件中时提供电子功能的一部分。特别地，电子部件可以是半导体芯片。
在本申请的上下文中，术语“有源区”可以特别地表示电子部件或相应的晶片结构的表面部分，在该表面部分中，通过半导体处理技术形成至少一个集成电路。在一种实施方式中，电子部件的两个相反的主表面中只有一个具有有源区。在另一实施方式中，电子部件的两个相反的主表面都具有有源区。
在本申请的上下文中，术语“层压”可以特别地表示下述过程：通过施加压力，如果需要或要求的话伴随有热的添加，来连接多个层结构——在本发明的示例性实施方式的上下文中与多个晶片结构或电子部件组合。特别地，这种将若干元件彼此整体连接的压力和/或温度触发过程可以熔化待被层压的层堆叠体的材料成份(诸如树脂，例如在所谓的B阶段中)，该材料成份改变其化学和/或物理性质(特别是通过交联等)，使得在随后的融化的材料成份的再固化之后，各种元件彼此固定连接并形成整体结构。
在本申请的上下文中，术语“层结构”可以特别地表示完整的层(诸如铜片)、图案化的层(诸如树脂片如环氧树脂片和纤维片如玻璃纤维片，在其中具有通孔，其中可选地还可以提供吸热材料)或布置在同一平面(诸如延伸穿过图案化层中例如预浸料或FR4的图案化层中的中空空间的多个竖向贯穿连接部，特别是过孔，该过孔可以是铜过孔)中的多个单独的结构元件。
在本申请的上下文中，术语“半成品”可以特别地表示尚未完成的成品的预制件。例如，在获得可用产品诸如可用的部件承载件之前，半成品仍可能需要单个化成单个的部分和/或另一种进一步处理。
在本申请的上下文中，术语“板件”(其也可以被表示为“芯”)可以特别地表示一个或多个层结构的平坦片状结构，其格式大于已完成的部件承载件的格式。可以在所提及的较大尺寸中选择板件的格式，以简化对多个部件承载件的同时生产。例如，尺寸为18英寸×24英寸(或24英寸×21英寸，或处于通常在PCB和基板制造中使用的任何其他形式)的板件可有利地用于PCB(印刷电路板)技术中。减成过程和加成过程都可以在本发明的实施方式中实施。
在本申请的上下文中，术语“具有焊垫的裸晶粒”可以特别地表示半导体材料的裸露件(特别是具有形成在半导体材料件的表面部分中的有源区中的一个或多个集成电路元件)，其中导电焊垫提供有源区的外部接触，但不被封装或设置有再分布层。
根据本发明的第一示例性实施方式，晶片复合物中的多个电子部件(诸如半导体芯片)，即仍然彼此整体连接的多个电子部件，与板件上的至少一个另外的相应的晶片结构一起安装在晶片级上(优选地以层压技术配置)，以用于在用于多个晶片结构的一个板件上进行高度并行的多晶片批量制造过程。因此，若干这样的晶片结构可以与包括该板件的基础结构一起被层压，其中晶片结构的相反的暴露的主表面然后可以被覆盖结构覆盖。该布置然后可以通过层压被连接。只有在这种多晶片批量层压过程之后，才进行下述过程：将如此获得的布置单个化为多个部件承载件，相应地嵌入式电子部件(来自晶片结构中之一)封装在层压体(基础结构和覆盖结构的层压体)中。因此，在单个化出单个的部件承载件之前，可以在具有基础结构和覆盖结构层压体方面同时处理多个晶片结构。因此，层压材料的部分的单个化和多晶片结构的单个化可以在一个共同的过程中进行，并且因此非常有效。这种实施方式的要点是一个或多个PCB相关的工艺(诸如铜片、预浸料片等的层压)可以同时进行，而其他工艺可以顺序进行(诸如钻孔)。在共同板件(通常为矩形几何形状)上放置多个晶片结构而不是仅单个晶片(通常为圆形盘形状)可显著增加覆盖板件表面的程度。这节省了板件材料和制造时间方面的资源。这样的制造架构可以得到具有嵌入式裸晶粒的部件承载件，然而该嵌入式裸晶粒仍然具有暴露的侧向半导体表面(这是由于在单个化时将嵌入的晶片结构切割成多个电子部件的结果)。
根据本发明的第二示例性实施方式，多个单独的电子部件布置在共同的基础结构上(例如，面朝上，即有源芯片表面被引导成远离基础结构，尽管也可以面朝下定向)，所述电子部件被配置为仅具有焊垫不具有再分布层的裸半导体晶粒。在随后与覆盖结构一起层压之后，可以再次将所获得的布置单个化。同样通过这种过程，可以进行高度并行且非常有效的批量生产。非常有利地，基础结构和/或覆盖结构(取决于焊垫的定向)可以协同地形成在涉及半导体领域的焊垫的小尺寸与涉及PCB领域等(特别是焊接连接到PCB)的电子部件的外部电接触部的较大尺寸之间转变的再分布层。当将多个电子部件(诸如半导体芯片)“面朝上”安装即其有源表面朝上并因此背离底部结构定向时，非常优选的是电子部件在竖向上延伸直到相同的高度以用于简化随后的电连接(诸如共同的再分布层的形成)。当以所述方式层压封装电子芯片时，可以适当地满足后一要求。所提到的制造架构还与三维堆叠的电子部件的形成兼容(参见例如图47)。
在下文中，将解释方法、半成品和部件承载件的其他示例性实施方式。
优选地，制造方法仅利用层压材料(特别是仅使用PCB技术相关的材料，诸如铜、树脂和纤维)，即没有模制(特别是没有包覆成型)，来封装电子部件(在晶片级、或晶片部分级或芯片级上)。这减少了具有极大不同的热膨胀系数(CTE)值的材料制成的部件承载件可能常常遭受到的热不匹配。因此，制造的部件承载件在热负荷下可能不太容易发生故障。
在实施方式中，该方法还包括：在层压之前，将多个晶片结构布置在包括至少一个导电层结构和至少一个电绝缘层结构中的至少一个层结构的共同板件上，并且将至少一个导电层结构和至少一个电绝缘层结构中的至少一个其他层结构布置在位于共同板件之上的多个晶片结构的顶部上(参见例如图1至图6)。在这样的实施方式中，所有晶片结构可以布置在共同的平面内。换句话说，所有晶片结构可以布置在相同的底侧板件或板件部分上。根据所描述的架构，导电层结构和/或电绝缘层结构的层压型基础结构可以布置在晶片结构下方，因此该晶片结构被夹在具有部件承载件材料(例如用于PCB的实例的铜和预浸料)的两个相对的主表面上。
在实施方式中，多个单独的晶片结构中的每一个都可以容纳在由基础结构(和/或覆盖结构)的框架结构界定的容纳隔室内。更具体地，容纳隔室的至少一部分可以部分地填充有围绕相应的晶片结构的释放材料(诸如特氟隆或非粘性蜡)。这简化了从隔室中移除双侧层压的晶片结构，因为可以特定地选择释放材料以便易于与经层压的晶片结构分离。这防止了在处理过程中对晶片结构的损坏。
在另一实施方式中，该方法还包括：在层压之前，将晶片结构中的至少一个晶片结构以及将至少一个导电层结构和至少一个电绝缘层结构中的至少一个层结构布置在牺牲芯的第一主表面上，并且，将晶片结构中的至少一个其他晶片结构以及将至少一个导电层结构和至少一个电绝缘层结构中的至少一个其他层结构布置在牺牲芯的相反的第二主表面上(参见例如图7至图12)。对应地，半成品还可包括具有第一主表面和相反的第二主表面的牺牲芯，其中基础结构的第一部分覆盖第一主表面，基础结构的第二部分覆盖第二主表面，晶片结构中的至少一个晶片结构布置在基础结构的第一部分上，晶片结构中的至少一个其他晶片结构布置在基础结构的第二部分上，覆盖结构的第一部分覆盖基础结构的第一部分的一部分和晶片结构中的至少一个晶片结构，并且覆盖结构的第二部分覆盖基础结构的第二部分的一部分和晶片结构中的至少一个其他晶片结构。在这样的实施方式中，两组晶片结构可以布置在两个在竖向上移位的平行平面内。换句话说，两组晶片结构可以布置在牺牲芯的相反侧上。根据这样的实施方式，牺牲芯的两个相反的主表面被一个或甚至更优选地多个晶片结构覆盖，使得可以使用牺牲芯的两个主表面作为用于多个部件承载件预制件的支撑件来进行有效的批量处理。这进一步提高了制造的效率。此外，这种架构使得可以获得不对称配置的部件承载件。其原因在于在牺牲芯的两个相反的主表面上对称层压结构是足够的，但不是关于牺牲芯的一个相应主表面上的子结构。这进一步增加了设计部件承载件的自由度。使用所提及的牺牲芯的概念允许高效地制造无芯部件承载件，如果需要的话，在堆叠方向上具有不对称特性，每个都具有一个或多个嵌入式电子部件。
在实施方式中，牺牲芯由中心稳定层(或层堆叠体)构成，该中心稳定层在其第一主表面上被第一释放层覆盖，并且在其第二主表面上被第二释放层覆盖。释放层可以由能够使牺牲芯上方和下方的结构例如通过从牺牲芯上简单地剥离这些布置而脱层的材料制成。中心层或层堆叠体为堆叠在牺牲芯的两个相反侧上的批量部件承载件预制件提供机械支撑。
在实施方式中，晶片结构的至少一部分是完整的晶片，特别是完整的圆形晶片。这种完整的晶片可以是其中集成有集成电路元件的半导体材料的圆形盘。金属化层可以施加在这种半导体晶片上。这种晶片的直径可以是例如5.9英寸(对应于150mm)、7.9英寸(对应于200mm)、11.8英寸(对应于300mm)等。
附加地或替代地，晶片结构的至少一部分是部分晶片，特别是带条形的部分晶片(其中带条可以由两个平行的长边和两个具有圆形曲率的短边界定)。在示例性实施方式中，也可以使用成形为圆形段(即通过正割或弦从圆的剩余部分切除的圆区域)或圆形扇区(即由两个半径和圆弧封围的盘的一部分)的晶片结构作为构成晶片结构的部分晶片。在共同(特别是PCB)板件上放置多个部分(特别是半导体)晶片可能是非常有利的实施方式，因为这种部分晶片的布置可以允许基础结构的占据表面和基础结构的整个表面之间的进一步改进的比率，更确切地说是更高的比率。因此可以减少被损耗或仍未使用的基础结构的材料量。
在实施方式中，至少一个导电层结构和至少一个电绝缘层结构构成板件，该板件的尺寸为24英寸×18英寸(对应于610mm×457mm)或24英寸×21英寸，或处于通常在PCB和基板制造中使用的任何其他形式。这是PCB技术中适当的工作格式。
优选地，可以在板件(例如，尺寸为24英寸×18英寸，对应于610mm×457mm，或者24英寸x21英寸，或处于通常在PCB和基板制造中使用的任何其他形式)上布置恰好六个完整的半导体晶片(例如，直径为7.9英寸，对应于200mm)。这种架构与印刷电路板技术的标准板件大小兼容。因此，实现了板件级的高效批量处理。
在实施方式中，晶片结构布置在至少一个导电层结构和至少一个电绝缘层结构的至少一个底侧部分的顶部上，使得晶片结构的仍然暴露的有源区可以布置成与底侧部分相反。换句话说，晶片结构可以布置在至少一个导电层结构和至少一个电绝缘层结构上，使得在层压之前，晶片结构的有源区与晶片结构的同至少一个导电层结构和至少一个电绝缘层结构接触的另一表面相反。因此，晶片或晶片结构可以布置成使有源芯片表面在基础结构上面朝上，即，使晶片结构的有源区朝上面向并因此背离基础结构。然而，替代地，晶片结构也可以面朝下布置，即，使有源区面向基础结构。在其他实施方式中，例如当电子部件被配置为功率半导体芯片时，它们也可以具有两个相反的主表面，这两个主表面都具有有源区并且因此两者都被接触。
在实施方式中，该方法还包括：特别是在单个化之前，形成多个贯穿连接部，该贯穿连接部延伸穿过至少一个电绝缘层结构，以用于电接触由电子部件和至少一个导电层结构组成的组中的至少一种。这种贯穿连接部可以是过孔，即填充有(例如镀覆的)导电(例如铜)材料的(例如激光钻孔或机械钻孔)通孔。除了形成一个或多个贯穿连接部之外或作为另外一种选择，还可以形成一个或多个盲孔，特别是用于接触电子部件诸如半导体芯片。
在实施方式中，电子部件的有源区与电子部件的接触共同板件的另一表面相反。因此，裸晶粒可以面朝上定位，即，使有源区朝上定向。或者，电子部件的有源区面向共同板件。因此，裸晶粒可以面朝下定位，即，使有源区向下定向。然而，裸晶粒也可以在两个相反的主表面上具有焊垫，使得焊垫既朝上又朝下定向。
在实施方式中，裸晶粒通过共同板件上的相应水平间隙彼此间隔开，使得再分布层在空间上延伸到该间隙中，从而与裸晶粒的焊垫之间的尺寸和间距相比，该再分布层的外部电接触部的尺寸和间距在空间上增大。因此，可以实施扇出架构，从而允许焊垫的小尺寸(就其自身的延伸和相邻焊垫之间的距离而言)以在所制造的电子部件的外表面处转换成较大尺寸的电接触部(就其自身的延伸和相邻电接触部之间的距离而言)。然后将后者电接触部例如通过焊接连接到印刷电路板等，其然后就尺寸而言可以方便地在较大的范围内进行。
在实施方式中，部件承载件成形为板。这种板可以通过层压形成。
在实施方式中，部件承载件被配置为由印刷电路板和基板组成的组中的一种。
在本申请的上下文中，术语“印刷电路板”(PCB)可以特别地表示板状部件承载件，该板状部件承载件通过将若干导电层结构与若干电绝缘层结构层压在一起来形成，例如通过施加压力进行所述层压，如果需要的话伴随着供应热能。作为用于PCB技术的优选材料，导电层结构由铜制成，而电绝缘层结构可包括树脂和/或玻璃纤维、所谓的预浸料或FR4材料。各种导电层结构可以通过形成穿过层压体的通孔例如通过激光钻孔或机械钻孔并通过用导电材料(特别是铜)填充它们从而形成作为通孔连接部的过孔来以期望的方式彼此连接。除了可以嵌入印刷电路板中的一个或多个电子部件之外，印刷电路板通常被配置用于在板状印刷电路板的一个或两个相反表面上容纳一个或多个电子部件。它们可以通过焊接连接到相应的主表面。
在本申请的上下文中，术语“基板”可以特别地表示具有与待被安装在其上的电子部件基本相同大小的小型部件承载件。
在实施方式中，电子部件选自由下述组成的组：有源电子部件、无源电子部件、电子芯片、存储装置、滤波器、集成电路、信号处理部件、功率管理部件、光电接口元件、电压转换器、加密部件、发射器和/或接收器、机电换能器、传感器、致动器、微机电系统、微处理器、电容器、电阻器、电感、电池、开关、摄像机、天线、磁性元件和逻辑芯片。例如，磁性元件可以用作电子部件。这种磁性元件可以是永磁元件(诸如铁磁元件、反铁磁元件或亚铁磁元件，例如铁氧体磁芯)或者可以是顺磁元件。优选地，电子部件是半导体芯片。
在实施方式中，半成品还包括具有第一主表面和相反的第二主表面的牺牲芯，其中基础结构的第一部分覆盖第一主表面，基础结构的第二部分覆盖第二主表面，电子部件中的至少两个电子部件布置在基础结构的第一部分上，电子部件中的至少两个其他电子部件布置在基础结构的第二部分上，覆盖结构的第一部分覆盖基础结构的第一部分的一部分和电子部件中的至少两个电子部件，并且覆盖结构的第二部分覆盖基础结构的第二部分的一部分和电子部件中的至少两个其他电子部件。因此，上述牺牲芯的概念也可以应用于安装在基础结构上的多个已经分离的电子芯片的上述实施方式。
在实施方式中，半成品还包括：在覆盖结构上的至少一个另外的多个单独的电子部件(特别是配置为具有焊垫的裸晶粒)；以及另外的覆盖结构，该另外的覆盖结构包括至少一个另外的导电层结构和/或至少一个另外的电绝缘层结构，并且被布置成覆盖覆盖结构的一部分和另外的电子部件。更具体地，另外的电子部件中的至少两个电子部件可以布置在覆盖结构的第一部分上，另外的电子部件中的至少两个其他电子部件可以布置在覆盖结构的第二部分上，另外的覆盖结构的第一部分覆盖覆盖结构的第一部分的一部分和另外的电子部件中的至少两个电子部件，并且另外的覆盖结构的第二部分覆盖覆盖结构的第二部分的一部分和另外的电子部件中的至少两个其他电子部件。因此，在其两个相反的主表面上具有构建体的牺牲芯的概念也可以用于形成电子部件的三维竖向堆叠体。
在实施方式中，至少一个电绝缘层结构包括由下述组成的组中的至少一种：树脂(诸如增强或非增强树脂，例如环氧树脂)，特别是双马来酰亚胺-三嗪树脂；氰酸酯；玻璃(特别是玻璃纤维、多层玻璃或玻璃类材料)；预浸材料；聚酰亚胺；聚酰胺；液晶聚合物；环氧基积层膜；FR4材料；FR5材料；聚四氟乙烯(特氟龙)；陶瓷；以及金属氧化物。尽管通常优选预浸料或FR4，但也可以使用其他材料。
在实施方式中，至少一个导电层结构包括由铜、铝和镍组成的组中的至少一种。尽管通常优选铜，但也可以使用其他材料。
在某些实施方式中，特别地，电绝缘层结构和/或导电层结构可以适于实现特定的技术功能。例如，它们可以设置有成形表面，例如以用于平衡彼此并列布置的元件之间的高度差。还可以在它们的导热性方面调节这些或其他组分(例如通过用导热颗粒填充它们)。此外，如果需要的话，这些或其他组分可以具有磁性性能和/或具有磁场屏蔽性能和/或具有电磁场屏蔽性能。这些和其他组分可以进一步适用于高频应用。光电子部件(诸如光纤)可以被嵌入，例如以促进通过部件承载件的光传输。
在实施方式中，部件承载件的侧向半导体表面至少部分地被保护材料覆盖。这种保护材料可以是例如其中可以嵌入部件承载件的至少一部分的层压体或模制复合物。然而，保护材料也可以被实现为施加在侧向半导体表面上的覆盖层。这种保护材料增强了部件承载件的坚固性。
在实施方式中，侧向半导体表面形成部件承载件的外表面的一部分并且暴露于环境。对于某些应用，保持裸露的半导体表面不被覆盖可能就足够了。这得到可以以低成本制造的紧凑的部件承载件。
在实施方式中，基础层压体(其可以形成上述半成品的基础结构的一部分)和覆盖层压体(其可以形成上述半成品的覆盖结构的一部分)中至少之一形成再分布层的至少一部分，这使得与裸晶粒的焊垫之间的尺寸和间距相比，再分布层的外部电接触部的尺寸和间距在空间上增大。因此，可以制造紧凑的部件承载件，该部件承载件仍然具有可安装在承载件诸如PCB上的适当配置。
根据下文待描述的实施方式的实例，本发明的上述方面和其他方面是明显的，并且参照实施方式的这些示例对其进行解释。
在下文中将参照实施方式的实例更详细地描述本发明，但本发明不限于实施方式的这些实例。
图1至图6示出了在执行根据本发明的示例性实施方式的制造批量部件承载件(比照图6)的方法期间获得的结构的横截面视图，其中图4和图5示出了根据本发明的示例性实施方式的半成品。
图7至图12示出了在执行根据本发明的另一示例性实施方式的制造批量部件承载件(比照图12)的方法期间获得的结构的横截面视图，其中图10和图11示出了根据本发明的示例性实施方式的半成品。
图13至图18示出了在执行根据本发明的示例性实施方式的制造批量部件承载件(参见图18)的方法期间获得的结构的横截面视图，其中图16和图17示出了根据本发明的示例性实施方式的半成品。
图19至图24示出了在执行根据本发明的另一示例性实施方式的制造批量部件承载件(参见图24)的方法期间获得的结构的横截面视图，其中图22和图23示出了根据本发明的示例性实施方式的半成品。
图25示出了板件的平面图，在该板件上放置了六个完整的半导体晶片。
图26示出了尺寸为18英寸×24英寸的板件的平面图。
图27示出了与图10所示的结构基本上相对应的结构的横截面图。
图28示出了尺寸为18"×24"的板件的平面图。
图29示出了与图22所示的结构基本上相对应的结构。
图30示出了嵌入凹进的仿真芯的凹口(recess，凹部)中的晶片结构。
图31示出了连接到RCC箔的仿真芯的截面。
图32示出了图31的结构，其中晶片结构嵌入在仿真芯的凹口中。
图33例示了将晶片结构插入凹进的仿真芯的凹口中的过程。
图34示出了上述结构的详细视图。
图35示出了其中半成品形成在牺牲芯的两个相反的主表面上的横截面图。
图36和图37示出了仿真芯和晶片结构之间的横向间隔区或间隙。
图38示出了共同板件上的多个晶片结构。
图39示出了根据本发明的示例性实施方式的部件承载件的横截面视图。
图40示出了完整的圆形晶片的平面图，该完整的圆形晶片被分成四个相等的晶片结构。
图41示出了根据本发明的另一示例性实施方式的完整晶片的平面图，该完整的晶片被分成单独的晶片结构。
图42示出了根据本发明的示例性实施方式的部件承载件的横截面图，其中裸晶粒的侧向半导体表面被暴露。
图43示出了根据图42的部件承载件的横截面视图，该部件承载件被保护材料覆盖并安装在承载件上。
图44示出了根据本发明的示例性实施方式的部件承载件的横截面图，其中裸晶粒的侧向半导体表面完全地嵌入层压体中。
图45示出了根据本发明的示例性实施方式的安装在承载件上的部件承载件的平面图。
图46示出了根据本发明的示例性实施方式的半成品的平面图，其中多个完整的晶片容纳在容纳隔室中并被释放材料围绕。
图47示出了根据本发明的示例性实施方式的半成品的横截面视图，该半成品在牺牲芯的两个相反的主表面上具有三维堆叠的电子部件。
附图中的例示是示意性的。
图1至图6示出了在执行根据本发明的示例性实施方式的制造批量部件承载件600(比较图6)的方法期间获得的结构的横截面视图，其中图4和图5示出了根据本发明的示例性实施方式的半成品410。
为了获得图1所示的结构，提供了仿真芯100。仿真芯100可以由一层或多层电绝缘材料制成，诸如树脂或填充有玻璃纤维的树脂，特别是FR4。
为了获得图2所示的结构，仿真芯100被切割或图案化，以便在随后插入晶片结构400的位置处形成凹口200(见图4)。
为了获得图3所示的结构，RCC箔300(树脂涂覆的铜)连接到凹进的仿真芯100，以在下面充当共同支撑结构350。可以通过施加压力和热或通过胶合来执行这种连接。树脂涂覆的铜(RCC)箔是涂覆有树脂材料例如环氧树脂的铜箔，因此在其上包括导电铜层和两个电绝缘树脂层。由导电层结构和电绝缘层结构组成的支撑结构350可以以尺寸为例如24英寸×18英寸(或24英寸×21英寸，或处于通常在PCB和基板制造中使用的任何其他形式)的PCB生产格式提供。
为了获得图4所示的半成品410，两个(或更多个)单独的晶片结构400(诸如易于加工的半导体晶片，或其仍包括多个整体地连接的半导体芯片特别是裸晶粒的部分)插入到仿真芯100的相应的凹口200中。如可从图4中获得的，每个晶片结构400包括多个仍然整体地连接的电子部件402，这些电子部件随后被单个化出以形成例如各个半导体芯片。此外，另外的RCC箔404(树脂涂覆的铜，参见上面的描述)附接到所示结构的上表面。具有附图标记350、400、404的本体可以例如通过层压、胶合等彼此连接。因此，另外的RCC箔404可以通过施加热和压力或通过胶合与该剩余结构连接。晶片结构400可以面朝上布置在共同支撑结构350上，即，它们的有源区(即，它们的主表面区域，集成电路元件已经通过半导体加工形成在该主表面区域中)远离共同板件350并朝向另外的RCC箔404朝上定向。可替代地，有源区也可以面朝下布置。此外可替代地，可以嵌入在两个相反的主表面上具有有源区的晶片结构400，例如用于功率应用。
接下来，将描述如何可以获得图5所示的半成品410。
图4所示的半成品410的顶表面和底表面两者随后可以由一个或多个另外的优选可层压的导电层结构和/或电绝缘层结构500(例如铜片、预浸料片等)覆盖。因此，在随后通过层压将下述所有这些元件彼此连接之前，在共同支撑结构350上的并且由另外的RCC箔404覆盖的多个晶片结构400可以附加地由另外的导电层结构和/或电绝缘层结构500覆盖。为了获得图5所示的半成品410，多个导电层结构和/或电绝缘层结构500优选对称地布置在图4所示的半成品410的两个相反的主表面上。例如，导电层结构可以由铜制成(例如可以是铜箔)，而电绝缘层结构可以由预浸料制成(诸如其中嵌入有玻璃纤维的树脂基质)。随后，图5所示结构的部件可以通过层压即施加压力和热彼此连接。该过程可以重复一次或若干次。此外，可以使层图案化，可以形成过孔，和/或可以执行至少一个附加的PCB过程。
因此，如图5所示的根据示例性实施方式的半成品410包括导电层结构和电绝缘层结构的底侧定位的基础结构520(参见附图标记350、500)的层压体。半成品410还包括多个嵌入的单独且完整的晶片结构400，每个结构由多个相同且仍然整体地互连的电子部件402组成，并且布置在基础结构520上。此外，半成品410包括覆盖基础结构520的一部分和晶片结构400的导电层结构和电绝缘层结构的顶侧定向的覆盖结构530(参见附图标记404、500)，从而形成板形的板件大小的预制件，该预制件只需要被单个化以获得多个部件承载件600。
为了获得图6所示的各个部件承载件600，根据图5的半成品410例如通过切割、蚀刻或锯切被单个化。因此，通过在单个化线602处将根据图5的具有嵌入式晶片的板件分离来获得的各个部分可以用作并视作各个部件承载件600，例如作为PCB、插入件或基板。然后可以处置、再使用或再循环具有仿真芯100的区域，在该区域中不存在电子部件402。因此，由根据图5的层压产生的结构可以被单个化成多个部件承载件600，每个部件承载件都包括例如电子部件402中的一个电子部件、基础结构520的一部分和覆盖结构530的一部分。后两个部分(参见附图标记520、530)形成相应的一个或多个电子部件402的层压型密封剂。因此，图1至图6示出具有嵌入式电子部件402的部件承载件600的批量制造是非常有效的，并且仅产生非常少量的未经使用的材料。
图7至图12示出了根据本发明的另一示例性实施方式的在执行制造批量部件承载件600(比照图12)的方法期间获得的结构的横截面视图，其中图10和图11示出了根据本发明的示例性实施方式的半成品410。
为了获得如图7所示的结构，两个释放层704、706布置在牺牲芯700的芯层702的两个相反的主表面上，成形为板。因此，牺牲芯700由中心稳定芯层702(或层堆叠体)组成，该中心稳定芯层在其第一主表面上被第一释放层704覆盖并且在其第二主表面上被第二释放层706覆盖。
为了获得图8所示的结构，导电层结构和/或电绝缘层结构500布置在图7所示的牺牲芯700的两个相反的主表面上。然后，图8所示的结构的部件可以通过层压即施加压力和热彼此连接。形成在牺牲芯700的每个主表面上的导电层结构和/或电绝缘层结构500可以充当基础结构520的两个单独的部分，因为它们形成根据下面的制造过程在牺牲芯700的两个相反的主表面上形成的层序列的基部。
为了获得图9所示的结构，相应的晶片结构400布置在图8所示的结构的每个相反的主表面上。尽管根据图9在每个主表面上示出了仅一个晶片结构400，但是也可以在两个相反的主表面中的任何一个上布置多个晶片结构400。因此，该方法还包括，在随后描述的层压之前，在牺牲芯700的第一主表面上布置一个或多个晶片结构400以及导电层结构和/或电绝缘层结构500。此外，一个或多个其他晶片结构400以及导电层结构和/或电绝缘层结构500可以布置在牺牲芯700的相反的第二主表面上。
为了获得图10所示的结构，在图9所示的结构的两个相反的主表面上布置附加的电绝缘层结构和/或导电层结构500，以便覆盖整个晶片结构400以及基础结构520的一部分的暴露的表面区域。顶侧上的一个或多个电绝缘层结构和/或导电层结构500可以设置有一个或多个凹口，该一个或多个凹口的形状和尺寸被设置为用于容纳相应的一个或多个晶片结构400。特别地，一个或多个凹进的电绝缘层结构和/或导电层结构500的数量和厚度可以被选择成使得这些凹进的电绝缘层结构和/或导电层结构500与所容纳的晶片结构400的上表面无梯级地齐平。当这些本体500、400的高度水平彼此适配时，随后的层压被简化并且可以抑制不希望的脱层。该附加的电绝缘材料和/或导电材料形成覆盖结构530的两个单独的部分，这些部分中的每一个覆盖图9所示的结构的相应主表面。然后，图10所示的结构元件可通过层压彼此连接，从而形成半成品410。
因此，根据图10的所获得的半成品410包括：基础结构520的覆盖牺牲芯700的第一主表面的第一部分；基础结构520的覆盖牺牲芯700的第二主表面的第二部分；布置在基础结构520的第一部分上的上述晶片结构400；布置在基础结构520的第二部分上的其他上述晶片结构400；覆盖结构530的第一部分，该第一部分覆盖基础结构520的第一部分的一部分和上部晶片结构400；以及覆盖结构530的第二部分，该第二部分覆盖基础结构520的第二部分的一部分和其他晶片结构400。
随后，牺牲芯700的两个相反的主表面上的结构可以在释放层704、706处脱层或剥离，以便获得两个半成品410，两个半成品中的一个在图11中示出。有利地，由于该制造使用牺牲芯700，所以图11的布置不需要在竖向方向上关于经层压的层堆叠体的中心对称。这为设计者提供了制造具有基本上任何期望组成的电子部件600的高度灵活性。
为了获得图12所示的部件承载件600，将图11所示的半成品410沿着单个化线602通过锯切、激光切割、机械切割、蚀刻等单个化。在最终产品中，电子芯片402的暴露的侧表面可以保持未覆盖或者可以涂覆或覆盖有保护材料(未示出)。
如可从参照图7至图12所描述的方法中获得的，根据本发明的示例性实施方式，提供了高效的批量制造架构，以用于形成具有嵌入式电子部件402的多个部件承载件600。
图13至图18示出了在执行根据本发明的示例性实施方式的制造批量部件承载件600(参见图18)的方法期间获得的结构的横截面视图，其中图16和图17示出了根据本发明的示例性实施方式的半成品410。
图13、图14和图15所示的结构分别基本上与图1至图3所示的结构相对应。
为了获得图16所示的半成品410，在仿真芯100的各个凹口200中放置了单个化出的单个式(individual，个体的、各个)电子元件402，在所示的实施方式中为已被单个化出的仅具有焊垫但不具有再分布层等的裸露晶粒或裸晶粒。如可从图16中获得的，电子部件402被放置在这些凹口200中，使得被实现为半导体芯片的电子部件402的有源区1600朝上定向。在该有源区1600中，集成电路元件已被预先通过半导体技术单片地集成。在电子部件402的半导体本体中的这种集成电路元件可以经由有源区1600的顶部上的芯片焊垫与所连接的PCB材料电接触。
为了获得图17所示的半成品410，在图16所示的半成品410的两个相反的主表面上布置一个或多个电绝缘层结构和/或导电层结构500。随后，图17所示的所有元件可以通过层压即施加压力和热彼此连接。在此过程期间，在裸晶粒上形成再分布层(比照例如图44)。这种再分布层的形成通过下述事实得到促进或简化：裸晶粒通过共同板件510上的相应间隙水平地彼此间隔开(参见图17)，使得再分布层在空间上延伸到间隙中，从而与裸晶粒的焊垫之间的尺寸和间距相比，再分布层的外部电接触部的尺寸和间距在空间上增大。
因此，根据图17的半成品410是基础结构520的层压体，该基础结构由共同板件510并且由仿真芯100的剩余部分组成，该共同板件包括导电层结构和电绝缘层结构(参见附图标记300、500)。单独的电子部件402布置在共同板件510上，其中电子部件402的上表面处的有源区1600与电子部件402的与基础结构520的共同板件510接触的下表面相反，即面朝上定向。覆盖结构530包括另外的导电层结构和/或电绝缘层结构(参见附图标记404、500)，该导电层结构和/或电绝缘层结构布置成覆盖电子部件402的有源区1600和基础结构520的一部分。
为了获得图18所示的部件承载件600，根据图17的半成品410在单个化线602处例如通过锯切、切割或蚀刻被单个化。因此，获得多个具有嵌入式电子部件402的单个式部件承载件600。每一个部件承载件600都包括基础结构520的一部分、一个电子部件402、以及覆盖结构530的一部分。
图19至图24示出了根据本发明的另一示例性实施方式的在执行制造批量部件承载件600(参见图24)的方法期间获得的结构的横截面视图，其中图22和图23示出了根据本发明的示例性实施方式的半成品410。
图19和图20基本上对应于图7和图8，如上所述。根据图19，基础结构520的第一部分和第二部分附接到牺牲芯700的两个相反的主表面。
为了获得图21所示的结构，已被单个化出的部件承载件402或单个式部件承载件(在所示实施方式中为单独的半导体芯片)被布置(例如附接，例如通过胶合物)在牺牲芯700的两个相反的主表面上，该牺牲芯在其两个主表面上覆盖有经层压的导电层结构和电绝缘层结构500。
为了获得图22所示的半成品410，另外的电绝缘层结构500和/或导电层结构被布置在图21所示的结构的两个相反的主表面上，并且可以通过层压即通过施加热和压力与其连接。该另外施加的材料分别形成覆盖结构530的第一部分和第二部分。顶侧上的一个或多个电绝缘层结构和/或导电层结构500可以设置有一个或多个凹口，该一个或多个凹口的形状和尺寸被设置用于容纳相应的电子部件402。特别地，一个或多个凹进的电绝缘层结构和/或导电层结构500的数量和厚度可以被选择成使得这些凹进的电绝缘层结构和/或导电层结构500与所容纳的电子部件402的上表面无梯级地齐平。当这些本体500、402的高度水平彼此适配时，随后的层压被简化并且可以抑制不希望的脱层。
图22所示的半成品410包括牺牲芯700，其中基础结构520的第一部分覆盖牺牲芯700的第一主表面。基础结构520的第二部分覆盖牺牲芯700的相反的第二主表面。多个电子部件402布置在基础结构520的第一部分上。对应地，多个另外的电子部件402布置在基础结构520的第二部分上。此外，覆盖结构530的第一部分覆盖基础结构520的第一部分的一部分和电子部件402。相应地，覆盖结构530的第二部分覆盖基础结构520的第二部分的一部分和其他电子部件402。
尽管未在图22中示出，但是可选地，可以在图22的半成品410的两个相反的主表面上安装一层或多层附加电子部件402(参见图47中的附图标记402')。通过采取这种措施，可以在牺牲芯700的两个相反的主表面上构建具有部件承载件600的预制件的三维堆叠的半成品410，类似于图47所示。另外，一个或多个电绝缘层结构500和/或导电层结构可以布置在这样的附加电子部件402的层上，从而也覆盖覆盖结构530的第一部分和第二部分。因此，所提到的附加电子部件402和附加的一个或多个电绝缘层结构500和/或导电层结构可以通过层压即通过施加热和压力连接到图22所示的半成品410的顶部和底部。通过采取这种措施，可以在部件承载件600中构造电子部件402的三维堆叠的布置。
如可从图23中获得的，图23所示类型的两个半成品410(其中仅示出了两个相同的半成品410中的一个)可以从释放层704、706脱层。有利地，由于牺牲芯700的实施，因此所描述的制造过程为PCB设计者提供了在其层的堆叠方向上不对称地配置根据图23的两个脱层的半成品410中的每个相应的半成品的自由度。
如可从图24中获得的，可以通过沿着分离线602将图23所示的半成品410单个化来获得多个部件承载件600。这可以通过锯切、切割或蚀刻来实现。然后可以处置或再使用牺牲芯700以用于制造新批量的部件承载件600。
图25示出了尺寸为18英寸×24英寸(或24英寸×21英寸，或处于通常在PCB和基板制造中使用的任何其他形式)的板件510的平面图，在该板件上，放置了六个晶片结构400，该晶片结构在此被实现为完整的半导体晶片。使用整体晶片结构400即在将其各个电子部件402单个化出之前执行该放置，所述单个化仅在晶片结构400的双侧层压之后进行。图25所示的结构可以用作根据图1至图6的制造过程的基础。对准标记2502在图25中示出，该对准标记简化了对其上放置有晶片结构400的板件510的精确处理，特别是在激光钻孔等方面。图25涉及扇入架构并允许无芯板件晶片封装。
图26示出了尺寸为18英寸×24英寸(或24英寸×21英寸，或处于通常在PCB和基板制造中使用的任何其他形式)的板件510的平面图。多个已经单个化出的电子部件402(被实现为单个式晶粒)放置在板件510上，其间具有间隙。图26所示的结构可以形成根据图13至图18的制造过程的基础。图26涉及扇出架构并且允许无芯板件晶粒封装。
图27所示结构的横截面图基本上与图10所示的结构相对应。然而，根据图27，示出了通孔形式的竖向贯穿连接部2700，以便使所示的结构的各个层和特征件互相连接。因此，制造方法还可以包括特别是在单个化之前形成延伸穿过电绝缘层结构和/或导电层结构500的贯穿连接部2700。例如，单层预浸料可以用于电绝缘材料。图27还示出了用于将晶片结构400附接到牺牲芯700的胶合物2702。在将上部本体从牺牲芯700脱层之后并且在将该本体旋转180°之后，可从外部接近晶片焊垫。
图28示出了尺寸为18"×24"的板件510的平面图，其中其一部分覆盖有各种电子芯片402。图28的实施方式涉及扇出多芯片无芯板件晶粒封装。
图29所示的结构基本上对应于图22所示的结构，但另外包括竖向互连部2700，即电绝缘层结构500中的铜填充(例如镀覆)凹口(例如机械钻孔或激光钻孔凹口)。例如，单层预浸料或FR4可用于电绝缘材料。图29还示出了用于将电子部件402附接到牺牲芯700的胶合物2702。在将上部本体与牺牲芯700脱层之后并且在将该本体旋转180°之后，可以从外部接近晶粒焊垫。
图30示出了嵌入凹进的仿真芯100的凹口200(比照图2)中的晶片结构400，诸如完整的晶片。凹进的仿真芯100可以通过铣削仿真芯100来制造(如图1所示)。
图31示出了仿真芯100的截面，该仿真芯连接到RCC箔300从而形成共同支撑结构350。因此，可以预压凹进的仿真芯100和RCC箔300。
图32示出了图31的结构，其中晶片结构400嵌入在仿真芯100的凹口中。此外，将另外的RCC箔404与图31所示的结构和晶片结构400按压在一起。
图33例示了将晶片结构400插入凹进的仿真芯100的凹口200中的过程。这可以通过底侧上的板支撑。
图34示出了上述结构的详细视图。特别地，图34示出了在仿真芯100和晶片结构400之间的高度差的情况下，这种高度差可以由辅助结构3400平衡。例如，单层FR4支撑结构可以用于这个目的。
图35示出了另一实施方式的横截面图，其中半成品410形成在牺牲芯700的两个相反的主表面上。
图36和图37示出了在结构3600上方的仿真芯100和晶片结构400之间的横向间隔区3610或间隙。图37另外示出了竖向贯穿连接部2700。
图38示出了共同板件510上的多个晶片结构400。作为晶片结构400的替代，也可以将单独的电子部件402(特别是半导体芯片)布置在共同板件510上(未在图38中示出)。作为共同板件510，可以使用铝承载件或铜承载件。如用晶片结构400周围的矩形所示的，清漆可以施加在晶片结构400上。
图39示出了根据本发明的示例性实施方式的部件承载件600的横截面图，该部件承载件具有竖向贯穿连接部2700，以用于电连接横向嵌入在芯100(这里形成最终部件承载件600的一部分)的不同部分之间的电子部件402的下部主表面和上部主表面。在所示实施方式中，电子部件402(例如功率半导体器件)可以具有两个有源区，一个在上部主表面上，一个在下部主表面上。
图40示出了完整的圆形晶片的平面图，该完整的圆形晶片在此被分成四个相等的晶片结构400，每个晶片结构形成具有90°角的圆形扇区。在矩形共同板件510上布置四分之一圆形状的晶片结构400(和/或其他晶片扇区)允许更有效地使用共同板件510的可用表面，因为与在矩形共同板件510上布置多个完整的圆形晶片相比，共同板件510的仍未使用的表面部分减少了。
图41示出了根据本发明的另一示例性实施方式的完整晶片的平面图，该完整的晶片被分成单独的晶片结构400。所示晶片结构400的三个中心晶片结构被成形为基本上带条形的晶片结构400。图41所示的上部晶片结构和下部晶片结构400被配置为相应的圆形部段。同样地，对于带条形和圆形分段的晶片结构400，可以比在其上布置完整的圆形晶片更有效地使用矩形共同板件510上的表面面积。
图42示出了根据本发明的示例性实施方式的部件承载件600的横截面图，其中作为电子部件的裸晶粒4230的侧向半导体表面4234被暴露。根据图42的部件承载件600可以例如通过参照图1至图6或参照图7至图12描述的制造过程来获得。
部件承载件600包括基础层压体4200，该基础层压体包括导电层结构4202和电绝缘层结构4204的层压堆叠体。基础层压体4200可以形成基础结构520的一部分(比照图6或图12)。此外，部件承载件600包括覆盖层压体4210，该覆盖层压体包括导电层结构4212和电绝缘层结构4214的层压堆叠体。覆盖层压体4210可以形成覆盖结构530的一部分(比照图6或图12)。在上部主表面和下部主表面上具有焊垫4232的裸晶粒4230被夹在并层压在基础层压体4200和覆盖层压体4210之间。裸晶粒4230可以与图6或图12所示的电子芯片402中的一个相对应。如可从图42获得的，裸晶粒4230的侧向半导体表面4234从基础层压体4200和覆盖层压体4210暴露。这是图6或图12所示的单个化过程的结果。根据图42，侧向半导体表面4234形成部件承载件600的外表面的一部分并且暴露于环境。
如可从图42获得的，基础层压体4200和覆盖层压体4210形成相应的再分布层4240、4250，与裸晶粒4230的焊垫4232之间的尺寸和间距相比，再分布层4240、4250的外部电接触部4260、4270的尺寸和间距在空间上增大。因此，在顶部和底部上用层压材料封装电子芯片402可以有利地与再分布层4240、4250的形成同时进行。可以通过施加压力、通过施加升高的温度、或通过组合施加压力和升高的温度来使根据图42的互连层堆叠体互相连接。作为对双侧设置的焊垫4232的替代，焊垫4232也可以仅形成在裸晶粒4230的上部主表面上或仅形成在下部主表面上。
图43示出了根据图42的部件承载件600的横截面图，该部件承载件被保护材料4310覆盖并安装在承载件4350上。根据图43，侧向半导体表面4234被保护材料4310覆盖。保护材料4310可以是层压体或模制复合物。
图44示出了根据本发明的示例性实施方式的部件承载件600的横截面图，其中作为电子芯片的裸晶粒4230的侧向半导体表面4234完全周向地嵌入层压体(参见附图标记4200、4210)中。根据图44的部件承载件600可以例如通过执行参照图14至图18或参照图19至图24描述的制造过程来获得。作为仅在如图44所示的裸晶粒4230的上部主表面上单侧设置的焊垫4232的替代，也可以在裸晶粒4230的两个相反的主表面上或仅在裸晶粒4230的下部主表面上形成焊垫4232。同样根据图44，通过层压形成再分布层4250，与裸芯片4230的焊垫4232之间的尺寸和间距相比，再分布层4250的外部电接触部4270的尺寸和间距在空间上增大。因此，封装电子芯片402可以有利地与再分布层4250的形成同时进行。
图45示出了根据本发明的示例性实施方式的安装在承载件4350上的两个部件承载件600的平面图。
图46示出了根据本发明的示例性实施方式的半成品410的平面图，其中作为晶片结构400的多个完整的晶片容纳在容纳隔室4600中并被释放材料4604围绕。在所示实施方式中，多个单独的晶片结构400中的每一个容纳在由基础结构520的框架结构4602界定的六个容纳隔室4600中的相应的一个内。框架结构4602由周向环形结构以及连接到环形结构的腹板组成。框架结构4602(其可以由预浸材料制成)在与图46的纸平面垂直的方向上突出超过基础结构520的剩余部分。因此，容纳隔室4600的空体积填充有围绕相应晶片结构400的释放材料4604(诸如特氟隆或释放蜡)。在完成制造过程之后，在其上部主表面上和下部主表面上覆盖有基础结构520和覆盖结构530的材料的晶片结构400可以容易地与释放材料4604分离。例如，释放材料4604可以对应于图7所示的附图标记700。提供框架结构4602与释放材料4604的组合增加了稳定性、简化了处理并防止了敏感的封装晶片结构520受到损坏。
图47示出了根据本发明的示例性实施方式的具有三维堆叠的电子部件402、402'的半成品410的横截面视图。
根据图47的半成品410包括在牺牲芯700上的基础结构520(这里被实现为导电基础结构，例如由铜制成)和在其上的多个单独的电子部件402。覆盖结构530(这里被实现为电绝缘覆盖结构，例如由树脂制成)被布置成覆盖基础结构520的一部分和电子部件402。
更具体地，牺牲芯700具有上部第一主表面和相反的下部第二主表面。基础结构520的第一部分覆盖第一主表面，并且基础结构520的第二部分覆盖第二主表面。电子部件402分别布置在基础结构520的第一部分和第二部分上。覆盖结构530的第一部分覆盖基础结构520的第一部分的一部分和基础结构520的第一部分上的电子部件402。相应地，覆盖结构530的第二部分覆盖基础结构520的第二部分的一部分和基础结构520的第二部分上的电子部件402。
为了在牺牲芯700的任一主表面上形成电子部件402、402'的三维堆叠体，根据图47的半成品410还包括在覆盖结构530上、更确切地说在覆盖结构530的第一部分和第二部分两者上的另外的单独的电子部件402'。在所示的实施方式中，在牺牲芯700的上部侧上设置关于另外的单独的电子部件402'的两个附加层，并且在牺牲芯700的下部侧上设置关于另外的单独的电子部件402'的一个附加层。然而，可以在牺牲芯700的任一侧上设置任何其他数量的关于另外的电子部件402'的层。上述构建还可以在牺牲芯700的两个相反的主表面上对称(这抑制了翘曲)。
此外，如图47所示，导电材料和电绝缘材料的另外的覆盖结构530'布置成覆盖在牺牲芯700的两个相反的主表面上的覆盖结构530的一部分和另外的电子部件402'。
在已经完成构建之后，可以从牺牲芯700移除在牺牲芯700的上部侧上和下部侧上的部件承载件600或封装件。当制造过程处于批量制造过程时，对各个部件承载件600或封装件的单个化可在移除之前或之后完成。因此，利用参照图47描述的架构，可以制造具有电子部件402、402'的任何期望三维堆叠的部件承载件600或封装件。例如，可以在牺牲芯700上一共或者甚至在牺牲芯700的两个相反的主表面中的每一个上制造具有6个、8个、10个等或任何其他期望数量的关于电子部件402、402'的层。为了电接触埋入或嵌入式电子部件402、402'，可以以图47所示的方式形成在竖向上堆叠的贯穿连接部2700。图47中的这些贯穿连接部2700可以表示为贯穿层压过孔(TLV)。利用参照图47描述的架构，例如可以制造存储器芯片4700的竖向堆叠体(参见图47的左手边的电子部件402、402'的堆叠体)。附加地或替代地，可以制造逻辑芯片4702的竖向堆叠体(参见图47右手边的电子部件402、402'的堆叠体)。电子部件402、402'可以是裸晶粒或可以是已封装的芯片。
应当注意，术语“包括”不排除其他元件或步骤，并且“一”或“一个”不排除多个。还可以组合结合不同实施方式描述的元件。
还应注意，权利要求中的附图标记不应被解释为限制权利要求的范围。
本发明的实施不限于附图所示和上面所描述的优选实施方式。替代地，即使在从根本上不同的实施方式的情况下，使用所示的解决方案和根据本发明的原理的多种变型也是可能的。

Claims (65)

1.一种制造批量部件承载件(600)的方法，所述方法包括：
提供多个单独的晶片结构(400)，每个晶片结构包括多个电子部件(402)；
将所述晶片结构(400)与至少一个导电层结构和至少一个电绝缘层结构同时地层压在一起；
将从所述层压得到的结构单个化成多个部件承载件(600)，每个所述部件承载件包括所述电子部件(402)中的至少一个电子部件、所述至少一个导电层结构的一部分和所述至少一个电绝缘层结构的一部分；
其中，所述单个化只有在批量层压过程之后才进行，并且所述单个化包括多个所述晶片结构的单个化。
2.根据权利要求1所述的方法，其中，所述方法还包括：在所述层压之前，将多个所述晶片结构(400)布置在包括所述至少一个导电层结构和所述至少一个电绝缘层结构中的至少一个层结构的共同板件(510)上，并且将所述至少一个导电层结构和所述至少一个电绝缘层结构中的至少一个其他层结构布置在位于所述共同板件(510)之上的多个所述晶片结构(400)上。
3.根据权利要求1所述的方法，其中，所述方法还包括：在所述层压之前，将所述晶片结构(400)中的至少一个晶片结构以及将所述至少一个导电层结构(500)和所述至少一个电绝缘层结构(500)中的至少一个层结构布置在牺牲芯(700)的第一主表面上，并且，将所述晶片结构(400)中的至少一个其他晶片结构以及将所述至少一个导电层结构(500)和所述至少一个电绝缘层结构(500)中的至少一个其他层结构布置在所述牺牲芯(700)的相反的第二主表面上。
4.根据权利要求3所述的方法，其中，所述牺牲芯(700)由中心稳定层(702)组成，所述中心稳定层在其第一主表面上被第一释放层(704)覆盖，并且在其第二主表面上被第二释放层(706)覆盖。
5.根据权利要求1至4中任一项所述的方法，其中，所述晶片结构(400)的至少一部分是完整的晶片。
6.根据权利要求5所述的方法，其中，所述晶片结构(400)的至少一部分是完整的圆形晶片。
7.根据权利要求1至4中任一项所述的方法，其中，所述晶片结构(400)的至少一部分是部分晶片。
8.根据权利要求1至4中任一项所述的方法，其中，所述晶片结构(400)的至少一部分是带条形的部分晶片。
9.根据权利要求1所述的方法，其中，所述至少一个导电层结构和所述至少一个电绝缘层结构构成共同板件(510)，所述共同板件的尺寸为24英寸×18英寸、或24英寸×21英寸。
10.根据权利要求9所述的方法，其中，将恰好六个完整的半导体晶片(400)布置在所述共同板件(510)上。
11.根据权利要求1至4中任一项所述的方法，其中，将所述晶片结构(400)布置在所述至少一个导电层结构和所述至少一个电绝缘层结构的至少一个底侧部分的顶部上，使得所述晶片结构(400)的仍然暴露的有源区与所述底侧部分相反。
12.根据权利要求1至4中任一项所述的方法，其中，所述方法还包括：在所述单个化之前，形成多个贯穿连接部(2700)，所述贯穿连接部延伸穿过所述至少一个电绝缘层结构，以用于电接触由所述电子部件(402)和所述至少一个导电层结构组成的组中的至少一种。
13.根据权利要求1至4中任一项所述的方法，其中，将所述部件承载件(600)成形为板。
14.根据权利要求13所述的方法，其中，将所述部件承载件(600)配置为由印刷电路板和基板组成的组中的一种。
15.根据权利要求1至4中任一项所述的方法，其中，所述电子部件(402)为集成电路。
16.根据权利要求1至4中任一项所述的方法，其中，所述电子部件(402)为有源电子部件或无源电子部件。
17.根据权利要求1至4中任一项所述的方法，其中，所述电子部件(402)为电容器、电阻器或电感。
18.根据权利要求1至4中任一项所述的方法，其中，所述电子部件(402)为电子芯片。
19.根据权利要求1至4中任一项所述的方法，其中，所述电子部件(402)为逻辑芯片。
20.根据权利要求1至4中任一项所述的方法，其中，所述电子部件(402)为发射器和/或接收器。
21.根据权利要求1至4中任一项所述的方法，其中，所述电子部件(402)为存储装置、功率管理部件、加密部件或磁性元件。
22.根据权利要求1至4中任一项所述的方法，其中，所述电子部件(402)为信号处理部件或机电换能器。
23.根据权利要求1至4中任一项所述的方法，其中，所述电子部件(402)为滤波器、光电接口元件、电压转换器、致动器、电池、开关、摄像机或天线。
24.根据权利要求1至4中任一项所述的方法，其中，所述电子部件(402)为传感器。
25.根据权利要求1至4中任一项所述的方法，其中，所述电子部件(402)为微机电系统。
26.根据权利要求1至4中任一项所述的方法，其中，所述电子部件(402)为微处理器。
27.一种制造批量部件承载件(600)的方法，所述方法包括：
在共同板件(510)上布置多个单独的电子部件(402)，所述电子部件被配置为具有焊垫(4232)的裸晶粒(4230)，其中，具有所述焊垫(4232)的所述裸晶粒(4230)表示半导体材料的裸露件，其中，导电焊垫提供有源区的外部接触，但不被封装或设置有再分布层；
将所述共同板件(510)、所述电子部件(402)以及至少一个导电层结构和至少一个电绝缘层结构同时地层压，从而在所述裸晶粒(4230)上形成再分布层(4240、4250)；
将从所述层压得到的结构单个化成多个部件承载件(600)，每个部件承载件包括所述共同板件(510)的一部分、所述电子部件(402)中的至少一个电子部件、所述至少一个导电层结构的一部分和所述至少一个电绝缘层结构的一部分。
28.根据权利要求27所述的方法，其中，所述方法还包括：在所述单个化之前，形成多个贯穿连接部(2700)，所述贯穿连接部延伸穿过所述至少一个电绝缘层结构，以用于电接触由所述电子部件(402)和所述至少一个导电层结构组成的组中的至少一种。
29.根据权利要求27或28所述的方法，其中，将所述部件承载件(600)成形为板。
30.根据权利要求29所述的方法，其中，将所述部件承载件(600)配置为由印刷电路板和基板组成的组中的一种。
31.根据权利要求27或28所述的方法，其中，所述电子部件(402)为集成电路。
32.根据权利要求27或28所述的方法，其中，所述电子部件(402)为有源电子部件或无源电子部件。
33.根据权利要求27或28所述的方法，其中，所述电子部件(402)为电容器、电阻器或电感。
34.根据权利要求27或28所述的方法，其中，所述电子部件(402)为电子芯片。
35.根据权利要求27或28所述的方法，其中，所述电子部件(402)为逻辑芯片。
36.根据权利要求27或28所述的方法，其中，所述电子部件(402)为发射器和/或接收器。
37.根据权利要求27或28所述的方法，其中，所述电子部件(402)为存储装置、功率管理部件、加密部件或磁性元件。
38.根据权利要求27或28所述的方法，其中，所述电子部件(402)为信号处理部件或机电换能器。
39.根据权利要求27或28所述的方法，其中，所述电子部件(402)为滤波器、光电接口元件、电压转换器、致动器、电池、开关、摄像机或天线。
40.根据权利要求27或28所述的方法，其中，所述电子部件(402)为传感器。
41.根据权利要求27或28所述的方法，其中，所述电子部件(402)为微机电系统。
42.根据权利要求27或28所述的方法，其中，所述电子部件(402)为微处理器。
43.根据权利要求27或28所述的方法，其中，所述电子部件(402)的有源区与所述电子部件(402)的接触所述共同板件(510)的另一表面相反。
44.根据权利要求27或28所述的方法，其中，所述电子部件(402)的有源区面向所述共同板件(510)。
45.根据权利要求27或28所述的方法，其中，所述裸晶粒(4230)通过所述共同板件(510)上的相应间隙彼此间隔开，使得所述再分布层(4240、4250)在空间上延伸到所述间隙中，从而与所述裸晶粒(4230)的焊垫(4232)之间的尺寸和间距相比，所述再分布层(4240、4250)的外部电接触部(4260、4270)的尺寸和间距在空间上增大。
46.一种半成品(410)，包括下述的层压体：
基础结构(520)，所述基础结构包括至少一个导电层结构和/或至少一个电绝缘层结构；
布置在所述基础结构(520)上的多个单独的晶片结构(400)，每个晶片结构包括多个电子部件(402)；
覆盖结构(530)，所述覆盖结构包括至少一个另外的导电层结构和/或至少一个另外的电绝缘层结构，并且被布置成覆盖所述基础结构(520)的一部分和所述晶片结构(400)，
其中，只有在批量层压过程之后才进行单个化，并且所述单个化包括多个所述晶片结构的单个化。
47.根据权利要求46所述的半成品(410)，还包括具有第一主表面和相反的第二主表面的牺牲芯(700)，其中：
所述基础结构(520)的第一部分覆盖所述第一主表面；
所述基础结构(520)的第二部分覆盖所述第二主表面；
所述晶片结构(400)中的至少一个晶片结构布置在所述基础结构(520)的第一部分上；
所述晶片结构(400)中的至少一个其他晶片结构布置在所述基础结构(520)的第二部分上；
所述覆盖结构(530)的第一部分覆盖所述基础结构(520)的第一部分的一部分和所述晶片结构(400)中的所述至少一个晶片结构；
所述覆盖结构(530)的第二部分覆盖所述基础结构(520)的第二部分的一部分和所述晶片结构(400)中的所述至少一个其他晶片结构。
48.根据权利要求46所述的半成品(410)，其中，所有晶片结构(400)都布置在共同平面内。
49.根据权利要求46或47所述的半成品(410)，其中，所述多个单独的晶片结构(400)中的每一个晶片结构都容纳在由突出的框架结构(4602)界定的容纳隔室(4600)内。
50.根据权利要求49所述的半成品(410)，其中，所述容纳隔室(4600)的至少一部分部分地填充有释放材料(4604)，所述释放材料围绕相应的晶片结构(400)的至少一部分。
51.根据权利要求46或47所述的半成品(410)，其中，所述至少一个电绝缘层结构包括由下述组成的组中的至少一种：树脂；氰酸酯；玻璃；预浸材料；聚酰亚胺；聚酰胺；聚四氟乙烯；液晶聚合物；环氧基积层膜；FR4材料；FR5材料；陶瓷；以及金属氧化物。
52.根据权利要求51所述的半成品(410)，其中，所述树脂是双马来酰胺-三嗪树脂；以及所述玻璃是玻璃纤维。
53.根据权利要求46或47所述的半成品(410)，其中，所述至少一个导电层结构包括由铜、铝和镍组成的组中的至少一种。
54.一种半成品(410)，包括下述的层压体：
基础结构(520)，所述基础结构具有共同板件(510)，所述共同板件包括至少一个导电层结构和/或至少一个电绝缘层结构；
在所述共同板件(510)上的多个单独的电子部件(402)，所述电子部件被配置为具有焊垫(4232)的裸晶粒(4230)，其中，具有所述焊垫(4232)的所述裸晶粒(4230)表示半导体材料的裸露件，其中，导电焊垫提供有源区的外部接触，但不被封装或设置有再分布层；
覆盖结构(530)，所述覆盖结构包括至少一个另外的导电层结构和/或至少一个另外的电绝缘层结构，并且被布置成覆盖所述基础结构的一部分(520)和所述电子部件(402)；
其中，一个或多个导电层结构的至少一部分和/或一个或多个电绝缘层结构的至少一部分在所述裸晶粒(4230)上形成再分布层(4240、4250)。
55.根据权利要求54所述的半成品(410)，还包括具有第一主表面和相反的第二主表面的牺牲芯(700)，其中：
所述基础结构(520)的第一部分覆盖所述第一主表面；
所述基础结构(520)的第二部分覆盖所述第二主表面；
所述电子部件(402)中的至少两个电子部件布置在所述基础结构(520)的第一部分上；
所述电子部件(402)中的至少两个其他电子部件布置在所述基础结构(520)的第二部分上；
所述覆盖结构(530)的第一部分覆盖所述基础结构(520)的第一部分的一部分和所述电子部件(402)中的所述至少两个电子部件；
所述覆盖结构(530)的第二部分覆盖所述基础结构(520)的第二部分的一部分和所述电子部件(402)中的所述至少两个其他电子部件。
56.根据权利要求54所述的半成品(410)，其中，所述至少一个电绝缘层结构包括由下述组成的组中的至少一种：树脂；氰酸酯；玻璃；预浸材料；聚酰亚胺；聚酰胺；聚四氟乙烯；液晶聚合物；环氧基积层膜；FR4材料；FR5材料；陶瓷；以及金属氧化物。
57.根据权利要求56所述的半成品(410)，其中，所述树脂是双马来酰胺-三嗪树脂；以及所述玻璃是玻璃纤维。
58.根据权利要求54至57中任一项所述的半成品(410)，其中，所述至少一个导电层结构包括由铜、铝和镍组成的组中的至少一种。
59.根据权利要求54至57中任一项所述的半成品(410)，还包括：
在所述覆盖结构(530)上的至少一个另外的多个单独的电子部件(402')，所述另外的多个单独的电子部件被配置为具有焊垫(4232)的裸晶粒(4230)；
另外的覆盖结构(530')，所述另外的覆盖结构包括至少一个另外的导电层结构和/或至少一个另外的电绝缘层结构，并且被布置成覆盖所述覆盖结构(530)的一部分和另外的电子部件(402')。
60.根据权利要求59所述的半成品(410)，其中：
所述另外的电子部件(402')中的至少两个电子部件布置在所述覆盖结构(530)的第一部分上；
所述另外的电子部件(402')中的至少两个其他电子部件布置在所述覆盖结构(530)的第二部分上；
所述另外的覆盖结构(530')的第一部分覆盖所述覆盖结构(530)的第一部分的一部分和所述另外的电子部件(402')中的所述至少两个电子部件；
所述另外的覆盖结构(530')的第二部分覆盖所述覆盖结构(530)的第二部分的一部分和所述另外的电子部件(402')中的所述至少两个其他电子部件。
61.一种部件承载件(600)，所述部件承载件(600)包括：
基础层压体(4200)，所述基础层压体包括至少一个导电层结构和/或至少一个电绝缘层结构的层压堆叠体；
覆盖层压体(4210)，所述覆盖层压体包括至少一个导电层结构和/或至少一个电绝缘层结构的层压堆叠体；
具有焊垫(4232)的裸晶粒(4230)，其中，所述裸晶粒(4230)被层压在所述基础层压体(4200)和所述覆盖层压体(4210)之间，并且具有从所述基础层压体(4200)和所述覆盖层压体(4210)暴露的侧向半导体表面(4234)，
其中，具有所述焊垫(4232)的所述裸晶粒(4230)表示半导体材料的裸露件，其中，导电焊垫提供有源区的外部接触，但不被封装或设置有再分布层。
62.根据权利要求61所述的部件承载件(600)，其中，所述侧向半导体表面(4234)至少部分地被保护材料(4310)覆盖。
63.根据权利要求61所述的部件承载件(600)，其中，所述侧向半导体表面(4234)形成所述部件承载件(600)的外表面的一部分并且暴露于环境。
64.根据权利要求61或62所述的部件承载件(600)，其中，所述基础层压体(4200)和所述覆盖层压体(4210)中至少之一形成再分布层(4240、4250)的至少一部分，这使得与所述裸晶粒(4230)的焊垫(4232)之间的尺寸和间距相比，所述再分布层(4240、4250)的外部电接触部(4260、4270)的尺寸和间距在空间上增大。
65.一种部件承载件(600)，所述部件承载件(600)包括：
基础结构(520)，所述基础结构包括至少一个导电层结构和/或至少一个电绝缘层结构；
覆盖结构(530、530')，所述覆盖结构包括至少一个导电层结构和/或至少一个电绝缘层结构的层压堆叠体；
层压在所述基础结构(520)和所述覆盖结构(530、530')之间的至少两个在竖向上堆叠的电子部件(402、402')，所述电子部件(402、402')被配置为具有焊垫(4232)的裸晶粒(4230)；
其中，具有所述焊垫(4232)的所述裸晶粒(4230)表示半导体材料的裸露件，其中，导电焊垫提供有源区的外部接触，但不被封装或设置有再分布层。
CN201780029749.0A 2016-04-11 2017-04-07 部件承载件的批量制造 Active CN109314064B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102016106633 2016-04-11
DE102016106633.8 2016-04-11
PCT/EP2017/058446 WO2017178382A2 (en) 2016-04-11 2017-04-07 Batch manufacture of component carriers

Publications (2)

Publication Number Publication Date
CN109314064A CN109314064A (zh) 2019-02-05
CN109314064B true CN109314064B (zh) 2022-05-17

Family

ID=58544933

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780029749.0A Active CN109314064B (zh) 2016-04-11 2017-04-07 部件承载件的批量制造

Country Status (4)

Country Link
US (2) US10720405B2 (zh)
EP (2) EP3443584B1 (zh)
CN (1) CN109314064B (zh)
WO (1) WO2017178382A2 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12094630B2 (en) * 2020-11-21 2024-09-17 Winchester Technologies, LLC Millimeter thick magnetic PCB with high relative permeability and devices thereof
EP4016618A1 (en) 2020-12-21 2022-06-22 Hamilton Sundstrand Corporation Power device packaging

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012209432A (ja) * 2011-03-30 2012-10-25 Teramikros Inc 半導体装置内蔵基板モジュール及びその実装構造、並びに、半導体装置内蔵基板モジュールの製造方法
JP2014127716A (ja) * 2012-12-26 2014-07-07 Samsung Electro-Mechanics Co Ltd コア基板及びその製造方法、並びに電子部品内蔵基板及びその製造方法
EP2854168A2 (en) * 2013-09-26 2015-04-01 General Electric Company Embedded semiconductor device package and method of manufacturing thereof
CN105101636A (zh) * 2014-05-23 2015-11-25 三星电机株式会社 印刷电路板、其制造方法及具有印刷电路板的堆叠封装件

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5224265A (en) * 1991-10-29 1993-07-06 International Business Machines Corporation Fabrication of discrete thin film wiring structures
US6292366B1 (en) * 2000-06-26 2001-09-18 Intel Corporation Printed circuit board with embedded integrated circuit
TW550997B (en) 2001-10-18 2003-09-01 Matsushita Electric Ind Co Ltd Module with built-in components and the manufacturing method thereof
US7485489B2 (en) * 2002-06-19 2009-02-03 Bjoersell Sten Electronics circuit manufacture
US8704359B2 (en) * 2003-04-01 2014-04-22 Ge Embedded Electronics Oy Method for manufacturing an electronic module and an electronic module
JP5138219B2 (ja) * 2004-03-30 2013-02-06 浜松ホトニクス株式会社 レーザ加工方法
KR100688768B1 (ko) * 2004-12-30 2007-03-02 삼성전기주식회사 칩 내장형 인쇄회로기판 및 그 제조 방법
KR100716815B1 (ko) * 2005-02-28 2007-05-09 삼성전기주식회사 칩 내장형 인쇄회로기판 및 그 제조방법
TWI276192B (en) * 2005-10-18 2007-03-11 Phoenix Prec Technology Corp Stack structure of semiconductor component embedded in supporting board and method for fabricating the same
KR100656751B1 (ko) * 2005-12-13 2006-12-13 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
TWI305119B (en) * 2005-12-22 2009-01-01 Phoenix Prec Technology Corp Circuit board structure having capacitance array and embedded electronic component and method for fabricating the same
US7993972B2 (en) * 2008-03-04 2011-08-09 Stats Chippac, Ltd. Wafer level die integration and method therefor
DE102006036728B4 (de) 2006-08-05 2017-01-19 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur elektrischen Kontaktierung mikroelektronischer Bauelemente auf einer Leiterplatte
US7505282B2 (en) * 2006-10-31 2009-03-17 Mutual-Tek Industries Co., Ltd. Laminated bond of multilayer circuit board having embedded chips
KR20080076241A (ko) * 2007-02-15 2008-08-20 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
JP4876173B2 (ja) * 2008-01-25 2012-02-15 イビデン株式会社 多層配線板およびその製造方法
US8237257B2 (en) * 2008-09-25 2012-08-07 King Dragon International Inc. Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same
US8513062B2 (en) 2010-02-16 2013-08-20 Infineon Technologies Ag Method of manufacturing a semiconductor device with a carrier having a cavity and semiconductor device
TWI414047B (zh) 2010-03-17 2013-11-01 Ind Tech Res Inst 電子元件封裝結構及其製造方法
US20110316140A1 (en) * 2010-06-29 2011-12-29 Nalla Ravi K Microelectronic package and method of manufacturing same
TWI400998B (zh) * 2010-08-20 2013-07-01 Nan Ya Printed Circuit Board 印刷電路板及其製造方法
US9564391B2 (en) * 2011-01-06 2017-02-07 Broadcom Corporation Thermal enhanced package using embedded substrate
US8841209B2 (en) * 2011-08-18 2014-09-23 International Business Machines Corporation Method for forming coreless flip chip ball grid array (FCBGA) substrates and such substrates formed by the method
US9215805B2 (en) 2012-04-27 2015-12-15 Ibiden Co., Ltd. Wiring board with built-in electronic component and method for manufacturing the same
US10312007B2 (en) * 2012-12-11 2019-06-04 Intel Corporation Inductor formed in substrate
US20140175657A1 (en) * 2012-12-21 2014-06-26 Mihir A. Oka Methods to improve laser mark contrast on die backside film in embedded die packages
US9704824B2 (en) 2013-01-03 2017-07-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming embedded wafer level chip scale packages
US20150008566A1 (en) 2013-07-02 2015-01-08 Texas Instruments Incorporated Method and structure of panelized packaging of semiconductor devices
KR102080663B1 (ko) 2013-07-15 2020-02-24 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
CN204014250U (zh) 2014-05-16 2014-12-10 奥特斯(中国)有限公司 用于生产电子元件的连接系统的半成品
US10468352B2 (en) * 2014-09-19 2019-11-05 Intel Corporation Semiconductor packages with embedded bridge interconnects
US10283492B2 (en) * 2015-06-23 2019-05-07 Invensas Corporation Laminated interposers and packages with embedded trace interconnects
US9666539B1 (en) * 2015-12-03 2017-05-30 International Business Machines Corporation Packaging for high speed chip to chip communication
US9721880B2 (en) * 2015-12-15 2017-08-01 Intel Corporation Integrated circuit package structures
US9904776B2 (en) * 2016-02-10 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Fingerprint sensor pixel array and methods of forming same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012209432A (ja) * 2011-03-30 2012-10-25 Teramikros Inc 半導体装置内蔵基板モジュール及びその実装構造、並びに、半導体装置内蔵基板モジュールの製造方法
JP2014127716A (ja) * 2012-12-26 2014-07-07 Samsung Electro-Mechanics Co Ltd コア基板及びその製造方法、並びに電子部品内蔵基板及びその製造方法
EP2854168A2 (en) * 2013-09-26 2015-04-01 General Electric Company Embedded semiconductor device package and method of manufacturing thereof
CN105101636A (zh) * 2014-05-23 2015-11-25 三星电机株式会社 印刷电路板、其制造方法及具有印刷电路板的堆叠封装件

Also Published As

Publication number Publication date
EP3792960A2 (en) 2021-03-17
EP3443584A2 (en) 2019-02-20
EP3443584B1 (en) 2021-11-03
CN109314064A (zh) 2019-02-05
US10720405B2 (en) 2020-07-21
EP3792960A3 (en) 2021-06-02
US20200251445A1 (en) 2020-08-06
WO2017178382A3 (en) 2017-11-30
US11380650B2 (en) 2022-07-05
WO2017178382A2 (en) 2017-10-19
US20190157242A1 (en) 2019-05-23

Similar Documents

Publication Publication Date Title
US8822266B2 (en) Integrated circuit micro-module
KR102071522B1 (ko) 극박의 매설식 다이 모듈 및 그 제조 방법
US7843056B2 (en) Integrated circuit micro-module
US10790234B2 (en) Embedding known-good component in known-good cavity of known-good component carrier material with pre-formed electric connection structure
US7901981B2 (en) Integrated circuit micro-module
US7842544B2 (en) Integrated circuit micro-module
US10595414B2 (en) Component carrier and manufacturing method
CN113013125B (zh) 嵌入有在侧向上位于堆叠体的导电结构之间的内插件的部件承载件
EP3355666B1 (en) Semifinished product and method of manufacturing a component carrier
US11189500B2 (en) Method of manufacturing a component carrier with an embedded cluster and the component carrier
CN107295746B (zh) 器件载体及其制造方法
US7898068B2 (en) Integrated circuit micro-module
US7901984B2 (en) Integrated circuit micro-module
JP2019519930A (ja) モジュール及び複数のモジュールを製造するための方法
CN111952193A (zh) 具有嵌入层压叠置件中的表面可接触部件的部件承载件
US11380650B2 (en) Batch manufacture of component carriers
CN116709645A (zh) 制造部件承载件的方法及部件承载件
US11810844B2 (en) Component carrier and method of manufacturing the same
EP3846598A1 (en) Arrangement with a central carrier and two opposing layer stacks, component carrier and manufacturing method
CN110265311B (zh) 部件承载件及其制造方法、半成品和电子器件
JP4297154B2 (ja) 半導体装置の製造方法
CN113260170B (zh) 制造部件承载件的方法、混合芯和半成品

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant