CN110265311B - 部件承载件及其制造方法、半成品和电子器件 - Google Patents

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Abstract

提供了一种制造方法、一种半成品、一种部件承载件以及一种电子器件。该方法包括：设置包括至少部分未固化的部件承载件材料(102)的层堆叠体(100)；在层堆叠体(100)的凹部(114)中布置多个部件(104)；通过使部件承载件材料(102)固化将部件(104)与层堆叠体(100)一体连接；以及在其中具有部件(104)的固化的层堆叠体(100)的主表面上施加高温稳健介电结构(106)。

Description

部件承载件及其制造方法、半成品和电子器件
技术领域
本发明涉及一种制造方法、一种半成品、一种部件承载件以及一种电子器件。
背景技术
在配备有一个或多个电子部件的部件承载件的产品功能增多、这类电子部件的小型化程度提高以及安装在部件承载件诸如印刷电路板上的电子部件的数量增加的情况下，越来越多地采用具有若干电子部件的更强大的阵列状部件或成套组件，这些部件或成套组件具有多个触点或连接装置，这些触点之间的空间甚至更小。移除在运行期间由这种电子部件和部件承载件自身生成的热成为日益凸显的问题。同时，部件承载件应具有机械稳健性和电可靠性，以便甚至在恶劣条件下也能运行。
特别地，高效地制造在部件承载件材料中嵌入有部件的部件承载件是一个挑战。
发明内容
本发明的目的是高效地制造在部件承载件材料中嵌入有部件的部件承载件。
为了实现上述限定的目的，提供了根据本发明示例实施方式的制造方法、半成品、部件承载件以及电子器件。
根据本发明的示例实施方式，提供了一种制造方法，其中，该方法包括：设置包括至少部分未固化的部件承载件材料的层堆叠体；在层堆叠体的凹部中布置多个部件；通过使部件承载件材料固化将部件与层堆叠体一体连接；以及在其中具有部件的固化的层堆叠体的主表面上施加高温稳健(robust，稳定、耐用)介电结构。
根据本发明的另一示例实施方式，提供了一种半成品，其中，该半成品包括：由部件承载件材料制成的层压式层堆叠体；布置在层堆叠体的凹部中的多个半导体部件；以及在层堆叠体的主表面上(特别地在具有嵌入部件的层堆叠体的整个主表面上)并与半导体部件电耦接的再分布层。
根据本发明的又一示例实施方式，提供了一种部件承载件，其中，该部件承载件包括：半导体部件；至少部分地包围半导体部件(特别地仅在侧向方向上包围)的部件承载件材料；以及完全覆盖半导体部件的一个主表面并完全覆盖部件承载件材料的一个主表面并且其中包括高温稳健介电材料和导电结构的再分布结构，其中，导电结构在外部(externally，外部地)暴露并与半导体部件的衬垫电耦接。
根据本发明的又一示例实施方式，提供了一种电子器件，该电子器件包括安装基部(特别是印刷电路板，PCB)，以及安装在安装基部上并与安装基部电耦接(特别地通过焊接结构实现)的具有上述特征的部件承载件。
在本申请的上下文中，术语“部件承载件”可以特别地表示能够在其上和/或在其中容纳一个或多个部件以用于提供机械支撑和/或电气连接的任何支撑结构。换言之，部件承载件可以被构造成用于部件的机械和/或电子承载件。特别地，部件承载件可以是印刷电路板、有机内插件、和IC(集成电路)基板中的一种。部件承载件还可以是将上面所提及类型的部件承载件中的不同部件承载件组合的混合板。
在本申请的上下文中，术语“半成品”可以特别地指尚未制造好而是需要进一步处理以获得在功能上可以用作单独的部件承载件的最终产品的物理结构。换言之，半成品可以是待在半成品的基础上制造的一个或多个部件承载件的预成型件。
在本申请的上下文中，术语“至少部分未固化的部件承载件材料”可以特别地指具有通过施加高压和/或高温至少部分地熔化或变得可流动并在释放所施加的高压和/或高温时变得完全硬化或固化(因此变得坚硬)的性质的材料。因此，施加高压和/或高温可以引起可固化材料或至少部分未固化的材料熔化，然后在释放所施加的高压和/或高温时不可逆地硬化(特别地通过交联实现)。特别地，“至少部分未固化的材料”可以包括B级材料和/或A级材料或由其组成。通过设置具有预浸料或任何其他B级材料的层堆叠体，层堆叠体的至少一部分可以在层压期间再熔，使得树脂(或类似物)可以流动，以将各元件互连并闭合间隙或孔隙，因此可以有利于制造中部件承载件内稳定的内在互连。
在本申请的上下文中，术语“高温稳健介电结构”可以特别地指待附接特别是层压在具有嵌入部件的固化的部件承载件层堆叠体上并且在至少最高达250℃的温度下、特别是在至少300℃下、更特别地是在至少350℃下是热稳固的而不会受损或毁坏的电绝缘材料的结构，特别是层。特别地，适合形成待连接(特别是层压)至部件承载件材料的堆叠体的再分布层的这种温度稳定的介电材料的示例是某些聚酰亚胺(特别是芳族聚酰亚胺，具有特别显著的热稳定性)或显示出这种高温稳定性或高耐热性的其他聚合或有机介电膜。例如，高温稳健介电结构可以具有300℃或更高的高玻璃转换温度(Tg)。可以用于高温稳健介电结构的适合材料例如是聚苯并恶唑(PBO)、苯并环丁烯(BCB)、氰酸酯、以及具有高温环氧材料的混合物。
另外，高温稳健介电结构可以提高部件承载件的刚度，使得可以抑制部件承载件的翘曲和应力。如果高温稳健介电结构形成再分布层的一部分，则再分布层的刚度提高。高刚度和高热膨胀系数(CTE)使得应力和翘曲减少。
在本申请的上下文中，术语“再分布层”可以特别地指其中形成有介电基质和导电结构的层。这种再分布层可以在部件(特别是电子部件，更特别地是半导体芯片)的衬垫的较小尺寸与安装基部(例如印刷电路板，PCB)的外部电触点的较大尺寸等等之间形成电气或机械联接(interface，界面、接口、接合)。换言之，部件(特别是芯片)界的小尺寸通过再分布层转变为其上可以安装部件承载件的安装基部(诸如印刷电路板)界的较大尺寸。
根据本发明的示例实施方式，提供了制造具有嵌入部件的部件承载件的架构，其中，部件嵌入至少部分未固化的部件承载件材料的堆叠体的凹部中。通过对堆叠体材料进行固化，可以将部件与堆叠体一体连接。由于可以在板件级(或人造晶圆级)的堆叠体中嵌入许多部件，因此提供了非常高效的高产量制造方法，其还允许在板件级(或人造晶圆级)形成再分布层。更一般地，可以在呈具有嵌入部件的部件承载件材料的层压式堆叠体形式的这种半成品上形成介电结构。可以例如在板件级(或人造晶圆级)形成共同再分布层的一部分的这种介电层可以有利地由高温稳健介电材料制成。这种高温稳健介电材料非常有利地适合与部件承载件板材料(诸如环氧树脂、玻璃纤维、预浸料、FR4)相关的层压技术，同时不适合模塑复合物或者明显不是很适合模塑复合物。由于使用了部件承载件材料而不使用模塑复合物材料，可以实施高温稳健介电材料(特别地用于制造扇出框架)，如此，提高了所制造的部件承载件在制造过程期间的温度稳健性，并可以可靠地预防对介电结构(特别是再分布层)的任何损坏。特别地，这种热稳定的介电结构能够经受后续的温度至关重要的工艺，如激光钻削工艺和/或回流焊接工艺。从而显著缓和了有关翘曲或分层的常规问题。
下面将对方法、半成品、部件承载件和电子器件的其他示例实施方式进行说明。
在实施方式中，方法还包括在层堆叠体和部件的布置有高温稳健介电结构的主表面(优选地整个主表面)上形成再分布层，其中，高温稳健介电结构形成再分布层的一部分。因此，可以在具有嵌入部件的层压型层堆叠体上形成高温稳定再分布层。适合层压技术的再分布层的介电材料的这种温度稳健性在制造和运行期间均促进了抑制部件承载件分层和其他不期望效应的趋势。
在实施方式中，方法还包括在再分布层的高温稳健介电结构中形成导电结构(例如由铜制成)并将部件与再分布层的暴露表面电连接。例如，通过对相应的介电层进行图案化(例如通过涉及较高温度但不会损伤再分布层的激光钻削、机械钻削、光刻法)并用导电材料填充所形成的凹部(例如通过镀覆、无电沉积、电镀等)可以将这种导电结构形成在单层介电结构中或优选地形成在多层介电结构中。
在实施方式中，通过由下述组成的组中的一种将高温稳健介电结构施加在层堆叠体和部件的主表面上：旋涂、喷涂、辊涂、狭缝模具式涂覆以及附接干膜。特别地，旋涂是形成高温稳健介电结构例如为聚合材料质的适合方法。旋涂是用于向具有嵌入部件的平坦层堆叠体沉积高温稳健介电材料的均匀薄膜的程序。为此，可以在层堆叠体的中心上施加一定量的涂覆材料，涂覆材料以一定速度旋转或者完全不旋转。然后以更高的速度转动层堆叠体，以通过离心力将涂覆材料涂开。为了通过旋涂在层堆叠体上形成高温稳健介电材料，有利的是在旋涂之前提供圆盘状层堆叠体。在其他实施方式中，高温稳健介电材料通过另一工艺形成，例如通过层压干膜。后面的这种程序适合任何形状的层堆叠体，例如也适合矩形形状。
在实施方式中，部件包括半导体部件或半导体晶圆。优选地，在层堆叠体中嵌入裸(即，非包封)晶片或芯片。这得到具有集成电子功能的非常紧凑的部件承载件。还可以嵌入整个晶圆或晶圆部段。
在实施方式中，方法包括使层堆叠体形成具有部件承载件板件大小，特别地具有至少12x 12平方英寸至24x 24平方英寸的范围内的大小。因此，层堆叠体可以具有矩形截面。因此，可以通过执行标准的PCB制造过程来有利地进行用于形成部件承载件的绝大部分制造过程。如果某些程序需要(例如，用于形成高度热稳健的介电层的旋涂)，可以将矩形板件切割为圆盘状的平坦形状。因此，方法还可以包括从层堆叠体分离出圆形部段(section，节段、截面)，特别地在形成高温稳健介电结构之前进行所述分离。
在实施方式中，方法还包括通过由下述组成的组中的至少一种形成凹部：铣削、激光切割、冲压和钻削。另外，完全固化的板状主体可以设置有已预切好的凹部。
在实施方式中，方法还包括在层堆叠体的主表面上附接临时承载件，然后将部件插入凹部中并将其附接至临时承载件。在实施方式中，临时承载件包括面向部件承载件材料和凹部或腔的粘性表面。使临时承载件设置有粘性表面简化了在部件承载件材料特别是具有通孔的芯上连接临时承载件，所述通孔由临时承载件封合。在实施方式中，临时承载件包括刚性板。有利的是临时承载件具有刚性板，在通过其堆积另外层的层压程序期间为仍包括临时承载件的半成品提供附加的稳定性。然而，作为刚性板(优选地具有粘性上表面)的替代方案，还可以的是临时承载件是柔性的粘性箔。
在实施方式中，方法还包括在对至少部分未固化的部件承载件材料进行固化后移除临时承载件。由于在固化后，之前未固化的材料已被固化和硬化，因此在完成层压和固化程序后，临时承载件提供的机械支撑就可有可无了。例如，层压后可以直接将临时承载件从半成品上剥离。
在实施方式中，方法包括将至少部分未固化的层设置成在两个相反主表面上均覆盖有完全固化的材料，作为部分未固化的层堆叠体。在本上下文中，术语“完全固化”可以特别地指一种材料特性，根据这种材料特性，对应的材料(诸如树脂)不再能再熔化以变得可流动并随后再凝固。这种树脂材料可以是已交联的。因此，完全固化的材料可能是C级材料，而不是A级或B级材料。通过采取这种措施可以确保层堆叠体自身的对应组成部分不会在连接程序(特别是层压程序，其可能涉及高压和/或高温)期间丢失其支撑功能或改变其位置，使得可以确保高位置准确性。与此相比，层堆叠体的至少部分未固化的材料可以在层压期间熔化或变得可流动，从而可以有利于部件承载件的各组成部分之间的互连，并且还可以在层堆叠体和部件之间的微小间隙中流动。
在实施方式中，通过层压完成固化，特别地通过施加机械压力和热能中的至少一种来进行层压。因此，之前未固化的材料的固化提供将层堆叠体的各组成部分保持在一起的粘合力。同时，层压会机械地硬化未固化的材料，从而形成刚性结构。
在实施方式中，方法包括用层堆叠体在固化期间被固化的材料填充相应部件与层堆叠体的凹部界定壁之间的间隙。通过在那时已固化的材料的最终再凝固之前在层压期间熔化未固化材料或使未固化材料可流动，暂时可流动的树脂自动流入所提及的间隙中，部分或完全填充这些间隙或孔隙，因此有利于形成具有可靠和可重现内部性质的部件承载件。
在实施方式中，方法还包括在固化后对部件和层堆叠体中的至少一个进行薄化。例如，可以通过机械磨削完成薄化。另外或可替代地，还可以通过化学蚀刻工艺或通过激光加工进行薄化。
在实施方式中，在薄化之前或之后形成高温稳健介电结构。这为工程师提供高度的灵活性。
在实施方式中，方法还包括将其上具有插入的部件和高温稳健介电结构(特别是包括高温稳健介电结构的再分布层)的层堆叠体单个化为多个部件承载件。将板件级或人工晶圆级的半成品单个化或分离为单独的部件承载件可以例如通过机械锯切、激光切割或化学蚀刻来完成。每个分离或单个化出来的部件承载件都可以包括部件中的至少一个、层堆叠体的一部分以及再分布层的一部分。
在实施方式中，方法还包括将部件承载件中的每个嵌入另外的部件承载件材料中。在这种实施方式中，具有嵌入部件的部件承载件可以视为较大部件，该较大部件又可以嵌入另一更大的部件承载件中。因此，可以形成板中板器件(对比例如图12)。
在实施方式中，方法还包括将具有插入的部件和高温稳健介电结构的层堆叠体嵌入安装基部特别是印刷电路板中，其中，方法还包括在再分布层上施加至少一个另外的层，特别地在该至少一个另外的层中嵌入有另外的部件。
在实施方式中，方法还包括形成在部件的两个相反主表面之间延伸并经过部件的至少一个竖向贯通连接。在实施方式中，方法还包括在固化的层堆叠体的另一主表面上施加另一高温稳健介电结构并在布置有该另一高温稳健介电结构的该另一主表面上形成另一再分布层，其中，该另一高温稳健介电结构形成该另一再分布层的一部分。因此，部件承载件可以设计得更紧凑或更平坦。该另一高温稳健介电结构还提高刚度。
在实施方式中，方法还包括在该另一再分布层中嵌入另一部件。
在实施方式中，再分布层包括高温稳健介电材料(诸如聚合材料，如热稳定的聚酰亚胺，优选地具有显著热稳定性质的芳族聚酰亚胺)。例如，这种介电材料可以具有玻璃转换温度、固化温度和/或可以承受至少最高达250℃的温度，特别是至少最高达300℃的温度，更特别地是至少最高达350℃的温度。使用高度热稳定的介电再分布层材料在制造和/或运行部件承载件期间甚至提高部件承载件在存在高温的情况下的可靠性。
在实施方式中，再分布层包括导电结构，导电结构在再分布层的暴露表面上具有导电区域，该区域大于半导体部件的衬垫的区域。因此，可以以紧凑的方式制造其中小型部件和衬垫的间距小的部件承载件，同时确保暴露表面上相邻导电区域之间的距离足够大。这允许方便地与较大侧向尺寸的安装基部(诸如PCB)形成可靠的电连接(特别地通过焊接形成)。
在实施方式中，半导体部件是裸晶片，每个裸晶片中均单片集成有至少一个集成电路元件。通过在部件承载件材料中嵌入未封装的硅片，可以得到非常紧凑的部件承载件。然而，可替代地，还可以在部件承载件材料中嵌入已封装的半导体芯片或安装在(例如陶瓷)承载件上作为部件的半导体芯片。
在实施方式中，部件承载件材料的和半导体部件的暴露主表面对准，以形成共同平面区域。这允许将部件承载件制造得平坦且紧凑，并避免在部件承载件材料和部件之间形成梯级。
在实施方式中，再分布结构被配置用于以扇出(fan out，成扇形展开、成扇形散开)布局或以扇出方式与半导体部件电连接。换言之，再分布结构在部件的连接表面处在空间上散布较小衬垫大小和/或较小衬垫距离，以在再分布结构面向安装基部的外部连接表面处得到较大衬垫大小和/或较大衬垫距离。与这种扇出布局类似，用户可以伸出手并将手指展开。在这种姿势中，手指从手掌扇出。扇出布局可以使得导电结构在部件承载件的再分布结构的外表面处的最外部分之间的最大侧向距离大于嵌入部件的侧向尺寸。
可以在部件承载件中嵌入所提到的部件和可选地至少一个另外的部件。还可以在部件承载件上表面安装另外的部件。部件可以选自由下述组成的组：不导电嵌体、导电嵌体(诸如金属嵌体，优选地包含铜或铝)、热传递单元(例如热管)、导光元件(例如光波导或光导管连接装置)、电子部件或它们的组合。例如，部件可以是有源电子部件、无源电子部件、电子芯片、存储装置(例如DRAM或另一数据存储器)、过滤器、集成电路、信号处理部件、功率管理部件、光电子接口元件、电压转换器(例如DC/DC转换器或AC/DC转换器)、加密部件、发射器和/或接收器、机电换能器、传感器、致动器、微机电系统(MEMS)、微处理器、电容器、电阻器、电感装置、电池、开关、摄像机、天线结构、逻辑芯片、导光件和能量采集单元。然而，部件承载件中可以嵌入其他部件。例如，可以将磁性元件用作部件。这种磁性元件可以是永磁元件(诸如铁磁元件、反铁磁元件，或亚铁磁例如铁素体耦接结构)或者可以是顺磁性元件。然而，部件还可以是另外的部件承载件，例如在板中板构造中。部件可以表面安装在部件承载件上和/或可以嵌入其内部。此外，其他部件也可以用作部件。
在实施方式中，部件承载件包括由至少一个电绝缘层结构和至少一个导电层结构构成的堆叠体。例如，部件承载件可以是上述电绝缘层结构和导电层结构构成的层压体，特别是通过施加机械压力形成的，如果期望的话还有热能支持。所提及的堆叠体可以提供板状部件承载件，该板状部件承载件能够为其他部件提供大的安装表面并且尽管如此仍非常薄且紧凑。术语“层结构”可以特别地指公共平面内的连续层、图案化层或多个非连续岛状物。
在实施方式中，部件承载件被成形为板。这有助于紧凑的设计，其中部件承载件仍然为在其上安装部件提供了大的基础。此外，特别是作为嵌入的电子部件的示例的裸晶片，得益于其小的厚度，可以被方便地嵌入在薄板诸如印刷电路板中。
在实施方式中，部件承载件被配置成由印刷电路板和基板(特别是IC基板)组成的组中的一种。
在实施方式中，在再分布层上施加有至少一个另外的层，特别地在该至少一个另外的层中嵌入有另外的部件。
在实施方式中，至少一个竖向贯通连接在部件的两个相反主表面之间延伸并经过部件。
在实施方式中，在固化的层堆叠体的另一主表面上施加有另一高温稳健介电结构，并在布置有该另一高温稳健介电结构的该另一主表面上形成有另一再分布层，其中，该另一高温稳健介电结构形成该另一再分布层的一部分。
在实施方式中，在该另一再分布层中嵌入有另一部件。
在本申请的上下文中，术语“印刷电路板”(PCB)可以特别地指部件承载件(其可以是板状的(即，平面的)、三维曲线的(例如当使用3D打印制造时)，或者其可以具有任何其他形状)，其通过将若干导电层结构与若干电绝缘层结构层压在一起形成，例如通过施加压力进行层压，如期望，还伴随热能供应。作为用于PCB技术的优选材料，导电层结构由铜制成，而电绝缘层结构可以包括树脂和/或玻璃纤维、所谓的预浸料或FR4材料。例如通过激光钻孔或机械钻孔来形成穿过层压体的通孔，并通过用导电材料(特别是铜)填充上述通孔从而形成作为通孔连接的过孔，各个导电层结构可以以期望的方式彼此连接。除了可以嵌入在印刷电路板中的一个或多个部件之外，印刷电路板通常被配置成在板状印刷电路板的一个表面或两个相反表面上容纳一个或多个部件。它们可以通过焊接连接到相应的主表面。PCB的电介质部分可以由具有增强纤维(诸如玻璃纤维)的树脂组成。
在本申请的上下文中，术语“基板”可以特别地表示具有与待安装在其上的部件(特别是电子部件)基本相同的大小的小型部件承载件。更具体地，基板可以被理解为用于电气连接或电网络的承载件以及与印刷电路板(PCB)相当的部件承载件，然而具有相当较高密度的横向和/或竖向布置的连接件。横向连接件是例如传导路径，而竖向连接件可以是例如钻孔。这些横向和/或竖向连接件布置在基板内，并且可以用于提供所容置的部件或未容置的部件(诸如裸晶片)特别是IC芯片与印刷电路板或中间印刷电路板的电气连接，热连接和/或机械连接。因此，术语“基板”还包括“IC基板”。基板的介电部分可以包括具有增强球体(诸如玻璃球)的树脂。
在实施方式中，该至少一个电绝缘层结构包含由下述组成的组中的至少一种：树脂(诸如增强或非增强树脂，例如环氧树脂或双马来酰亚胺三嗪树脂，更具体地FR-4或FR-5)、氰酸酯、聚亚苯基衍生物、玻璃(特别是玻璃纤维、多层玻璃、玻璃类材料)、预浸材料、聚酰亚胺、聚酰胺、液晶聚合物(LCP)、环氧基积层膜、聚四氟乙烯(铁氟龙)、陶瓷和金属氧化物。也可以使用例如由玻璃(多层玻璃)制成的增强材料，诸如网状件、纤维或球体。虽然通常优选地是预浸料或FR4，但也可以使用其他材料。对于高频率应用，可以在部件承载件中实施高频率材料诸如聚四氟乙烯、液晶聚合物和/或氰酸酯树脂作为电绝缘层结构。
在实施方式中，该至少一个导电层结构包含由铜、铝、镍、银、金、钯和钨组成的组中的至少一种。尽管铜通常是优选的，但是其他材料或其涂覆版本也是可能的，特别是涂覆有超导材料诸如石墨烯。
在实施方式中，部件承载件是层压型主体。在这种实施方式中，部件承载件为通过施加压紧力——如期望还伴随热——堆叠并连接在一起的多层结构的复合体。
在实施方式中，电子器件包括：安装基部，特别是印刷电路板；如上所述的部件承载件，部件承载件嵌入安装基部并与安装基部电耦接，特别地通过焊接结构进行所述电耦接。
附图说明
根据待在下文中描述的实施方式的实施例，本发明的以上限定的方面和其他方面变得明显，并且参考实施方式的这些实施例对其进行说明。
图1至图8示出了结构的截面图，图9示出了在进行根据本发明的示例实施方式的制造部件承载件的方法期间得到的半成品的截面图。
图10和图11示出了在进行根据本发明的另一示例实施方式的制造部件承载件的方法期间得到的半成品和部件承载件的截面图。
图12示出了根据本发明的示例实施方式的呈板中板构造的部件承载件的截面图。
图13示出了根据本发明的示例实施方式的包括安装在安装基部上的部件承载件的电子器件的截面图。
图14示出了在进行根据本发明的示例实施方式的制造部件承载件的方法期间得到的以印刷电路板技术构造为人造圆形晶圆的半成品的三维视图。
图15示出了根据本发明的另一示例实施方式的图9中的实施方式的另一种改进。
附图中的图示是示意性的。在不同的附图中，相似或相同的元件设置有相同的附图标记。
具体实施方式
在参考附图更详细地描述示例实施方式之前，将总结一些基本考量，基于这些考量展开了本发明的示例实施方式。
根据示例实施方式，提供了部件承载件技术中的晶圆级封装(WLP)制造架构，特别地使得能实施耐高温介电再分布层材料。
在扇出型架构的常规晶圆级封装(WLP)工艺中，硅部件可以由模塑材料围绕，从而增大部件的表面，进行再分布。然后，可以用再分布层覆盖整个表面。然而，由于在扇出型架构中用于这种部件的整个制造工艺不适合使用高温稳定材料，因此在进行激光钻削时引入热可能对再分布层造成损坏，特别地涉及分层的风险。
为了克服这种常规的缺点，本发明的示例实施方式用高温稳定印刷电路板介电材料代替常规的模塑复合物，用于制造扇出框架，从而使得能对再分布层使用适合在高温下加工的介电材料。因此，可以防止对再分布层的损坏，并且可以显著降低分层和翘曲的风险。通过解决这件事，可以实施高温稳健再分布层材料用于扇出构造中(特别是硅)部件的制造。因此可以提高制造过程期间的热可靠性和稳健性，并因此可以有效抑制对再分布层造成任何损坏的风险(特别是在激光钻削过程和后续的回流焊接过程期间)。另外，可以在相对高的温度下对再分布层的高温稳健介电材料进行固化。所描述的制造方法特别有利于制造具有一个或多个嵌入部件的部件承载件(特别是印刷电路板)，其中，可以以对应的扇出布置设置明显的连接区域。
简言之，本发明的示例实施方式在对再分布层使用玻璃转换温度高的材料的情况下实现以扇出构造生产具有嵌入部件的部件承载件。对应地，所制造的部件承载件在制造和使用期间具有显著的机械可靠性和电可靠性，并有效抑制任何的翘曲、分层或铜迁移趋势。同时，可以形成用于方便地将这种部件承载件安装在安装基部上的扇出布局。由于本发明的示例实施方式可以使用适合高温加工的部件承载件技术(特别是印刷电路板技术)的典型材料(诸如树脂、特别是环氧树脂，增强颗粒、特别是玻璃纤维，以及金属、诸如铜)，因此可以克服与模塑部件的热稳定性(通常仅在高达220℃下稳定)相关的常规问题。此外，本发明的示例实施方式因此不存在关于用模塑复合物技术形成再分布层的基础的介电材料的对应的严格温度限制。因此，本发明的示例实施方式可以显著缓和常规的可靠性问题，特别是在回流焊接后，诸如形成裂缝、起泡和分层。
本发明的示例实施方式旨在提供用晶圆级封装技术制造的部件承载件，然而优选地使用仅部件承载件层压材料用于嵌入部件，以及包括高温稳定介电材料的连续再分布层。
示例实施方式结合使用高温FR4材料和芯片嵌入技术，以制造晶圆形或晶圆级的部件承载件(特别是印刷电路板)，并在这种人造晶圆上施加高温介电结构。优选地，可以在例如最高达350℃的高温下对这种高温介电结构进行固化。
图1至图8示出了根据本发明的示例实施方式的结构的截面图，图9示出了在进行根据本发明的示例实施方式的制造部件承载件150的方法期间得到的半成品130的截面图。
参照图1，完全固化的材料118的板状刚性主体被用作制造方法的起点。板状主体可以例如实施为用印刷电路板(PCB)技术制造的芯。完全固化的材料118可以例如是FR4材料，即，其中具有增强玻璃纤维的固化树脂。板状主体可以设置为具有部件承载件板件大小(图中仅示出了其部分)，例如具有矩形形状以及至少12x 12平方英寸至24x 24平方英寸的大小。可以在板状主体中形成一个或多个凹部141(例如盲孔或通孔)，作为配准标记。这种配准标记仅在图1中示出，并且还可以用其他能光检测的标记例如槽口替代。因此，所描述的制造方法可以以部件承载件(特别是印刷电路板)材料的预硬化的芯开始。
参照图2，在完全固化的材料118的板件大小板状主体中形成了多个凹部114(图2中仅示出一个)或间隙。这可以例如通过铣削、激光切割、冲压或钻削来完成。在所示实施方式中，凹部114为通孔，但可替代地也可以为盲孔。
参照图3，可以在制造过程中在完全固化的材料118的板状主体的下主表面上附接(例如粘附或层压)临时承载件116，形成层堆叠体100的一部分(参见图5)。临时承载件116可以是粘性的或粘着的，以适当地粘附至板状主体。例如，临时承载件116可以是承载带或刚性承载板。由于随后将移除该临时承载件(对比从图6到图7的转变)并且设置临时承载件仅是为了给当前形成的层堆叠体100的尚未固化的可弯折材料提供粘附和临时支撑，因此承载件116被称为临时的。
参照图4，在凹部114中插入多个部件104(图4中仅示出一个)并将多个部件附接在粘性临时承载件116上。优选地，部件104是其中具有单片集成的电路元件的半导体芯片。例如，部件104可以是裸晶片(例如用硅技术形成)，每个裸晶片其中均单片集成了至少一个集成电路元件(如晶体管)。可替代地，然而也可以在每个凹部114中插入完整的半导体晶圆(或其部分，包括多个尚未单个化的仍一体连接的半导体芯片)。在所示实施方式中，部件104面朝下插入凹部114中，即，芯片衬垫(未示出)与临时承载件116接触。然而，可替代地，部件104也可以面朝上插入凹部114中，即，芯片衬垫背离临时承载件116。在另一示例实施方式中，部件104在两个相反主表面上均包括衬垫。
根据图4的实施方式，部件104在竖向上凸出于完全固化的材料118的凹形板状主体外。然而，可替代地，部件104还可以与完全固化的材料118的凹形板状主体在竖向上对准，或者甚至是完全固化的材料118的凹形板状主体在竖向上凸出于部件104外。
参照图5，上述层堆叠体100的形成通过下述来完成：在完全固化的材料118的凹形板状主体上堆叠未固化的部件承载件材料102的凹形(例如预切割)层，然后在未固化的部件承载件材料102的凹形层上堆叠完全固化的材料118(诸如芯)的另外的凹形(例如预切割)板状主体。未固化的部件承载件材料102的凹形层可以例如由具有增强颗粒(例如玻璃纤维)的未固化树脂(例如未固化的环氧树脂)制成，诸如预浸料。未固化的部件承载件材料102的凹形层上的完全固化的材料118的另外的凹形板状主体可以例如由FR4材料制成。因此，凹形层堆叠体100由在两个相反主表面上均用完全固化的材料118覆盖的未固化部件承载件材料102的层构成。层堆叠体100的高度优选地基本上对应于部件104的高度。部件104的侧壁和凹形层堆叠体100的侧壁之间保留了小的侧向间隙120。
参照图6，通过对未固化的部件承载件材料102进行固化将部件104和层堆叠体100一体连接。更具体地，通过施加机械压力和热能将层堆叠体100与部件104层压在一起来完成这种固化。因此，未固化的部件承载件材料102的未固化树脂材料熔化或变得可流动，从而还流入间隙120，进行化学交联反应，从而固化，并最终硬化和再凝固。因此，该方法包括用层堆叠体100的在固化期间被固化的材料填充部件104中的相应一个部件与层堆叠体100的相应凹部界定壁122之间的间隙120。这种层压程序的结果是，图6中所示的结构变得刚硬，特别是由于形成之前未固化的部件承载件材料102的之前能弯折的箔变得刚硬了(因此在下文中用附图标记102’表示)。
参照图7，在对未固化的部件承载件材料102进行固化后移除临时承载件116。由于进行固化，得到了基本上刚性的结构，使得不再需要临时承载件116作为支撑件将结构的组成部分保持在一起。例如，当实施为粘性带时，可以直接将临时承载件116从图6所示结构的其余部分上剥离。
虽然图中未示出，但此时图7所示结构可以可选地作为切割工艺的对象。例如，可以切出矩形板件的圆形部段，例如通过切割刀、通过机械钻削或通过激光加工。这种切割出来的圆形部段(对比形成再分布层108后的图14)就可以称为用PCB技术制造并且其中嵌入了多个部件104的人造晶圆。这种切割出来的部分的圆形形状在例如应通过旋涂在人造晶圆的主表面上施加高温稳健介电结构106的情况下可能是有利的。因此，该方法可以——可选地但并非优选地——还包括在形成高温稳健介电结构106之前从具有嵌入部件104的固化的层堆叠体100上分离出例如圆形部段(对比图9)。
参照图8，在固化后以及移除临时承载件116后，可以对部件104和层堆叠体100二者进行竖向薄化。可以在图7所示结构的顶侧、图7所示结构的底侧或其两侧上进行薄化(还取决于芯片衬垫所在的地方)。例如，可以通过磨削完成薄化。
参照图9，在薄化后在图8所示结构的整个下表面上形成高温稳健介电结构106。因此，在板件级或人造晶圆级上形成介电结构106。如所示，高温稳健介电结构106施加在其中具有部件104的已固化层堆叠体100的整个下主表面上。现在已固化的层堆叠体100的一部分在侧向上将部件104分隔开，从而增加其相互的距离。在形成再分布层108(高温稳健介电结构106形成其一部分)方面，这是有利的。后者在部件104的小导电结构(特别是芯片衬垫)与其上可以组装或安装一个或多个单个化的部件承载件150的安装基部诸如另外的印刷电路板的较大导电结构(特别是PCB衬垫)之间提供尺寸过渡区(对比图13)。
例如，高温稳健介电结构106可以通过旋涂施加在层堆叠体100和部件104的下主表面上。可替代地，可以通过喷涂、辊涂、狭缝模具式涂覆或附接(例如层压)介电干膜来在层堆叠体100和部件104的主表面上形成层状介电结构106。还可以的是，介电结构104由多个介电层构成，多个介电层一个接一个的形成或施加在由层堆叠体100和嵌入部件104构成的板结构的主表面上。
为了在层堆叠体100和嵌入部件104的下主表面上形成部分介电且部分导电的再分布层108(其还可以称为再分布结构)，在高温稳健介电结构106中插入或形成导电结构110，以将部件104与再分布层108的暴露表面电连接。从图9可以看出，与图9所示导电结构110暴露在半成品130的下主表面上的导电部分113的较大侧向尺寸相比，导电结构110与部件104的下主表面上的衬垫接触的导电部分111可以具有较小的侧向尺寸(对比细节图115)。这放宽了在完成部件承载件制造后将部件承载件150中的一个表面安装在安装基部诸如印刷电路板上时空间准确性和间距大小方面的要求。因此，部件104中的每个均可以用层堆叠体100的部件承载件材料侧向围绕，从而增大部件104的表面，用于再分布层106在已制造好的部件承载件150的整个主表面上延伸的再分布(参见图13)。
在可以应用至所公开实施方式中的任何一个的修改中，可以省略导电部分113，并且与部件104的下主表面上的衬垫的间距相比，同部件104的下主表面上的衬垫接触的导电部分111可以具有不同的间距或更大的间距。因此，可以直接在部件104处形成再分布结构。可以通过设置湿或干的种子层诸如通过ALD、PVD如溅射、无电镀覆并随后通过在种子层上进行电镀覆来形成导电部分111。
在所公开实施方式中的任一个的进一步改进中，在再分布层108上施加了至少一个另外的层，特别地其中嵌入了另外的部件。
为了完成部件承载件150的形成，制造方法还可以包括将其上具有插入部件104和再分布层108的层堆叠体100单个化为多个部件承载件150，每个部件承载件均包括插入部件104、层堆叠体100的一部分和包括高温稳健介电层106的一部分的再分布层108的一部分。可以通过在切割线153处切割图9所示板件大小或晶圆大小的结构来进行单个化。例如，可以通过机械切割、激光切割或化学切割来进行这种切割程序。
图9所示的整个结构(即，在单个化之前)形成根据本发明的示例实施方式的半成品130，半成品包括由PCB材料制成的层压型层堆叠体100、布置在层堆叠体100的凹部114中的多个半导体部件104以及处于层堆叠体100的一个主表面上并通过导电结构110与半导体部件104电耦接以及形成外部电接口的高温稳健再分布层108。换言之，再分布层108包括导电结构110，该导电结构在再分布层108的暴露表面上具有导电区域，该区域大于半导体部件104的衬垫的区域。如所述的，再分布层108包括由材料诸如能承受300℃或更高温度的热稳定聚酰亚胺制成的高温稳健介电结构106。因此，高温稳健介电材料134以及因此整个再分布层108能承受高温而不会损坏。因此，可以极大地抑制或者甚至避免在将从半成品130单个化出的部件承载件150安装在安装基部诸如PCB上后可能出现的不期望现象(诸如起泡、裂缝、分层、翘曲)。在关键制造过程诸如激光钻削或回流焊接期间以及对已制造好的部件承载件150进行关键操作期间，均是如此，所述关键操作是在高温和低温之间的大温度范围下进行的，在其中施加显著但部件承载件150可以承受的热应力。
这些单个化的部件承载件150中的每个均可以包括在侧向上被层堆叠体100的部段形式的部件承载件材料138(特别是印刷电路板材料，诸如FR4)围绕的半导体部件104中的一个(或多个)。换言之，部件承载件材料138在侧向上围绕半导体部件104。此外，每个单个化的部件承载件150均可以包括再分布结构132作为半成品130的再分布层108的一部分。再分布结构132具有扇出构造，并在侧向上延伸越过部件104，因此还覆盖印刷电路板材料的一部分。再分布结构132由高温稳健介电材料134以及插入、嵌入或形成于其中的导电结构110构成。再分布结构132可以包括任何介电材料或本文关于电绝缘层结构公开的任何材料。部件承载件材料138仅在侧向方向上围绕半导体部件104，而半导体部件104的顶表面仍然暴露。再分布结构132完全覆盖半导体部件104以及部件承载件材料138二者的底主表面。从图9可以看出，导电结构110在外部暴露并与半导体部件104的衬垫136电耦接。
图10和图11示出了在进行根据本发明的另一示例实施方式的制造部件承载件150的方法期间得到的半成品130和部件承载件150的截面图。在该替代制造方法中，可以以相同的方式进行上文参照图1至图7描述的程序。基于图7所示的结构，然而该替代制造方法可以按照如下所述的进行：
参照图10，在进行薄化程序之前(而不是在进行薄化程序之后，如图8和图9中)形成沿着板件或人造晶圆的一个整体主表面延伸并包括高温稳健介电结构106的再分布层108。结果得到图10所示的半成品130。
参照图11，然后可以通过从根据图10的半成品130的下主表面移除(特别地通过磨削)材料来薄化根据图10的半成品130。然后，可以通过沿着切割线153切割来单个化出已薄化的半成品130，从而得到根据本发明的示例实施方式的独立部件承载件150。
图12示出了根据本发明的示例实施方式的部件承载件150的截面图。
可以通过将根据图11的结构嵌入另外的部件承载件材料126中来得到根据图12的部件承载件150。根据图12的部件承载件150还可以称为板中板器件。另外的部件承载件材料126的细节图161示出了另外的部件承载件材料可以由多个电绝缘层结构142和多个导电层结构140构成。例如，电绝缘层结构142可以包括具有增强颗粒(诸如预浸料或FR4)的树脂。导电层结构140可以是铜结构。其可以包括完整的铜层、图案化的铜层和/或竖向互连件(诸如铜过孔)。
从图12可以看出，再分布结构132中的导电结构110与半导体部件104上的衬垫136电耦接。
在部件104与部件承载件150的主表面之间形成一种转变区域的再分布结构132包括无法通过常规半导体技术诸如所谓的晶圆级封装工艺(WLP、FOWLP等)形成的导电层结构140。
图13示出了根据本发明的另一示例实施方式的具有部件承载件150的电子器件190的截面图。
根据图13，部件承载件150安装在安装基部173诸如印刷电路板(PCB)的安装表面171上。更确切地说，再分布结构132的导电结构110的外部暴露部分通过焊接结构177特别是焊接球与安装基部173的衬垫175电连接且机械连接。焊接可能涉及在不损伤再分布结构132的情况下进行高温回流焊接。
图13还示出了部件承载件材料138以及半导体部件104的暴露主表面181、183对准，以形成共同平面的无梯级区域。因此，部件承载件150还可以制造为具有高紧凑度、形状适合与板状安装基部173诸如PCB相配的平坦板状主体。
在图13的实施方式中，具有插入部件104和高温稳健介电结构106的层堆叠体100安装在安装基部173特别是印刷电路板上。在修改中，具有插入部件104和高温稳健介电结构106的层堆叠体100可以嵌入安装基部173特别是印刷电路板中。
图14示出了在进行根据本发明的另一示例实施方式的制造部件承载件150的方法期间得到的被以印刷电路板(PCB)技术配置为人造圆形晶圆的半成品130的三维视图。因此，图14示出了成形为圆盘或人造晶圆的与图9或图10类似的半成品130的三维视图。出于简洁起见，仅示出了半成品130的主表面中的部分嵌入部件104(其可以例如成行成列布置，即，布置为矩阵状图案)。还示出了可选的配准切口179。
图15示出了根据本发明的另一示例实施方式的对图9中的实施方式的另一种改进。在半成品130中，多个竖向贯通连接部160在部件104的两个相反主表面之间延伸并经过该部件。竖向贯通连接部160可以是过孔或所谓的贯通硅过孔(TSV)。竖向贯通连接部160可以包括导电或导热材料，诸如铜、铝、银、金等。竖向贯通连接部160可以是实心的或中空的，诸如管。竖向贯通连接部160可以具有导电和/或导热的功能，以实现从部件104传递热。
竖向贯通连接部160可以与导电结构110连接，使得竖向贯通连接部160贯穿半成品130。还可以引导从部件104的一个主表面即下主表面上的衬垫到部件104的另一主表面即上主表面的连接路径。
可以通过在部件104中蚀刻特别是离子蚀刻出通孔，然后用导电或导热材料诸如铜填充通孔，以此形成竖向贯通连接部160。可替代地，取代蚀刻，可以通过机械钻削或激光钻削中的至少一种来形成通孔。
对准并与竖向贯通连接部160连接的衬垫161可以通过导电或导热材料诸如铜形成在部件104的主表面上。可以通过常规的图案化工艺形成衬垫161。
在图15的实施方式的进一步改进中，可以在已固化的层堆叠体100的另一主表面上施加另一高温稳健介电结构，并可以在布置了该另一高温稳健介电结构的该另一主表面上形成另一再分布层，其中，该另一高温稳健介电结构形成该另一再分布层的一部分。
应当注意，术语“包括”不排除其他元件或步骤，并且“一”或“一个”不排除多个。还可以将结合不同实施方式描述的元件进行组合。
还应注意，权利要求中的附图标记不应被解释为限制权利要求的范围。
本发明的实现不限于附图中所示的和以上所描述的优选实施方式。替代地，即使在根本不同的实施方式的情况下，使用所示的方案和根据本方面的原理的多种变型也是可能的。

Claims (36)

1.一种用于制造部件承载件的方法，其中，所述方法包括：
设置包括至少部分未固化的部件承载件材料(102)的层堆叠体(100)；
在所述层堆叠体(100)的凹部(114)中布置多个半导体部件(104)，其中，所述半导体部件是裸晶片；
通过使所述部件承载件材料(102)固化将所述半导体部件(104)与所述层堆叠体(100)一体连接；
在所述固化后，对所述半导体部件和所述层堆叠体中的至少一者进行薄化；
在其中具有所述半导体部件(104)的固化的层堆叠体(100)的主表面上施加高温稳健介电结构(106)。
2.根据权利要求1所述的用于制造部件承载件的方法，其中，所述方法还包括：在布置有所述高温稳健介电结构(106)的所述主表面上形成再分布层(108)，其中，所述高温稳健介电结构(106)形成所述再分布层(108)的一部分。
3.根据权利要求2所述的用于制造部件承载件的方法，其中，所述方法还包括：在所述再分布层(108)的所述高温稳健介电结构(106)中形成导电结构(110)，用于将所述半导体部件(104)与所述再分布层(108)的暴露表面电连接。
4.根据权利要求1至3中任一项所述的用于制造部件承载件的方法，其中，通过由下述组成的组中的一种将所述高温稳健介电结构(106)施加在其中具有所述半导体部件(104)的所述层堆叠体(100)的所述主表面上：旋涂、喷涂、辊涂、狭缝模具式涂覆、以及附接干膜。
5.根据权利要求1至3中任一项所述的用于制造部件承载件的方法，其中，所述方法包括：使所述层堆叠体(100)形成为具有部件承载件板件大小。
6.根据权利要求1至3中任一项所述的用于制造部件承载件的方法，其中，所述方法包括：使所述层堆叠体(100)形成为具有在12x 12平方英寸至24x 24平方英寸之间的范围内的大小。
7.根据权利要求1至3中任一项所述的用于制造部件承载件的方法，其中，所述方法包括：从所述层堆叠体(100)分离出圆形部段。
8.根据权利要求1至3中任一项所述的用于制造部件承载件的方法，其中，所述方法包括：在形成所述高温稳健介电结构(106)之前，从所述层堆叠体(100)分离出圆形部段。
9.根据权利要求1至3中任一项所述的用于制造部件承载件的方法，其中，所述方法还包括通过由下述组成的组中的至少一种形成所述凹部(114)：铣削、激光切割、冲压和钻削。
10.根据权利要求1至3中任一项所述的用于制造部件承载件的方法，其中，所述方法还包括：
在所述层堆叠体(100)的主表面上附接临时承载件(116)；以及
随后将所述半导体部件(104)插入所述凹部(114)中并将其附接至所述临时承载件(116)上。
11.根据权利要求10所述的用于制造部件承载件的方法，其中，所述方法还包括在使所述至少部分未固化的部件承载件材料(102)固化后移除所述临时承载件(116)。
12.根据权利要求2或3所述的用于制造部件承载件的方法，包括下述特征中至少之一：
其中，所述方法包括：将所述至少部分未固化的部件承载件材料(102)设置成在两个相反主表面上均覆盖有完全固化的材料(118)，作为所述层堆叠体(100)的一部分或者作为整个所述层堆叠体(100)；
其中，通过层压完成固化；
其中，所述方法包括：通过所述层堆叠体(100)的在所述固化期间被固化的材料至少部分地填充在相应的半导体部件(104)与所述层堆叠体(100)的凹部界定壁(122)之间的间隙(120)；
其中，在所述薄化之前或所述薄化之后执行形成所述高温稳健介电结构(106)；
其中，所述方法还包括：将其上具有所插入的半导体部件(104)和所述高温稳健介电结构(106)的所述层堆叠体(100)单个化为多个部件承载件(150)，每个所述部件承载件均包括插入的半导体部件(104)；
其中，所述方法还包括将具有所插入的半导体部件(104)和所述高温稳健介电结构(106)的所述层堆叠体(100)嵌入安装基部(173)；
其中，所述方法还包括：在所述再分布层(108)上施加至少一个另外的层，在所述至少一个另外的层中嵌入有另外的部件。
13.根据权利要求12所述的用于制造部件承载件的方法，其中，通过施加机械压力和热能中的至少一种来进行所述层压。
14.根据权利要求2或3所述的用于制造部件承载件的方法，其中，所述方法包括：将具有包括所述高温稳健介电结构(106)的所述再分布层(108)的所述层堆叠体(100)单个化为多个部件承载件(150)，每个所述部件承载件均包括插入的部件。
15.根据权利要求1至3中的任一项所述的用于制造部件承载件的方法，其中，所述方法包括将所述部件承载件(150)中至少之一嵌入另外的部件承载件材料(126)中。
16.根据权利要求12所述的用于制造部件承载件的方法，其中，所述安装基部(173)是印刷电路板。
17.根据权利要求1至3中任一项所述的用于制造部件承载件的方法，
其中，所述方法还包括：形成在所述半导体部件(104)的两个相反主表面之间延伸并经过所述半导体部件的至少一个竖向贯通连接部(160)。
18.根据权利要求17所述的用于制造部件承载件的方法，
其中，所述方法还包括：在固化的层堆叠体(100)的另一主表面上施加另一高温稳健介电结构，并在布置有所述另一高温稳健介电结构的所述另一主表面上形成另一再分布层，其中，所述另一高温稳健介电结构形成所述另一再分布层的一部分。
19.根据权利要求18所述的用于制造部件承载件的方法，还包括在所述另一再分布层中嵌入另一部件。
20.一种半成品(130)，其中，所述半成品(130)包括：
由部件承载件材料制成的层压式的层堆叠体(100)；
布置在所述层堆叠体(100)的凹部(114)中的多个半导体部件(104)，其中，所述半导体部件是裸晶片；
在所述层堆叠体(100)的主表面上并与所述半导体部件(104)电耦接的再分布层(108)；
其中，所述半导体部件和所述层堆叠体中的至少一者是被薄化的。
21.根据权利要求20所述的半成品(130)，包括下述特征中至少之一：
其中，所述再分布层(108)包括高温稳健介电材料；
其中，所述再分布层(108)包括导电结构(110)，所述导电结构在所述再分布层(108)的暴露表面上具有导电区域，所述导电区域大于所述半导体部件(104)的衬垫(136)的区域；
其中，每个裸晶片中均单片集成有至少一个集成电路元件。
22.根据权利要求20所述的半成品(130)，其中，所述再分布层(108)包括高温稳健聚酰亚胺材料。
23.根据权利要求20所述的半成品(130)，其中，所述再分布层(108)包括下述中的至少一种：芳族聚酰亚胺、聚苯并恶唑、苯并环丁烯、氰酸酯、以及具有高温环氧材料的混合物。
24.一种部件承载件(150)，所述部件承载件(150)是由根据权利要求20所述的半成品进行单个化而获得的，其中，所述部件承载件(150)包括：
所述半导体部件(104)，其中，所述部件承载件材料(138)至少部分地仅在侧向方向上围绕所述半导体部件(104)；
再分布结构(132)，所述再分布结构完全覆盖所述半导体部件(104)的一个主表面以及所述部件承载件材料(138)的一个主表面，并且在所述再分布结构中包括高温稳健介电材料(134)和导电结构(110)，其中，所述导电结构(110)在外部暴露并与所述半导体部件(104)的衬垫(136)电耦接。
25.根据权利要求24所述的部件承载件(150)，包括下述特征中至少之一：
其中，所述高温稳健介电材料(134)在至少最高达250℃的温度下是热稳定的；
其中，所述部件承载件材料(138)的和所述半导体部件(104)的暴露主表面(181，183)对准，以形成共同平面区域；
其中，所述再分布结构(132)被配置用于以扇出布局与所述半导体部件(104)电连接；
其中，所述部件承载件(150)成型为板；
其中，所述部件承载件(150)被配置为由印刷电路板和基板组成的组中的一种；
配置为层压型部件承载件；
在再分布层(108)上施加有至少一个另外的层，在所述至少一个另外的层中嵌入有另外的部件。
26.根据权利要求24所述的部件承载件(150)，其中，所述高温稳健介电材料(134)在至少最高达300℃的温度下是热稳定的。
27.根据权利要求24所述的部件承载件(150)，其中，所述高温稳健介电材料(134)在至少最高达350℃的温度下是热稳定的。
28.根据权利要求24或25所述的部件承载件(150)，其中
至少一个竖向贯通连接部(160)在所述半导体部件(104)的两个相反主表面之间延伸并经过所述半导体部件。
29.根据权利要求28所述的部件承载件(150)，
其中，在固化的层堆叠体(100)的另一主表面上施加有另一高温稳健介电结构，并在布置有所述另一高温稳健介电结构的所述另一主表面上形成有另一再分布层，其中，所述另一高温稳健介电结构形成所述另一再分布层的一部分。
30.根据权利要求29所述的部件承载件(150)，其中，在所述另一再分布层中嵌入有另一部件。
31.一种电子器件(190)，包括：
安装基部(173)；
根据权利要求24或25所述的部件承载件(150)，所述部件承载件安装在所述安装基部(173)上并与所述安装基部电耦接。
32.根据权利要求31所述的电子器件，其中，所述安装基部(173)是印刷电路板。
33.根据权利要求31所述的电子器件，其中，所述部件承载件(150)与所述安装基部(173)通过焊接结构(177)进行电耦接。
34.一种电子器件，包括：
安装基部(173)；
根据权利要求24或25所述的部件承载件(150)，所述部件承载件嵌入所述安装基部(173)中并与所述安装基部电耦接。
35.根据权利要求34所述的电子器件，其中，所述安装基部(173)是印刷电路板。
36.根据权利要求34所述的电子器件，其中，所述部件承载件(150)与所述安装基部(173)通过焊接结构(177)进行电耦接。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1321980A1 (en) * 2000-09-25 2003-06-25 Ibiden Co., Ltd. Semiconductor element, method of manufacturing semiconductor element, multi-layer printed circuit board, and method of manufacturing multi-layer printed circuit board
CN105027691A (zh) * 2012-12-26 2015-11-04 Lg伊诺特有限公司 印刷电路板及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6706553B2 (en) * 2001-03-26 2004-03-16 Intel Corporation Dispensing process for fabrication of microelectronic packages
US8335084B2 (en) * 2005-08-01 2012-12-18 Georgia Tech Research Corporation Embedded actives and discrete passives in a cavity within build-up layers
EP1848029B1 (en) * 2006-04-18 2017-01-11 Unimicron Technology Corp. Carrying structure of electronic components
JP5013973B2 (ja) * 2007-05-31 2012-08-29 株式会社メイコー プリント配線板及びその製造方法、並びに、このプリント配線板を用いた電子部品収容基板及びその製造方法
EP2068361A1 (en) * 2007-12-04 2009-06-10 Phoenix Precision Technology Corporation Packaging substrate having chip embedded therein and manufacturing method thereof
TWI446497B (zh) * 2010-08-13 2014-07-21 Unimicron Technology Corp 嵌埋被動元件之封裝基板及其製法
US9064883B2 (en) 2011-08-25 2015-06-23 Intel Mobile Communications GmbH Chip with encapsulated sides and exposed surface
KR20140083514A (ko) * 2012-12-26 2014-07-04 삼성전기주식회사 코어기판 및 그 제조방법, 그리고 전자부품 내장기판 및 그 제조방법
JP2015220282A (ja) * 2014-05-15 2015-12-07 イビデン株式会社 プリント配線板
US9922895B2 (en) * 2016-05-05 2018-03-20 Taiwan Semiconductor Manufacturing Company, Ltd. Package with tilted interface between device die and encapsulating material

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1321980A1 (en) * 2000-09-25 2003-06-25 Ibiden Co., Ltd. Semiconductor element, method of manufacturing semiconductor element, multi-layer printed circuit board, and method of manufacturing multi-layer printed circuit board
CN1901182A (zh) * 2000-09-25 2007-01-24 揖斐电株式会社 半导体元件及其制造方法、多层印刷布线板及其制造方法
CN105027691A (zh) * 2012-12-26 2015-11-04 Lg伊诺特有限公司 印刷电路板及其制造方法

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