JP2007165888A - 電子素子内蔵印刷回路基板及びその製造方法 - Google Patents

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electronic
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Doo-Hwan Lee
リー、ドー−ホワン
Byoung-Youl Min
ヨル ミン、ビョン
Myung Sam Kang
カン、ミュン−サム
Moon-Il Kim
キム、ムーン−イル
Hyung-Tae Kim
キム、ヒュン−タエ
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Samsung Electro Mechanics Co Ltd
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Abstract

【課題】既存のコア基板の厚さ以下でも剛性を維持することができ、放熱特性が向上されて内蔵される電子部品の数を増加させ得る電子部品内蔵印刷回路基板及びその製造方法を提供する。
【解決手段】電子素子内蔵印刷回路基板及びその製造方法が開示される。電子素子内蔵印刷回路基板は、コアシートと、コアシートの一面に実装される第１電子素子と、コアシートの他面に実装されて第１電子素子とオーバーラップされる第２電子素子と、コアシートの一面に第１電子素子をカバーしながら積層される第１絶縁層と、コアシートの他面に第２電子素子をカバーしながら積層される第２絶縁層と、第１絶縁層または第２絶縁層の表面に形成される回路パターンとを含む。
【選択図】図２

Description

本発明は、印刷回路基板に関するもので、より詳細には、電子素子内蔵印刷回路基板及びその製造方法に関する。
最近、次世代多機能性、小型パッケージ技術の一環として電子素子内蔵印刷回路基板の開発が注目になっている。電子素子内蔵印刷回路基板は、このような多機能性、小型化の長所とさらに高機能化という側面もある程度含んでいるが、これは１００ＭＨｚ以上の高周波にて配線距離を最小化するだけではなく、場合により、ＦＣ（flip chip assembly）やＢＧＡ（ball grid array）でのワイヤボンディング（wire bonding）またはソルダボール（Solder ball）を用いた部品の連結における信頼性の問題を改善する方便も提供するからである。
しかし、従来の電子素子内蔵印刷回路基板は、高密度ＩＣのような電子素子の内蔵による熱放出問題や薄膜分離（delamination）などの問題が収率を牛耳る可能性が高く、基板の製造費用を上昇させる諸般の工程上の問題点がある。よって、電子素子内蔵印刷回路基板の薄型化に応ずる反り現象を最小化するための剛性付与及び熱放出性向上のための技術が要請される。
また、現在までの電子素子内蔵工法は、コア基板の一面にだけ、またはビルドアップレイヤ（Build-up layer）の一面にだけ電子素子が内蔵される構造であり、熱応力環境下で反り現象に弱い構造である非対称性構造であって、これにより内蔵される電子素子の個数を増加させるのに根本的な限界を有していた。
図１は、従来技術による電子素子内蔵印刷回路基板を示す断面図である。
電子素子内蔵印刷回路基板に関する従来技術としては、第一に、図１に示したように、電子素子の内蔵のためにテープ及びモールディングコンパウンドを活用する方法を挙げ得る。上記の発明は、絶縁性基板をエッチングした後、液状エポキシ資材を活用して部品を内蔵することで、内蔵されるＩＣなど電子素子の熱膨脹係数と弾性係数が基板と異なるので発生する熱的、機械的衝撃を最小化するためのものであるが、基板自体の剛性と熱放出性は変わりがなく、非対称性構造という点に問題がある。
第二に、高集積のためにコア基板を中心として両面にコンデンサを集積した発明を挙げ得るが、これは、高集積のみを考慮したものであって、内蔵基板の熱放出性は考慮されなく、対称構造を形成することで曲げ剛性を補った発明ではないという限界がある。
本発明は、既存のコア基板の厚さ以下でも剛性を維持することができ、放熱特性が向上されて内蔵される電子部品の数を増加させ得る電子部品内蔵印刷回路基板及びその製造方法を提供する。
本発明の一実施形態によれば、コアシートと、コアシートの一面に実装される第１電子素子と、コアシートの他面に実装されて、第１電子素子とオーバーラップされる第２電子素子と、コアシートの一面に第１電子素子をカバーしながら積層される第１絶縁層と、コアシートの他面に第２電子素子をカバーしながら積層される第２絶縁層と、第１絶縁層または第２絶縁層の表面に形成される回路パターンを含む電子素子内蔵印刷回路基板が提供される。
コアシートは、メタル基板が好ましく、メタル基板は、アルミニウム（Ａｌ）または銅（Ｃｕ）またはステンレススチール（ＳＳ）を含むことができる。コアシートは銅箔積層板（ＣＣＬ）であることが好ましい。
第１電子素子と第２電子素子は、その大きさ及び形態が同一であることが好ましい。第１電子素子と第２電子素子は、コアシートを基準として互いに対称されるように実装されることが好ましい。第１電子素子または第２電子素子は、チップ接着剤（Chip Adhesives）を介在してコアシートに実装されることが好ましい。
第１絶縁層または第２絶縁層は、プリプレグ（ＰＰＧ）、ＲＣＣ（resin coated copper）、ＡＢＦ（Ajinomoto Build-up Film）の中の一つ以上を含むことができる。
第１絶縁層、第２絶縁層及びコアシートを貫くＩＶＨ（interstitial via hole）をさらに含むが、コアシートにはＩＶＨが貫通されるようにＩＶＨより大きい断面を有するコアホールが形成されることが好ましい。ＩＶＨの内周面には金属層が形成され、金属層は回路パターンと電気的に繋がれることが好ましい。
また、（ａ）コアシートの一面に第１電子素子を実装する段階と、（ｂ）コアシートの一面に第１電子素子をカバーしながら第１絶縁層を積層する段階と、（ｃ）コアシートの他面に第１電子素子とオーバーラップされるように第２電子素子を実装する段階と、（ｄ）コアシートの他面に第２電子素子をカバーしながら第２絶縁層を積層する段階と、（ｅ）第１絶縁層または第２絶縁層の表面に回路パターンを形成する段階とを含む電子素子内蔵印刷回路基板の製造方法が提供される。
段階（ｂ）と段階（ｃ）の間に、コアシートの他面の向き方向がコアシートの一面の向き方向に転換されるようにコアシートをフリップ（flip）する段階をさらに含むことができる。
段階（ｄ）の以前にコアシートの一部を穿孔してコアホールを形成する段階をさらに含み、段階（ｄ）の以後に第１絶縁層、第２絶縁層及びコアシートを貫くＩＶＨを形成する段階をさらに含むことができる。
段階（ｄ）の以後に第１電子素子の電極の位置に対応して第１絶縁層に第１のＢＶＨ（Blind via hole）を形成し、第２電子素子の電極の位置に対応して第２絶縁層に第２のＢＶＨを形成する段階をさらに含むことができる。
また、（ａ）コアシートの一面に第１電子素子を実装し、コアシートの他面に第１電子素子とオーバーラップされるように第２電子素子を実装する段階と、（ｂ）コアシートの一面に第１電子素子をカバーしながら第１絶縁層を積層し、コアシートの他面に第２電子素子をカバーしながら第２絶縁層を積層する段階と、（ｃ）第１絶縁層または第２絶縁層の表面に回路パターンを形成する段階とを含む電子素子内蔵印刷回路基板の製造方法が提供される。
段階（ｂ）の以前にコアシートの一部を穿孔してコアホールを形成する段階をさらに含み、段階（ｂ）の以後に第１絶縁層、第２絶縁層及びコアシートを貫くＩＶＨを形成する段階をさらに含むことができる。
段階（ｂ）の以後に第１電子素子の電極の位置に対応して第１絶縁層に第１のＢＶＨ（Blind via hole）を形成し、第２電子素子の電極の位置に対応して第２絶縁層に第２のＢＶＨを形成する段階をさらに含むことができる。
コアシートは、メタル基板であり、メタル基板は、アルミニウム（Ａｌ）または銅（Ｃｕ）またはステンレススチール（ＳＳ）を含むことができる。コアシートは銅箔積層板（ＣＣＬ）であることが好ましい。
第１電子素子と第２電子素子は、その大きさ及び形態が同一であることが好ましい。第１電子素子と第２電子素子は、コアシートを基準として互いに対称されるように実装されることが好ましい。第１電子素子または第２電子素子はチップ接着剤（Chip Adhesives）を介在してコアシートに実装されることが好ましい。
第１絶縁層または第２絶縁層は、プリプレグ（ＰＰＧ）またはＡＢＦであり、回路パターンは、第１絶縁層または第２絶縁層の表面に銅箔層を積層して形成され得る。第１絶縁層及び第２絶縁層はＲＣＣであることが好ましい。
コアホールは、ＩＶＨが貫通されるようにＩＶＨより大きい断面を有することが好ましい。ＩＶＨの内周面には金属層が形成され、金属層は回路パターンと電気的に繋がれることが好ましい。
第１のＢＶＨ及び第２のＢＶＨの表面にメッキ層が形成され得る。回路パターンに絶縁層及び銅箔層をさらに積層して、銅箔層に外層回路を形成することをさらに含むことができる。
本発明によれば、同時に複数個の電子素子を内蔵することにより電子素子内蔵基板の集積度が向上されるし、メタル基板であるコアシートの両面に対称に電子素子を内蔵することにより熱放出性が向上されるし、熱応力環境下で曲げ剛性が増加するなど機械的剛性が向上される。
また、電子素子を内蔵する過程中でキャビティ（Cavity）を形成する工程が省略されるので工程が短縮されるし、従来のキャビティが形成される部分にも回路パターンを設計することができるので配線密度向上に寄与する。
また、コアシートの両面に実装される二つの電子素子に対するそれぞれのＢＶＨ工程とメッキなどの工程を一つの工程で処理することができて工程効率が改善されるし費用が節減される。
以下、本発明による電子素子内蔵印刷回路基板及びその製造方法の好ましい実施例を添付図面を参照して詳しく説明する。添付図面を参照して説明することにおいて、図面符号にかかわらず同一である構成要素は同一な参照符号を付与してこれに対する重複される説明は略する。
図２は、本発明の好ましい第１実施例による電子素子内蔵印刷回路基板を示す断面図である。図２を参照すると、コア基板１、コアシート１０、コアホール１２、第１電子素子２０、第２電子素子３０、チップ接着剤（Chip Adhesives）２２及び３２、第１絶縁層４０、ＩＶＨ４２、第２絶縁層５０、回路パターン６０、ＢＶＨ６２、外層回路７０が示されている。
本発明は、既存の電子素子内蔵印刷回路基板製造工程で使用されなかった資材を新しく取り入れる煩わしさを最小化にし、従来と同一な厚さまたはより薄ら厚さでも機械的剛性を維持することができ、放熱特性の効率が向上されるように多数の電子素子をコアシート１０を中心として対称性を維持しながら内蔵するコア基板１の構造をその特徴とする。
本発明によるコア基板１の構造は、アルミニウム（Ａｌ）、銅（Ｃｕ）、ステンレススチール（ＳＳ）などのメタルシートまたは薄型銅箔積層板（ＣＣＬ）のようなコアシート１０に、ＩＶＨ４２と絶縁され得るようにホールを形成し、チップ（Chip） 形態の能動素子や受動素子などの電子素子をコアシート１０に実装した後、ＲＣＣなどの資材を積層し、コアシート１０の反対側にまた電子素子を実装してＲＣＣなどを積層して総三つのメタル層を有するコア基板１の構造である。
これにより、コア基板１の熱伝導性が改善されるだけではなく、コアシート１０を中心として対称型構造になるように電子素子を実装することで、熱応力環境下で反り現象を最小化することができるし、薄型基板の構造的剛性の向上などを期待することができる。
しかし、本発明による電子素子の対称型構造は、数学的意味での同一な電子素子を厳密に対称となるように実装することだけの意味ではなく、従来コア基板の構造よりは対称性を有するということを意味することで、コアシート１０の両面に実装される二つの電子素子の大きさが必ずしも同一であることに限定されることではないし、互いにオーバーラップされて構造的に剛性を発揮することができる範囲まで含むことは当業者にとって自明なことである。
本発明の好ましい第１実施例による印刷回路基板は、コアシート１０と、コアシート１０の両面に実装される第１電子素子２０及び第２電子素子３０、電子素子をカバーしながら積層される絶縁層、及び絶縁層の表面に形成される回路パターン６０で構成され、第１電子素子２０と第２電子素子３０は互いにオーバーラップされるように実装される。
すなわち、本発明は、コアシート１０の両面に電子素子を互いにオーバーラップされるように実装することで電子素子内蔵基板の非対称構造の反り現象を最小化して構造的剛性を高めたものである。
このように基板の構造的剛性を高めるために電子素子が両面に実装されるコアシート１０は、メタル基板であることが好ましく、その材質としては、アルミニウム（Ａｌ）、銅（Ｃｕ）、ステンレススチール（ＳＳ）などを用いることができる。また構造的強度が確保され得る範囲内では薄板型の銅箔積層板（ＣＣＬ）も用いることができる。
また、コアシート１０は、基板の構造的強度を高める機能だけではなく、電子素子から発生される熱を効果的に放出させる機能も有するので、強度及び熱伝導性を考慮して適切な材質を選択することが好ましい。
コアシート１０の両面に実装される第１電子素子２０と第２電子素子３０は、理論的には同一な大きさ及び形態を有し、コアシート１０を基準として互いに対称となるように実装されることが最も好ましい。しかし、本発明は、従来コア基板の片側にだけ電子素子が内蔵されることからの非対称構造による反り現象を最小化するためのものであって、必ずしも数学的意味での同一な電子素子を対称に実装することに限定されるものではなく、実質的に対称となる構造であって剛性を発揮することができる範囲内でコアシート１０の両面に電子素子を内蔵することを含むことは勿論である。
電子素子は、チップ接着剤（Chip Adhesives）２２及び３２を介在してコアシート１０に実装される。しかし、本発明が必ずしもチップ接着剤（Chip Adhesives）２２及び３２を用いて電子素子を基板に実装することに限定されるものではなく、当業者に自明な範囲内での異なる方法が適用され得る。
通常のチップ接着剤（Chip Adhesives）２２及び３２としては、エポキシ（epoxy）系の樹脂を用いるが、コアシート１０にチップ接着剤（Chip Adhesives）２２及び３２をディスペンシング（dispensing）してその上に電子素子を位置させた後チップ接着剤（Chip Adhesives）２２及び３２に熱を加えて硬化させることで電子素子がコアシート１０に実装されるようにする。
したがって、チップ接着剤（Chip Adhesives）２２及び３２の特性の中の一つであるチキソトロピー（thixotropy）が、チップ接着剤（Chip Adhesives）２２及び３２の上に位置する電子素子の整列度と位置に影響を及ぼすことになる。本発明では、チキソトロピーの高いチップ接着剤（Chip Adhesives）２２及び３２を用いることで、電子素子とコアシート１０の間に位置するチップ接着剤（Chip Adhesives）２２及び３２の位置別厚さが均一になるようにして電子素子が所望の位置に安定的に整列されるようにする。
電子素子の実装に用いるチップ接着剤（Chip Adhesives）２２及び３２などの材質は、液状に近い場合、チキソトロピー（Thixotropy）を有する（indexが高い）材質を活用することが好ましいが、表面エネルギーにより実装時電子素子に機械的衝撃を加える素地があるのでこれに注意しなければならない。
チキソトロピーを高めるためには、従来のエポキシ系樹脂にフィラー（filler）としてＳｉＯ２を添加するが、本発明によるチップ接着剤（Chip Adhesives）２２及び３２が、必ずしもＳｉＯ２フィラーを含むことに限定されるものではなく、当業者に自明な範囲内でチキソトロピーが高くなるようにする成分で構成されれば良い。
コアシート１０にチップ接着剤（Chip Adhesives）２２及び３２をディスぺンシングし、電子素子を位置させた後にチップ接着剤（Chip Adhesives）２２及び３２に熱を加えて硬化させることにより電子素子がコアシート１０に固着されるようにする。本発明では、コアシート１０として熱伝導性が優れたメタル基板を用いたので、メタル基板に熱を加えることで従来の場合より容易にチップ接着剤（Chip Adhesives）２２及び３２を硬化させることができる。
すなわち、本発明によるメタル基板は、チップ接着剤（Chip Adhesives）２２及び３２を用いて電子素子をポジショニングすることに活用され得る。具体的にはチップ接着剤（Chip Adhesives）２２及び３２の上に電子素子を位置させた後だけではなく、チップ接着剤（Chip Adhesives）２２及び３２をディスぺンシングして電子素子を位置させる前にも、必要により、メタル基板を通じて容易に熱を伝達することができるので、チップ接着剤（Chip Adhesives）２２及び３２の硬化程度を容易に調節して電子素子のポジショニングが改善される効果がある。
一方、上述したように、チキソトロピーが優れたチップ接着剤（Chip Adhesives）２２及び３２を用いる場合には、加熱による硬化に役に立つことができるように当業者に自明な範囲内で硬化剤を添加することができる。
このようにチキソトロピーが優れたチップ接着剤（Chip Adhesives）２２及び３２を用いて電子素子を位置させた後メタル基板を加熱してチップ接着剤（Chip Adhesives）２２及び３２を硬化させることにより、印刷回路基板に実装される電子素子のポジショニング（positioning）工程が改善される効果がある。
電子素子を実装した後には、プリプレグ（ＰＰＧ）、ＲＣＣ（rubber coated copper）、ＡＢＦ（Ajinomoto Build-up Film）などの絶縁層を積層する。絶縁層の積層以後には通常の積層（Additive）工法またはサブトラクティブ（Subtractive）工法を適用して回路パターン６０を形成することができるし、このような工程を繰り返して多層印刷回路基板が形成される。
絶縁層の表面には、上述したように回路パターン６０が形成されるが、コア基板１の両面に形成された回路パターン６０間の電気的連結のためには第１絶縁層４０、第２絶縁層５０及びコアシート１０を貫くＩＶＨ４２が形成される。
本発明によるコアシート１０は、メタル基板またはＣＣＬなど電気伝導性がある部材を用いるので、ドリリングなどによりコアシート１０を貫くＩＶＨ４２を形成してＩＶＨ４２の内周面にメッキなどによる金属層を形成する場合、ＩＶＨ４２とコアシート１０が電気的に短絡（short）される可能性があり、これを防止するためにコアシート１０には、ＩＶＨ４２が貫通され得るようにＩＶＨ４２より大きい断面を有するコアホール１２を予め形成して置くことが好ましい。
コアホール１２は、コアシート１０にを予め形成した状態で電子素子を実装することができるし、電子素子を実装した後絶縁層を積層する前に形成することもできる。
このように、第１実施例では、コアシート１０の両面に電子素子を実装して絶縁層を積層することでコア基板１を形成し、その上に追加的に外層回路７０をさらに形成した後ＳＲ（solder resist）塗布、表面処理、ソルダボール（solder ball）付着などの工程を経て多層ＢＧＡ（ball grid array）基板を形成した。
通常電子素子内蔵印刷回路基板の場合、内蔵される電子素子の費用が基板費用よりかなり高価であり、内蔵された素子にエラーが発生する場合全体基板を用いることができなくなるので、本発明は一般的な多層印刷回路基板より高集積度が重要視されるＢＧＡ基板に適用することが経済的側面で効率的である。
図３は、本発明の好ましい第２実施例による電子素子内蔵印刷回路基板を示す断面図である。図３を参照すると、コア基板１、コアシート１０、コアホール１２、第１電子素子２０、第２電子素子３０、チップ接着剤（Chip Adhesives）２２及び３２、第１絶縁層４０、ＩＶＨ４２、第２絶縁層５０、回路パターン６０、ＢＶＨ６２が示されている。
第２実施例では、第１実施例とは異なり、コア基板１を形成した後直ちにＳＲ（solder resist）塗布、表面処理、ソルダボール（solder ball）付着などの工程を経て総２層の回路パターン６０を具備したＢＧＡ（ball grid array）基板を形成した。
このように多層回路を形成しないでコア基板１に直ちに表面処理をする場合は、最近高集積度及び厚さの節減が要求されるＰｏＰ（Package-on-Package）メモリー分野に適用することができる。従来のＰｏＰ メモリーの場合、積層により厚さが増加するという問題があり、最近ＰｏＰの適用分野の一つであるスリム型携帯電話などにおいては厚さの節減が非常に重要な問題となっていて、本発明が電子素子を基板に内蔵させながら厚さも減らすことができる解決策になり得る。
図４は、本発明の好ましい第３実施例による電子素子内蔵印刷回路基板を示す断面図である。図４を参照すると、コア基板１、コアシート１１、コアホール１２、第１電子素子２０、第２電子素子３０、チップ接着剤（Chip Adhesives）２２及び３２、第１絶縁層４０、ＩＶＨ４２、第２絶縁層５０、回路パターン６０、ＢＶＨ６２が示されている。
第３実施例では、第１実施例及び第２実施例とは異なり、コアシート１１として薄型の銅箔積層板（ＣＣＬ）を用いた。図４に示したように本発明が、コアシート１１として必ずしもメタル基板に限定されるものではなく、熱放出性及び熱応力環境下での曲げ剛性を保有することができる範囲内で銅箔積層板など当業者に自明な範囲内で異なる基板を用いることができる。
図５は、本発明の好ましい第１実施例による電子素子内蔵印刷回路基板の製造方法を示すフローチャートであり、図６は、本発明の好ましい第１実施例による電子素子内蔵印刷回路基板の製造工程を示すフローである。図６を参照すると、コアシート１０、コアホール１２、第１電子素子２０、第２電子素子３０、チップ接着剤（Chip Adhesives）２２及び３２、第１絶縁層４０、ＩＶＨ４２、第２絶縁層５０、回路パターン６０、ＢＶＨ６２が示されている。
上述したように、コアシート１０の両面に互いに対称となるように電子素子を内蔵することで反りに対する剛性及び集積度を向上させた印刷回路基板を製造するためには、先ず、図５の段階１００で、図６の（ａ）のようにコアシート１０の一面に第１電子素子２０を実装し、 図５の段階１１０で、図６の（ｂ）のように第１電子素子２０をカバーしながら第１絶縁層４０を積層する。
本発明は、素子内蔵印刷回路基板の曲げ剛性及び熱放出性を増大させるためのものであって、コアシート１０としては、アルミニウム（Ａｌ）、銅（Ｃｕ）、ステンレススチール（ＳＳ）などのメタル基板、または構造的剛性が確保され得る範囲での薄型の銅箔積層板（ＣＣＬ）が使用され得ることは上述した通りである。
通常、スティフナ（stiffener）上にコアシート１０を乗せた状態で電子素子を実装し絶縁層を積層するので、第１絶縁層４０の積層以後にはコアシート１０の他面に第２電子素子３０を実装することができるように、図５の段階１２０図で、６の（ｃ）のようにコアシート１０をフリップ（flip）する過程が後行される。
勿論、専用ジグを用いるなどコアシート１０を覆さなくてもコアシート１０の他面に電子素子を実装することができる場合には、コアシート１０をフリップする過程が省略され得る。この場合、後述することのようにコアシート１０の両面に電子素子の実装及び絶縁層の積層工程が同時に進行され得る。
コアシート１０を覆した後、図５の段階１３０で、図６の（ｄ）のようにコアシート１０の他面に第２電子素子３０を実装し、図５の段階１４０で、図６の（ｅ）のように第２電子素子３０をカバーしながら第２絶縁層５０を積層する。第２電子素子３０は第１電子素子２０とオーバーラップされるように実装されて電子素子が対称に配置される構造を形成するようにして曲げ応力に対する剛性を向上させることは上述した通りである。
コアシート１０を基準として電子素子を対称に内蔵するためには、第１電子素子２０と第２電子素子３０の大きさ及び形態が同一であるものが最も好ましいが、本発明が必ずしもこのような数学的意味の対称性に限定されるものではないことは上述した通りである。
電子素子は、チップ接着剤（Chip Adhesives）２２及び３２を介在してコアシート１０に実装され、チップ接着剤（Chip Adhesives）２２及び３２はチキソトロピー（thixotropy）の高い製品を用いて電子素子が所望の位置に安定的に整列されるようにすることでポジショニングが改善され得るようにする。
このように、コアシート１０に電子素子を実装してこれを絶縁層でカバーしながら電子素子を内蔵させることにより、コア基板の一部を穿孔してキャビティ（cavity）を形成した後キャビティに電子素子を内蔵する従来技術に比べて工程が短縮され、従来キャビティのために回路パターン６０が設計され得なかった部分にも回路パターン６０を設計することができて配線密度が高くなる効果がある。
絶縁層としては、プリプレグ（ＰＰＧ）、ＡＢＦなどが使用され得るし、絶縁層にメッキ等により銅箔層を積層することで以後の工程である回路パターン６０の形成工程が適用され得るようにする。一方、絶縁層としてＲＣＣを使用する場合、銅箔層を積層する工法が省略され得るのでより効率的に回路パターン６０を形成することができる。
一方、絶縁層の表面に形成される回路パターン６０間の電気的連結のために、図５の段階１５０で、図６の（ｆ）のように第１絶縁層４０、第２絶縁層５０及びコアシート１０を貫くＩＶＨ４２が形成されるし、ＩＶＨ４２の内周面にはメッキなどにより金属層が形成されるので、メタル基板など導電性部材を用いるコアシート１０とＩＶＨ４２間に電気的短絡が発生し得る。
したがって、図５の段階１２２で、図６の（ｃ）のようにコアシート１０の一部を穿孔してＩＶＨ４２が貫通されるようにＩＶＨ４２より大きい断面を有するコアホール１２を予め形成する。
コアホール１２は、ＩＶＨ４２が形成される位置に対応して形成されるが、ＩＶＨ４２の断面積より大きく形成してＩＶＨ４２が接触しないで貫通され得るようにすることでＩＶＨ４２とコアシート１０との間を電気的に絶縁させる。
最後に、図５の段階１７０で、図６の（ｈ）のように第１絶縁層４０または第２絶縁層５０の表面に回路パターン６０を形成してコア基板１を完成する。絶縁層の表面に回路パターン６０を形成する方法としては、従来のアディティブ（additive）工法またはサブトラクティブ（subtractive）工法が適用され得る。
回路パターン６０と電子素子間の電気的連結のためには、図６の（ｇ）のように回路パターン６０を形成する前に電子素子の電極の位置に対応して絶縁層にＢＶＨ（Blind via hole）６２を形成し、回路パターン６０を形成する過程中でＢＶＨ６２の表面をメッキするなど電子素子の電極と回路パターン６０との電気的な連結を具現する。すなわち、図５の段階１６０で、第１電子素子２０の位置に対応して第１絶縁層４０に第１のＢＶＨ６２を形成し、第２電子素子３０の電極の位置に対応して第２絶縁層５０に第２のＢＶＨ６２を形成する。
コアシート１０の両面に電子素子を実装し、その上に絶縁層を積層した後絶縁層の表面に回路パターン６０を形成することで本発明のコア基板１が完成されるし、以後工程として回路パターン６０に絶縁層及び銅箔層をさらに積層して銅箔層に外層回路７０を形成して多層印刷回路基板を製造することができる。
図７は、本発明の好ましい第２実施例による電子素子内蔵印刷回路基板の製造方法を示すフローチャートであり、図８は本発明の好ましい第２実施例による電子素子内蔵印刷回路基板の製造工程を示すフローである。図８を参照すると、コアシート１０、コアホール１２、第１電子素子２０、第２電子素子３０、チップ接着剤（Chip Adhesives）２２及び３２、第１絶縁層４０、ＩＶＨ４２、第２絶縁層５０、回路パターン６０、ＢＶＨ６２が示されている。
第２実施例は、第１実施例とは異にコアシート１０の両面に電子素子を同時に実装することを特徴とする。コアシート１０を基準として一面は上面に、他面は下面に該当するので、専用ジグを用いるなど当業者にとって自明な範囲内でコアシート１０を覆さないで下面に電子素子を実装することができる工法が要求される。
本発明の第２実施例により印刷回路基板を製造するためには、先ず、図７の段階２００で、図８の（ａ）のようにコアシート１０の一面に第１電子素子２０を実装し、コアシート１０の他面に第１電子素子２０とオーバーラップされるように第２電子素子３０を実装する。
印刷回路基板の構造的剛性及び熱放出性を高めるためにコアシート１０としては、アルミニウム（Ａｌ）、銅（Ｃｕ）、ステンレススチール（ＳＳ）などのメタル基板、または薄型の銅箔積層板（ＣＣＬ）を用いる。
印刷回路基板の製造過程中で形成される熱応力環境下での反り現象を最小化するために第１電子素子２０と第２電子素子３０は、大きさ及び形態が同一であり、コアシート１０を基準として互いに対称されるように実装することが好ましい。しかし、実質的に対称構造としての構造的剛性が確保され得る範囲内で電子素子の大きさ、形態、実装位置はある程度変わることができるということは当業者にとって自明なことである。
一方、電子素子はチップ接着剤（Chip Adhesives）２２及び３２を介在してコアシート１０に実装されるが、実装される電子素子のポジショニングを改善するためにチキソトロピーの高いチップ接着剤（Chip Adhesives）２２及び３２を用いることが好ましい。
上述したように、ＩＶＨ４２とコアシート１０間の電気的絶縁を具現するためには、ＩＶＨ４２が形成される位置にコアシート１０の一部を穿孔してＩＶＨ４２の断面積より大きい断面積を有するコアホール１２を予め形成する。
次に、図７の段階２１０で、図８の（ｂ）のようにコアシート１０の一面に第１電子素子２０をカバーしながら第１絶縁層４０を積層し、コアシート１０の他面に第２電子素子３０をカバーしながら第２絶縁層５０を積層する。
絶縁層としては、プリプレグ（ＰＰＧ）、ＡＢＦなどが使用され得るし、絶縁層の表面にメッキなどにより銅箔層を形成することで回路パターン６０が形成され得るようにする。一方、絶縁層としてＲＣＣを用いる場合銅箔層形成工程が省略され得るのでより効率的に回路パターン６０を形成することができる。
次に、図７の段階２２０で、図８の（ｃ）のように、第１絶縁層４０、第２絶縁層５０及びコアシート１０を貫くＩＶＨ４２を形成し、ＩＶＨ４２の内周面にメッキなどにより金属層を形成して回路パターン６０間の電気的連結ができるようにする。
絶縁層の表面に回路パターン６０を形成する前に、回路パターン６０と内蔵された電子素子との電気的連結を具現するために、図７の段階２３０で、図８の（ｄ）のように第１電子素子２０の電極の位置に対応して第１絶縁層４０に第１のＢＶＨ（Blind via hole）６２を形成し、第２電子素子３０の電極の位置に対応して第２絶縁層５０に第２のＢＶＨ６２を形成する。ＢＶＨ６２の表面にはメッキによる金属層を形成することで電子素子と回路パターン６０が電気的に繋がれるようにする。
最後に、図７の段階２４０で、図８の（ｅ）のように絶縁層の表面に回路パターン６０を形成してコア基板１を完成する。上述したように多層印刷回路基板を製造するためには回路パターン６０に絶縁層及び銅箔層をさらに積層し、銅箔層に外層回路７０を形成する。
本発明の技術思想が上述した実施例により具体的に記述されたが、上述した実施例はその説明のためのことであってその制限のためではないし、本発明の技術分野の通常の専門家であれば本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができるだろう。
従来技術による電子素子内蔵印刷回路基板を示す断面図である。 本発明の好ましい第１実施例による電子素子内蔵印刷回路基板を示す断面図である。 本発明の好ましい第２実施例による電子素子内蔵印刷回路基板を示す断面図である。 本発明の好ましい第３実施例による電子素子内蔵印刷回路基板を示す断面図である。 本発明の好ましい第１実施例による電子素子内蔵印刷回路基板の製造方法を示すフローチャートである。 本発明の好ましい第１実施例による電子素子内蔵印刷回路基板の製造工程を示すフローである。 本発明の好ましい第２実施例による電子素子内蔵印刷回路基板の製造方法を示すフローチャートである。 本発明の好ましい第２実施例による電子素子内蔵印刷回路基板の製造工程を示すフローである。
符号の説明
１０：コアシート
１２：コアホール
２０：第１電子素子
３０：第２電子素子
２２、３２：チップ接着剤（Chip Adhesives）
４０：第１絶縁層
４２：ＩＶＨ
５０：第２絶縁層
６０：回路パターン
６２：ＢＶＨ
７０：外層回路

Claims (29)

  1. コアシートと、
    前記コアシートの一面に実装される第１電子素子と、
    前記コアシートの他面に実装されて、前記第１電子素子とオーバーラップされる第２電子素子と、
    前記コアシートの一面に前記第１電子素子をカバーしながら積層される第１絶縁層と、
    前記コアシートの他面に前記第２電子素子をカバーしながら積層される第２絶縁層と、
    前記第１絶縁層または前記第２絶縁層の表面に形成される回路パターンと、を含む電子素子内蔵印刷回路基板。
  2. 前記コアシートは、メタル基板である請求項１に記載の電子素子内蔵印刷回路基板。
  3. 前記メタル基板は、アルミニウム（Ａｌ）または銅（Ｃｕ）またはステンレススチール（ＳＳ）を含む請求項２に記載の電子素子内蔵印刷回路基板。
  4. 前記コアシートは、銅箔積層板（ＣＣＬ）である請求項１に記載の電子素子内蔵印刷回路基板。
  5. 前記第１電子素子と前記第２電子素子はその大きさ及び形態が同一である請求項１に記載の電子素子内蔵印刷回路基板。
  6. 前記第１電子素子と前記第２電子素子は、前記コアシートを基準として互いに対称されるように実装される請求項１に記載の電子素子内蔵印刷回路基板。
  7. 前記第１電子素子または前記第２電子素子は、チップ接着剤（Chip Adhesives）を介在して前記コアシートに実装される請求項１に記載の電子素子内蔵印刷回路基板。
  8. 前記第１絶縁層または前記第２絶縁層は、プリプレグ（ＰＰＧ）、ＲＣＣ（rubber coated copper）、ＡＢＦ（Ajinomoto Build-up Film）の中の一つ以上を含む請求項１に記載の電子素子内蔵印刷回路基板。
  9. 前記第１絶縁層、前記第２絶縁層及び前記コアシートを貫くＩＶＨ（interstitial via hole）をさらに含むが、前記コアシートには前記ＩＶＨが貫通されるように前記ＩＶＨより大きい断面を有するコアホールが形成される請求項１に記載の電子素子内蔵印刷回路基板。
  10. 前記ＩＶＨの内周面には、金属層が形成され、前記金属層は前記回路パターンと電気的に繋がれる請求項９に記載の電子素子内蔵印刷回路基板。
  11. （ａ）コアシートの一面に第１電子素子を実装する段階と、
    （ｂ）前記コアシートの一面に前記第１電子素子をカバーしながら第１絶縁層を積層する段階と、
    （ｃ）前記コアシートの他面に前記第１電子素子とオーバーラップされるように第２電子素子を実装する段階と、
    （ｄ）前記コアシートの他面に前記第２電子素子をカバーしながら第２絶縁層を積層する段階と、
    （ｅ）前記第１絶縁層または前記第２絶縁層の表面に回路パターンを形成する段階と、を含む電子素子内蔵印刷回路基板の製造方法。
  12. （ａ）コアシートの一面に第１電子素子を実装し、前記コアシートの他面に前記第１電子素子とオーバーラップされるように第２電子素子を実装する段階と、
    （ｂ）前記コアシートの一面に前記第１電子素子をカバーしながら第１絶縁層を積層し、前記コアシートの他面に前記第２電子素子をカバーしながら第２絶縁層を積層する段階と、
    （ｃ）前記第１絶縁層または前記第２絶縁層の表面に回路パターンを形成する段階を含む電子素子内蔵印刷回路基板の製造方法。
  13. 前記段階（ｂ）と前記段階（ｃ）の間に、前記コアシートの他面の向き方向が前記コアシートの一面の向き方向に転換されるように前記コアシートをフリップ（flip）する段階をさらに含む請求項１１に記載の電子素子内蔵印刷回路基板の製造方法。
  14. 前記コアシートはメタル基板である請求項１１または１２に記載の電子素子内蔵印刷回路基板の製造方法。
  15. 前記メタル基板は、アルミニウム（Ａｌ）または銅（Ｃｕ）またはステンレススチール（ＳＳ）を含む請求項１４に記載の電子素子内蔵印刷回路基板の製造方法。
  16. 前記コアシートは、銅箔積層板（ＣＣＬ）である請求項１１または１２に記載の電子素子内蔵印刷回路基板の製造方法。
  17. 前記第１電子素子と前記第２電子素子は、大きさ及び形態が同一である請求項１１または１２に記載の電子素子内蔵印刷回路基板の製造方法。
  18. 前記第１電子素子と前記第２電子素子は、前記コアシートを基準として互いに対称されるように実装される請求項１１または１２に記載の電子素子内蔵印刷回路基板の製造方法。
  19. 前記第１電子素子または前記第２電子素子は、チップ接着剤（Chip Adhesives）を介在して前記コアシートに実装される請求項１１または１２に記載の電子素子内蔵印刷回路基板の製造方法。
  20. 前記第１絶縁層または前記第２絶縁層は、プリプレグ（ＰＰＧ）またはＡＢＦであり、前記回路パターンは、前記第１絶縁層または前記第２絶縁層の表面に銅箔層を積層して形成される請求項１１または１２に記載の電子素子内蔵印刷回路基板の製造方法。
  21. 前記第１絶縁層及び前記第２絶縁層はＲＣＣである請求項１１または１２に記載の電子素子内蔵印刷回路基板の製造方法。
  22. 前記段階（ｄ）の以前に、前記コアシートの一部を穿孔してコアホールを形成する段階をさらに含み、前記段階（ｄ）の以後に前記第１絶縁層、前記第２絶縁層及び前記コアシートを貫くＩＶＨを形成する段階をさらに含む請求項１１に記載の電子素子内蔵印刷回路基板の製造方法。
  23. 前記段階（ｂ）の以前に、前記コアシートの一部を穿孔してコアホールを形成する段階をさらに含み、前記段階（ｂ）の以後に前記第１絶縁層、前記第２絶縁層及び前記コアシートを貫くＩＶＨを形成する段階をさらに含む請求項１２に記載の電子素子内蔵印刷回路基板の製造方法。
  24. 前記コアホールは、前記ＩＶＨが貫通されるように前記ＩＶＨより大きい断面を有する請求項２２または２３に記載の電子素子内蔵印刷回路基板の製造方法。
  25. 前記ＩＶＨの内周面には金属層が形成され、前記金属層は前記回路パターンと電気的に繋がれる請求項２４に記載の電子素子内蔵印刷回路基板の製造方法。
  26. 前記段階（ｄ）の以後に前記第１電子素子の電極の位置に対応して前記第１絶縁層に第１のＢＶＨ（Blind via hole）を形成し、前記第２電子素子の電極の位置に対応して前記第２絶縁層に第２のＢＶＨを形成する段階をさらに含む請求項１１に記載の電子素子内蔵印刷回路基板の製造方法。
  27. 前記段階（ｂ）の以後に前記第１電子素子の電極の位置に対応して前記第１絶縁層に第１のＢＶＨ（Blind via hole）を形成し、前記第２電子素子の電極の位置に対応して前記第２絶縁層に第２のＢＶＨを形成する段階をさらに含む請求項１２に記載の電子素子内蔵印刷回路基板の製造方法。
  28. 前記第１のＢＶＨ及び前記第２のＢＶＨの表面にメッキ層が形成される請求項２６または２７に記載の電子素子内蔵印刷回路基板の製造方法。
  29. 前記回路パターンに絶縁層及び銅箔層をさらに積層し、前記銅箔層に外層回路を形成することをさらに含む請求項１１または１２に記載の電子素子内蔵印刷回路基板の製造方法。
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