KR20060134786A - 반도체 패키지 - Google Patents

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Abstract

기재(base)에 삽입된 콤비네이션 다이(combination die)를 포함하는 반도체 패키지에 대해 개시한다. 상기 콤비네이션 다이(40)는 복수 개의 기능블록들(functional blocks)을 포함하며, 상기 기능블록들은 상기 콤비네이션 다이 상에서 서로 절연된다. 각각의 기능블록은 복수 개의 다이 커넥터들(die connectors)을 포함한다. 상기 기재는 절연층들, 도전층들, 및 비아들(vias)을 포함한다. 각각의 도전층은 패턴을 형성하기 위하여 제거된 부분들을 가지고 있다. 상기 기재에는 복수 개의 외부 커넥터들이 구비된다. 상기 도전층들의 최소한 하나 및 상기 비아들의 최소한 하나의 부분으로부터 형성된 도전경로(conductive path)는 상기 다이 커넥터들 중의 하나를 상기 외부 커넥터들 중의 하나에 각각 연결한다.

Description

반도체 패키지{Semiconductor package}
도 1a는 단일기능블록(single functional block)이 각각 구비된 세 개의 공지된 다이들을 도시한다.
도 1b는 본 발명에 따른 반도체 패키지에 사용될 수 있는, 도 1a의 세 개의 기능블록들이 구비된 제1 콤비네이션 다이(combination die)를 도시한다.
도 2a는 단일기능블록이 각각 구비된 세 개의 다른 공지된 다이들을 도시한다.
도 2b는 본 발명에 따른 반도체 패키지에 사용될 수 있는, 도 2a의 세 개의 기능블록들이 구비된 제2 콤비네이션 다이를 도시한다.
도 3은 기재(base) 내에 삽입된 도 2b의 콤비네이션 다이를 포함하는 본 발명에 따른 반도체 패키지의 단면도이다.
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는, 기재(base) 내에 삽입된 다이를 포함하는 반도체 패키지에 관한 것이다. 또한, 본 발명은 반도체 패키지를 제조하는 방법에 관한 것이다.
베어다이(bare die)는 주로 회로기판에 연결되기에 적합해지기 전에 패키지된다. 다이를 패키지하는 공지된 기술은 와이어 본딩(wire bonding)이며, 상기 와이어 본딩은 미세한 와이어가 다이 상의 접촉위치와 기판상의 접촉위치 간의 연결을 제공한다. 상기 기판은 패키지의 세라믹 기재, 유기물 라미네이트(organic laminate), 또는 다른 칩(chip)일 수 있다. 와이어 본딩이 사용되면, 연결위치들 반드시 주로 다이의 둘레 근처에 위치하여야 하고, 또한 주로 하나 또는 두 열들의 접점으로 제한된다. 이는 상기 다이의 최소크기의 제한을 정하며, 이는 접점들의 숫자가 많은 경우에는 문제가 될 수 있다.
다이를 패키지하는 최근에 개발된 기술은 다이를, 예를 들어, 유기물 라미네이트 내에 삽입하는 것을 포함한다. 삽입된 다이를 사용하는 장점은 다이로부터의 연결들이 더 이상 상기 다이의 둘레 근처에 위치하는 제한을 받지않게 되어, 상기 다이의 크기가 주어진 접점들의 숫자에 대하여 감소될 수 있다.
국제공개 제WO 2004/077903호는 라미네이트에 삽입된 구성요소, 예를 들어, 다이를 포함하는 전자모듈을 개시한다. 상기 다이는 절연물에 의해 둘러싸인다. 상기 다이 상의 접촉위치들은, 상기 절연물을 통해 흐르는 도전경로들(conductive pathways)로 상기 라미네이트의 외곽 층 중의 하나 상의 도전층패턴에 연결된다. 어레이 형태의 연결들이 다이 상에 형성될 수 있다.
몇개의 다이들이 있는 경우, 현재의 기술들은 베어다이들을 공통 기판 상에 나란히 배열하는 것을 포함한다. 상기 결합된 패키지는 멀티칩 모듈(multi-chip module,MCM)로 알려져 있다. 상기 베어다이들은 와이어 본딩, 또는 테이프오토메이 티드본딩(tape-automated bonding)을 사용하여 기판에 결합되어 상호 연결될 수 있다. 이외에도, 상기 다이들은 라미네이트(laminate) 내에 삽입되고, 비아를 사용하여 서로 연결될 수 있다. MCM들을 사용하는 장점은 다이들 사이의 연결길이에 기인하는 신호지연이 최소화되는 것이다.
국제공개 제WO 2005/027602호는 라미네이트(laminate) 내에 삽입된 세 개의 구성요소들, 예를 들어, 다이들을 포함하는 전자 모듈을 개시한다. 상기 라미네이트(laminate) 내의 도전패턴들은 각각의 다이 상의 요구되는 접점들을 다른 다이들 상의 접점들에 연결한다.
패키지 내에서 복합다이들(multiple dice)을 제공하는 다른 기술은 3차원 패키지기술이다. 이 패키지들에 있어서, 상기 다이들은 서로 적층된다. 만일, 상기 다이들이 와이어 본딩되면, 상기 다이들은 가장 작은 것을 최상단으로 하는 크기순서로 적층된다. 다시, 둘레의 연결위치들이 바람직하다. 이것은 2차원 패키지에 비해 훨씬 작은 풋프린트(footprint)를 갖는 패키지를 제공하고, 따라서, MCM들에 비해 훨씬 큰 실리콘 효율을 갖는다. 다른 장점은 상기 다이 사이의 상호연결들의 길이가 MCM들에서보다 훨씬 짧을 수 있다는 것이다. 그러나. 상기 다이의 총 두께는 증가된다. 또한, 제조공정이 MCM들 보다 복잡할 수 있다.
미국특허등록 제US 6,861,366호는 두 개의 다이들을 포함하는 패키지된 반도체소자를 개시한다. 제1 다이는 기판에 부착되고, 와이어 본드들은 상기 제1 다이상의 접점들을 기판 상의 접접들에 연결한다. 엔캡슐런트(encapsulant)가 상기 제1 다이 및 그것의 와이어 본드들 위로 확장된다. 제2 다이는 상기 엔캡슐런트 최상면 에 적층되고, 또한 그것의 접점들과 상기 기판 상의 접점들을 연결하는 와이어 본드들을 포함한다. 상기 제2 다이 및 그것의 와이어 본드들은 또한 엔캡슐런트에 의하여 덮인다.
본 발명이 이루고자 하는 기술적 과제는 기능블록들의 면적의 합과 실질적으로 동일한 면적을 가지며, 패키지들을 더 적은 수 그리고/또는 더 작게 유도할 수 있고, 상기 다이가 장착되는 마더보드 상의 현저한 면적절약을 성취할 수 있는 단일다이(single die)를 제공하는 데 있다.
본 발명이 이루고자 하는 기술적 과제는 삽입공정(embedding process)수행에 요구되는 시간 및 그 공정의 복잡함을 줄이고, 존재하는 기능블록의 디자인들을 수정하거나 다시 디자인하지않고 사용하는 것을 허용하여 증가된 패키지, 디자인 속도, 및 낭비의 감소에 이득이 있는 단일다이를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제1 형태에 따르면,
하나 이상의 외부 표면들에 외부 커넥터들(external connectors)을 포함하는 기재(base); 및
기재 내에 삽입되고, 다이 상에서 서로 전기적으로 절연되며 복수 개의 다이 커넥터들(die connectors)을 각각 포함하는 복수 개의 기능블록들(functional blocks)을 포함하는 콤비네이션 다이(combination die)를 포함하며,
상기 기재는 상기 다이 커넥터들 중의 하나를 외부 커넥터들의 하나에 각각 연결하도록 각각 배열되어 있는 복수 개의 도전경로들(conductive paths)을 포함하는 것을 특징으로 하는 반도체 패키지를 제공한다.
상기 해결법은 기능블록들의 면적의 합과 실질적으로 동일한 면적을 가지는 단일다이(single die)를 제공할 수 있다. 이는 패키지들을 더 적은 수 그리고/또는 더 작게 유도할 수 있다. 이는 또한 상기 다이가 장착되는 마더보드 상의 현저한 면적절약을 성취할 수 있다. 또한, 삽입공정(embedding process)수행에 요구되는 시간 및 그 공정의 복잡함을 줄일 수 있다. 현저하게는, 이는 또한 존재하는 기능블록의 디자인들을 수정하거나 다시 디자인하지않고 사용하는 것을 허용한다. 이는 증가된 패키지, 디자인 속도, 및 낭비의 감소에 이득이 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제2 형태에 따르면,
기재를 제공하는 단계;
상기 기재의 하나 이상의 외부 표면들에 외부 커넥터들을 상기 기재에 구비하는 단계;
다이 상에서 서로 전기적으로 절연된 복수 개의 기능블록들을 포함하는 콤비네이션 다이를 구비하는 단계;
상기 기능블록들 각각에 복수 개의 다이 커넥터들을 구비하는 단계;
상기 기재 내에 상기 콤비네이션 다이를 삽입하는 단계; 및
상기 다이 커넥터들 중의 하나를 외부 커넥터들 중의 각각 하나에 각각 연결하는 복수 개의 도전경로들을 상기 기재에 구비하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조방법을 제공한다.
상기의 결과는 상기의 장점들 중의 일부 또는 전부를 포함하는 반도체 패키지를 제공할 수 있다. 상기 방법의 단계들은 적합한 어떤 순서에 따라서도 수행될 수 있다.
본 발명의 실시예들을 첨부한 도면들을 참조하여 단지 예시적으로 설명한다. 첨부된 도면에서, 전체적으로 유사한 요소에는 동일한 참조번호를 사용한다.
먼저, 도 1은 제1 내지 제3 다이들(2,4,6)을 도시한다.
상기 제1 다이(2)에는 제1 기능블록(8)이 구비된다. 상기 제1 기능블록(8)은 상기 제1 다이(2)의 중앙에 구비된다. 복수 개의 다이 커넥터들(10)은 상기 제1 다이(2)의 둘레에 구비된다. 따라서, 상기 다이는 기판에 와이어 본딩(wire bonding), 또는 적합한 어떤 방법으로든 패키지되기에 적합하다. 상기 제1 다이(2)의 구조는 종래기술에서 보이는 바와 같다.
상기 제2 다이(4) 및 상기 제3 다이(6)는, 비록 치수들이 다르더라도, 상기 제1 다이(2)와 동일한 일반적인 구조를 갖는다. 즉, 상기 제2 다이(4) 및 상기 제3 다이(6)에는 각각 제2 기능블록(12) 및 제3 기능블록(14)이 구비되며, 양 기능블록들은 각각 다이의 중앙에 구비된다. 상기 제2 다이(4) 및 상기 제3 다이(6)에는 각각 복수 개의 다이 커넥터들(16,18)이 각각의 다이(4,6)의 둘레에 구비된다.
상기 제1 내지 제3 다이들(2,4,6) 반도체 웨이퍼를 절단한 것이다. 상기 기능블록들(8,12,14)은 다이 상으로 에칭되고, 상호 연결된 전자소자들, 예를 들어, 트랜지스터들, 저항들, 및 캐패시터들을 포함한다. 상기 다이 커넥터들(10,16,18)은 금속과 같은 도전성 재료로 형성된다.
상기 세 개의 기능블록들(8,12,14)은 단일 소자의 동작을 위하여 무관계한 기능들을 포함할 수도 있다. 예를 들어, 상기 세 개의 기능블록들(8,12,14)은 각각 모바일 단말기의 블루투스(BluetoothTM) 기능블록, 셀룰라 라디오 기능블록, 및 전 지구 위치확인시스템(global positioning system,GPS) 수신 기능블록을 포함할 수도 있다.
도 1b는 본 발명에 따른 반도체 패키지에 사용될 수 있는 제1 콤비네이션 다이(20)를 도시한다. 상기 콤비네이션 다이(20) 상에 상기 제1 내지 제3기능블록들(8,12,14)이 구비된다. 상기 제1 기능블록(8) 및 상기 다이 커넥터들(10)의 배열은 상기 제1 다이(2)에서의 배열과 동일하다. 이와 유사하게, 상기 제2 기능블록(12) 및 상기 다이 커넥터들(16)의 배열은 상기 제2 다이(6)에서의 배열과 동일하고, 상기 제3 기능블록(14) 및 상기 다이 커넥터들(18)의 배열은 상기 제3 다이(6)에서의 배열과 동일하다. 상기 콤비네이션 다이(20) 상에서, 상기 다이 커넥터들(10,16,18)의 전부가 상기 콤비네이션 다이(20)의 둘레 주변에 있는 것은 아니다. 따라서, 상기 콤비네이션 다이(20)는 와이어 본딩과 같은 종래의 패키지 방법에는 적합하지않다.
상기 콤비네이션 다이(20)는 종래의 단일기능(single-functional) 다이들(2,4,6)과 같은 공정들에 의하여 제조된다.
상기 제1 실시예에 있어서, 상기 제1 내지 제3 다이들(2,4,6)이 콤비네이션 다이(20) 상에 상기 다이 커넥터들(10,16,18)의 재배열 없이 위치되는 경우, 상기 콤비네이션 다이(20)의 총 면적이 상기 제1 내지 제3 다이들(2,4,6)의 면적의 합과 동일하게 되도록 하는 치수들을 상기 제1 내지 제3 다이들(2,4,6)이 갖는다.
도 2a 및 도 2b를 참조하여 설명할 제2 실시예에 있어서, 단일기능 다이 상에서와 같이 서로 같은 상대위치들에 있는 기능블록들 및 커넥터들을 포함하는 콤비네이션 다이의 치수들은 개개의 다이들의 면적 들의 합보다 약간 작을 수도 있다.
도 2a는 세 개의 단일기능 다이들(22,28,34)을 도시한다. 상기 단일기능 다이들은 다른 치수들과 다른 기능성을 포함하고 있음에도, 도 1a의 상기 제1 내지 제3 다이들(2,4,6)과 동일한 일반적인 구조를 갖는다. 상기 다이들(22,28,34) 각각에는 그 중심에 기능블록들(24,30,36)과 그 둘레에 다이 커넥터들(26,32,38)이 각각 구비된다.
상기 단일기능 다이들(22,28,34)의 치수들에서 명확하게 나타난 바와 같이, 만일, 직사각형 콤비네이션 다이가 상기 단일기능 다이들 상에서와 같이 서로 관련있는 같은 위치들에 놓인 상기 기능블록들(24,30,36) 및 다이 커넥터들(26,32,38)을 사용하여 제조된다면, 상기 콤비네이션 다이의 면적은 상기 단일기능 다이들(22,28,34)의 면적들의 합보다 클 수 있다. 이는 이 같은 콤비네이션 다이 상의 미사용 면적에 기인한다.
도 2b는 본 발명의 제2 실시예에 사용되는 제2 콤비네이션 다이(40)를 도시한다. 상기 콤비네이션 다이(40)에는 도 2a의 상기 단일기능 다이들 (22,28,34)의 기능블록들(24,30,36)이 구비된다. 상기 콤비네이션 다이(40)의 면적을 최소화하기 위하여, 가장 큰 단일기능 다이(22)의 커넥터들(26)을 상기 콤비네이션 다이(40) 상에서 재배열한다. 가장 작은 두 개의 단일기능 다이들(28,34)의 커넥터들(32,38)은 상기 콤비네이션 다이(40) 상에서 그것들의 각각의 기능블록들(30,36)에 대해 상대적으로 같은 배열을 유지한다. 상기 콤비네이션 다이(40) 상의 커넥터들의 배열은 미사용 공간을 가능한 최소량을 확보한다. 따라서, 상기 콤비네이션 다이(40)의 면적은 세 개의 단일기능 다이들(22,28,34)의 면적들의 합과 실질적으로 동일하다.
상기 콤비네이션 다이(40) 상에서의 상기 제1 기능블록(24)의 형태는 상기 제1 다이(22) 상에서와는 다르다. 상기 기능블록(24)은 이와 관련된 커넥터들(26)이 다른 기능블록들(30,36)의 커넥터들(32,38) 주변에 형성되도록 하여 일반적으로 직사각형 콤비네이션 다이(40)를 형성하도록 하는 형태를 갖도록 디자인된다. 상기 콤비네이션 다이(40)의 표면면적은 상기 다이들(22,28,34)의 면적의 합과 같다. 다른 실시예(도시되지않음)에 있어서, 상기 기능블록(24)은 다시 디자인되지않고, 상기 제1 다이(22) 상과 같은 형태를 상기 콤비네이션 다이(40) 상에서 갖는다. 이 는 직사각형 콤비네이션 다이 내에서 작은 크기의 미사용 면적을 제공할 수도 있으나, 재디자인되는 것을 덜 요구한다.
상기 콤비네이션 다이(40) 상의 상기 다이 커넥터들(26,32,38)은 다이 둘레 근처에 전부 있지는 않다. 따라서, 상기 다이는 기판에 대해 와이어 본딩하기에는 적합하지 않다.
양 실시예에 있어서, 상기 콤비네이션 다이들(20,40)은 각각의 라미네이 트(laminate) 내에 삽입된다.
도 3은 본 발명에 따른 반도체 패키지(39)를 도시한다. 상기 반도체 패키지는 기재(41) 내에 삽입된 상기 제2 콤비네이션 다이(40)를 포함한다. 상기 도면은 도 2b의 상기 제2 콤비네이션 다이(40)의 A-A 선을 따라 절취된 단면을 도시한다. 상기 제1 콤비네이션 다이(20)는 비슷한 방법으로 기재(도시되지않음)에 삽입된다. 상기 기재(41)은 라미네이트로 이루어져 있다. 상기 라미네이트는 제1 내지 제6 도전층들(56,58,60,62,64,66)에 의해 각각 분리된 제1 내지 제7 절연층들(42,44,46,48,50,52,54)로 이루어져 있다. 상기 도전층들(56,58,60,62,64,66)은 각각 패턴을 형성한다. 상기 도전층들(56,58,60,62,64,66) 각각의 패턴 내의 간극들은 절연재료로 채워진다. 상기 콤비네이션 다이(40)는 제4 절연층(48) 내에 삽입된다.
상기 기재(41)에는 외부 커넥터들(68)이 구비된다. 상기 외부 커넥터들(68)은 볼 그리드 어레이(ball grid array)에 의하여 구비된다. 다른 실시예에 있어서는, 상기 외부 커넥터들은 랜드 그리드 어레이(land grid array), 또는 다른 적합한 수단들에 의해 구비된다.
상기 기재(41)에 많은 비아들(vias)이 구비된다. 상기 비아들은 상기 기재(41)의 층들을 통한 수직연결을 제공한다. 상기 비아들 중에 일부는 상기 다이 커넥터들(26,32,38)가 상단 세 개의 도전층들(56,58,60) 중의 어떤 하나에 연결되는 데에 사용된다. 이 비아들은 상기 콤비네이션 다이(40) 상의 어떤 요구되는 지점까지 연장될 수도 있다. 평면적으로 보면, 제1 및 제2 비아들(70,72)은 상기 제 3(가장 좌측의) 기능블록(36)의 다이 커넥터들(38)을 상기 제1 도전층(56)의 부분들에 연결한다. 제3 및 제4 비아들(74,76)은 상기 제1 기능블록(24)의 다이 커넥터들(26)을 상기 제2 도전층(58)의 부분들에 연결한다. 제5 내지 제8 비아들(78,80,82,84)은 상기 제2(가장 우측의) 기능블록(30)의 다이 커넥터들(32)을 상기 제3 도전층(60)의 부분들에 연결한다.
비아들은 또한 상기 콤비네이션 다이(40)의 반대면 상에서 도전층들을 서로 연결한다. 제9 및 제10 비아들(86,96)은 상기 제1 도전층(56)의 부분들을 상기 제6 도전층(66)의 부분들에 상기 기재(41)의 좌측 및 우측에서 각각 연결한다. 제11 및 제12 비아들(88,94)은 상기 제2 도전층(58)의 부분들을 상기 제5 도전층(64)의 부분들에 상기 기재(41)의 좌측 및 우측에서 각각 연결한다. 제13 및 제14 비아들(90,92)은 상기 제3 도전층(60)의 부분들을 상기 제4 도전층(62)의 부분들에 상기 기재(41)의 좌측 및 우측에서 각각 연결한다.
비아들은 또한 상기 콤비네이션 다이(40)의 동일면 상에서 도전층들을 서로 연결한다. 제15 비아(98)는 상기 제4 도전층(62)의 부분들을 상기 제5 도전층(64)의 부분들에 연결한다. 제16 비아(100)는 상기 제5 도전층(64)의 부분들을 상기 제6 도전층(66)의 부분들에 연결한다.
마지막으로, 비아들은 상기 외부 커넥터들(68)을 상기 도전층들에 연결하는데 사용된다. 제17 및 제18 비아들(102,104)은 상기 제4 도전층의 부분들을 외부 커넥터들에 각각 연결한다. 제19 및 제20 비아들(106,108)은 상기 제5 도전층의 부분들을 외부 커넥터들에 각각 연결한다. 또한, 비아들(110,112,114,116)은 상기 제 6 도전층의 부분들을 외부 커넥터들에 각각 연결한다.
따라서, 다이 커넥터와 외부 커넥터 사이는 하기의 수단들로 연결된다: 상기 다이 커넥터를 제1, 제2, 또는 제3 도전층에 연결하는 비아; 상기 제1, 제2, 또는 제3 도전층;제1, 제2, 또는 제3 도전층을 제4, 제5, 또는 제6 도전층에 연결하는 비아; 상기 제4, 제5, 또는 제6 도전층; 및 상기 제4, 제5, 또는 제6 도전층을 외부 커넥터에 연결하는 비아. 이러한 방식으로, 제조공정의 디자인 한계들을 충족하도록 제공하는 한, 상기 콤비네이션 다이(40) 상의 어떤 부분에서부터 상기 외부 커넥터들(68) 중 어떤 외부커넥터까지의 연결들이 형성될 수 있다.
상기 반도체 패키지(39)는 하기의 단계에 따라 층층이 제조될 수 있다. 우선, 절연 블럭이 절연층(48)으로 제공된다. 상기 절연 블럭(48)은 상기 콤비네이션 다이(40)보다 두껍다. 그 다음에, 전도성 재료가 완비된 층을 상기 절연층(48)의 한 면에 부가하여 상기 제3 도전층(60)을 형성한다. 상기 절연 블럭(48) 내에 상기 제3 도전층(60)의 반대되는 면으로 공동(cavity)이 형성된다. 상기 공동은 상기 콤비네이션 다이(40)와 같은 크기이거나 약간 크다. 상기 콤비네이션 다이(40)는 상기 공동 내에 위치하고, 폴리머와 같은 절연 필러(insulating filler)가 상기 공동을 완전하게 채우는데 사용된다. 그 다음에, 상기 제3 도전층을 형성하는 도전성 재료의 부분들이 제거되어 패턴을 형성한다. 도전성 재료의 제거는 레이저를 사용한 증발(vaporization)로 수행될 수 있다. 그 다음에, 도전성 재료의 추가 층을 상기 절연 블럭(48)의 다른 면에 부가하여 상기 제4 도전층(62)를 구비한다. 다시, 상기 도전성 재료의 부분들이 제거되어 패턴을 형성한다. 레이저에 의해 라미네이 트를 관통하여 홀을 형성하고, 구리와 같은 도전성 재료를 상기 홀들 내에서 성장시켜 상기 비아들을 구비한다.
추가 도전층들을 상기 라미네이트의 각 면에 부가한다. 연속적인 도전층들은 각각의 절연층에 의하여 분리된다. 이 도전층들 및 절연층들은 각 도전층 패턴 상에 RCF호일을 가압함에 의하여 부가될 수 있고, 상기 RCF호일은 절연재료 층 및 도전재료 층을 포함한다. 요구되는 한 많은 비아들 및 도전층들이 상기의 공정들을 사용하여 추가될 수 있다.
라미네이트에 삽입된 다이를 포함하는 반도체 패키지를 제조하기에 적합한 기술이 국제공개 제WO 2005/027602호에 개시되어 있다. 그러나, 본 발명은 반도체 패키지를 구축하는 이 방법에 제한되지는 않으며, 어떤 적합한 방법도 사용할 수 있다. 예를 들어, 기재 내에 콤비네이션 다이(20,40)를 삽입하는 다른 적합한 기술은 상기 콤비네이션 다이(20,40)를 도전층 상에 직접 위치시키고, 그 자리에 부착하는 것을 포함한다. 그 다음에, 절연물의 박판들을 상기 다이 주변에 위치시킨다. 이 기술이 사용되는 경우에는, 상기 다이를 둘러서 에폭시 필러(epoxy filler)가 필요하지않다. 구리와 같은 도전성 재료의 추가 박판들을 가열 및 가압으로 부가하여 상기 다이를 둘러싼다. 라미네이트 내에 삽입된 다이를 포함하는 반도체 패키지를 제조하는 데 필요한 기술들은 현재 기술분야에 일반적으로 알려져 있다.
상기 라미네이트가 완성되면, 솔더볼들(solder balls)을 최종 도전층에 고정시켜 상기 볼 그리드 어레이(68)를 제공한다. 그 다음에, 상기 반도체 패키지(39)가 마더보드(도시되지않음)에 부착될 수 있다. 상기 마더보드에는 상기 볼 그리드 어레이의 패턴에 일치하는 일군의 구리패드들이 구비된다. 그 다음에, 상기 반도체 패키지 및 마더보드는 상기 솔더볼들이 약간 녹을 수 있게 가열된다.
이 실시예에 있어서, 상기 콤비네이션 다이 상의 기능체들(functions)은 서로 절연되고, 상기 마더보드 상의 도전경로들을 이용하여 연결된다. 다른 실시예들(도시되지않음)에 있어서, 기능체들 간의 연결은 상기 기재 내의 도전트랙들(conductive tracks)을 사용하여 형성된다.
상기의 실시예에 있어서, 활성화표면(active surface)들을 상기 외부 커넥터들(68)로부터 이격되어 대향하고 있다. 상기 활성화표면은 콤비네이션 다이(40)의 표면으로서, 그 위에 상기 기능블록들 및 상기 다이 커넥터들이 구비된다. 다른 실시예(도시되지않음)에 있어서, 상기 콤비네이션 다이(40)는 그것의 활성화표면이 외부 커넥터들(68)을 대면하도록 상기 기재(41) 내에 삽입될 수도 있다.
다른 실시예(도시되지않음)에 있어서, 반도체 패키지는 기재 내에 삽입된 두 개의 콤비네이션 다이들을 포함한다. 상기 두 개의 콤비네이션 다이들은 상기 기재의 다른 층들 내에 구비되어 적층배열한다. 상기 두 개의 콤비네이션 다이들 사이의 연결은 기재 내의 도전층들 또는 비아들에 의해, 또는 상기 반도체 패키지가 장착되는 마더보드 상의 외부 커넥터들 사이의 도전경로들에 의해 제공된다.
콤비네이션 다이(40)는 모바일 폰 엔진(mobile phone engine) 전체를 함께 구성하는 기능블록들과 조립될 수 있다. 따라서, 하나의 패키지 단독으로도 모바일 폰 엔진의 기능성을 제공할 수 있다. 또한, 콤비네이션 다이(40)는 셀룰러 모뎀(cellular modem)을 함께 구성하는 기능블록들과 조립될 수 있다. 따라서, 하나 의 패키지만으로도 셀룰러 모뎀의 기능성을 제공할 수 있다.
본 발명은 상기의 실시예들을 참조하여 설명되었으나, 해당 기술분야에서 통상의 기술을 가진 자가 본 발명의 범위로부터 벗어나지 않고 변형할 수 있음은 명백하다.
예를 들어, 상기 기재 내의 도전경로들의 어떤 적합한 패턴도 다이 커넥터 각각을 상기 외부 커넥터들 하나에 연결하는데 사용될 수 있다. 특별한 기능블록(24,30,36)에 관계된 상기 다이 커넥터들(26,32,38) 모두가 제1 내지 제3 도전층들(56,58,60) 중의 동일한 하나에 연결될 필요는 없다. 어떤 적합한 배열도 사용될 수 있다. 또한, 상기 다이 커넥터들과 상기 외부 커넥터들 사이의 연결관계가 일대일 대응이 아닐 수도 있다.
또한, 상기 콤비네이션 다이(40)는 상기 제4 절연층(48)에 의하여 모든 면들을 둘러싸이지 않을 수도 있다. 예를 들어, 그것의 최상 표면은 제3 도전층(60)으로 직접 덮일 수도 있다. 이 경우에는, 상기 제3 도전층(60)은 상기 콤비네이션 다이(40)의 둘레의 상기 다이 커넥터들(26,32,38)의 일부를 연결하는 트랙들로 패턴된다. 상기 다이 커넥터들(26,32,38)의 다른 것들은 비아들을 통하여 제1 및 제2 도전층들(56,58) 중 하나와 연결된다. 그럼에도, 상기 콤비네이션 다이(40)는 삽입된 다이가 된다.
본 발명에 따르면, 기능블록들의 면적의 합과 실질적으로 동일한 면적을 가지는 단일다이를 제공할 수 있다. 이는 패키지들을 더 적은 수 그리고/또는 더 작 게 유도할 수 있다. 이는 또한 상기 다이가 장착되는 마더보드 상의 현저한 면적절약을 성취할 수 있다. 또한, 삽입공정 수행에 요구되는 시간 및 그 공정의 복잡함을 줄일 수 있다. 현저하게는, 이는 또한 존재하는 기능블록의 디자인들을 수정하거나 다시 디자인하지않고 사용하는 것을 허용한다. 이는 증가된 패키지, 디자인 속도, 및 낭비의 감소에 이득이 있다.

Claims (9)

  1. 하나 이상의 외부 표면에 외부 커넥터들(external connectors)을 포함하는 기재(base); 및
    기재 내에 삽입되고, 다이 상에서 서로 전기적으로 절연되며 복수 개의 다이 커넥터들(die connectors)을 각각 포함하는 복수 개의 기능블록들(functional blocks)을 포함하는 콤비네이션 다이(combination die)를 포함하며,
    상기 기재는 상기 다이 커넥터들 중의 하나를 외부 커넥터들의 하나에 각각 연결하도록 각각 배열되어 있는 복수 개의 도전경로들(conductive paths)을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 기재는 주어진 기능블록의 모든 다이 커넥터들을 그외의 모든 다른 기능블록들의 다이 커넥터들로부터 전기적으로 절연하도록 배열된 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 반도체 패키지는 마더보드 상에 장착되고, 또한 상기 마더보드 상에서 기능블록들 사이의 하나 이상의 연결들이 구비된 것을 특징으로 하는 반도체 패키지.
  4. 제1항 내지 제3항 중의 어느 한 항에 있어서,
    상기 외부 커넥터들은 볼 그리드 어레이(ball grid array)에 의해 구비되는 것을 특징으로 하는 반도체 패키지.
  5. 제1항 내지 제3항 중의 어느 한 항에 있어서,
    상기 외부 커넥터들은 랜드 그리드 어레이(land grid array)에 의해 구비되는 것을 특징으로 하는 반도체 패키지.
  6. 제1항 내지 제5항의 중의 어느 한 항의 반도체 패키지의 용도.
  7. 제1항 내지 제5항 중의 어느 한 항의 반도체 패키지를 포함하는 모바일 폰 엔진(mobile phone engine).
  8. 제1항 내지 제5항 중의 어느 한 항의 반도체 패키지를 포함하는 셀룰라 모뎀(cellular modem).
  9. 기재를 제공하는 단계;
    상기 기재의 하나 이상의 외부 표면들에 외부 커넥터들을 상기 기재에 구비하는 단계;
    다이 상에서 서로 전기적으로 절연된 복수 개의 기능블록들을 포함하는 콤비네이션 다이를 구비하는 단계;
    상기 기능블록들 각각에 복수 개의 다이 커넥터들을 구비하는 단계;
    상기 기재 내에 상기 콤비네이션 다이를 삽입하는 단계; 및
    상기 다이 커넥터들 중의 하나를 외부 커넥터들 중의 각각 하나에 각각 연결하는 복수 개의 도전경로들을 상기 기재에 구비하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
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