JP2007096192A - 半導体素子内蔵型多層回路基板 - Google Patents

半導体素子内蔵型多層回路基板 Download PDF

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Abstract

【課題】半導体素子から発生する熱を効率よく放散できるようにした半導体素子内蔵型多層回路基板を提供すること、および半導体素子等の電子部品の電気的接続を確実に、かつ短い配線で行うことができると共に、半導体素子の高密度実装化、小型化および動作速度の高速化をも可能にする半導体素子内蔵型多層回路基板を提供することにある。
【解決手段】絶縁性基材に設けた凹部内に半導体素子を収容してなる半導体素子内蔵型基板の複数個を積層してなる多層回路基板であって、前記絶縁性基材が、高熱伝導性セラミックスを用いると共に、この絶縁性基材の熱膨張率と前記半導体素子の熱膨張率との、２０〜３００℃の温度域における差が、１×１０-5／Ｋ未満であることを特徴とする半導体素子内蔵型多層回路基板。
【選択図】図１

Description

本発明は、半導体素子内蔵型基板の複数個を積層してなる半導体素子内蔵型多層回路基板に関するものである。
近年、半導体装置用回路基板は、各種電子装置における回路構成の複雑化や電子部品の高密度実装化のため、多数のＬＳＩチップやメモリーを積層した構造の高密度実装体（マルチチップパッケージ）が用いられている。その一方で、この半導体装置用回路基板は、ＣＰＵなどのＬＳＩ動作速度の向上による、配線数の増大や素子の充放電による消費電力の増大、小型化による放熱面積の縮小に伴い、放熱面の単位面積あたりの発熱量が増大している。
従来、半導体素子内蔵型多層回路基板としては、特許文献１に、樹脂製の絶縁性基材を使用した多層回路基板が提案されている。
また、特許文献２に、電子冷却素子（ペルチェ素子）を積層した状態に配置した積層型マルチチップ半導体装置が提案されている。
さらに、特許文献３に、基板上に実装された半導体素子から基板側面に向かって放熱用経路を設けた半導体マルチチップモジュールが提案されている。
特開２００３−２１８２８２号公報 特開２００３−１７６３８号公報 特開平１１−１４５３８１号公報
本発明では、半導体素子から発生する熱を効率よく放散できるようにした半導体素子内蔵型多層回路基板を提案する。
また、本発明では、半導体素子等の電子部品の電気的接続を確実に、かつ短い配線で行うことができると共に、半導体素子の高密度実装化、小型化および動作速度の高速化をも可能にする半導体素子内蔵型多層回路基板を提案する。
即ち、本発明は、絶縁性基材に設けた凹部内に半導体素子を収容してなる半導体素子内蔵型基板の複数個を積層して形成した多層回路基板であって、前記絶縁性基材が、高熱伝導性セラミックスからなると共に、この絶縁性基材の熱膨張率と前記半導体素子の熱膨張率との、２０〜３００℃の温度域における差が、１×１０-5／Ｋ未満であることを特徴とする半導体素子内蔵型多層回路基板である。
なお、本発明においては、前記半導体素子内蔵型基板は、絶縁性基材の上下面を電気的に接続するためのスルーホールと、そのスルーホールに対応して設けられたスルーホールパッドおよび前記半導体素子表面に設けられた電極パッドと、半導体素子と絶縁性基材の表面を被覆し、かつ前記各パッドに対応した位置に開口部を設けてなる絶縁層と、この絶縁層の表面に形成され、スルーホールパッドと半導体素子の電極パッドとを接続する導体配線とを備えることが有利な解決手段となる。
また、本発明においては、半導体素子内蔵型基板どうしが、導電性バンプによって電気的に接続されてなること、前記絶縁性基材の凹部の底部厚みが、１０〜２５０μｍであること、前記高熱伝導性セラミックスは、熱伝導率が１００Ｗ/(ｍ・Ｋ)以上のセラミックスであること、前記高熱伝導性セラミックスが、窒化アルミニウムであること、前記絶縁性基材の凹部内に収容した半導体素子の表面と、該絶縁性基材の表面との段差が１０μｍ以内とすることが有利な解決手段となる。
本発明の半導体素子内蔵型多層回路基板は、半導体素子内蔵型基板の絶縁性基材として、窒化アルミニウムの如き高熱伝導性で、かつその内蔵した半導体素子との熱膨張差の小さいセラミックスを用いることにより、半導体素子の動作時に当該半導体素子から発生する熱を、その絶縁性基材を通じて効果的に放散させることができる。しかも、本発明によれば、絶縁性基材に設けた凹部内に半導体素子を填め込んで積層し、一体化させることにより、各半導体素子内蔵型基板どうし、とくに半導体素子等の電子部品の電気的接続を短時間で確実に、かつ短い配線で行うことができる他、半導体素子の高密度実装化、小型化および動作速度の高速化を可能にすることができる。とりわけ、本発明では、半導体素子と絶縁性基材との密着力が阻害されたり、凹部内における半導体素子の安定性が悪くなるようなことがなくなる。さらに、本発明によれば、半導体素子内蔵型基板の複数個を重ね合わせたのち、一体化させたときの位置ずれがなくなり、多層回路基板の品質が向上する。
以下、本発明において用いられる半導体素子内蔵型多層回路基板の好適実施形態の一例について説明する。この基板は、絶縁性基材に凹部を設け、その凹部内に、ＩＣチップ等の半導体素子を収容し、半導体素子が填め込まれた状態の、ほぼ同じ構造の複数の半導体素子内蔵型基板を、 重ね合わせて一体化させてなるものである。
この発明において特徴的な構成の１つは、前記半導体素子内蔵型基板として、半導体素子の熱膨張率と絶縁性基材の熱膨張率との、２０〜３００℃の温度域における差が、１×１０-5／Ｋ（１０ｐｐｍＫ-1）未満のものを用いることにある。
このような構成にすることにより、凹部内に収容した半導体素子と絶縁性基材との密着力が阻害されたり、凹部内における半導体素子の安定性が悪くなるようなことがなくなる。
しかも、半導体素子内蔵型基板の複数を重ね合わせたのち、一体化させたときの位置ずれがなくなり、多層回路基板の品質が向上する。
さらに、デバイス動作時の熱膨張率の差に起因する応力集中や基板の反りの問題がなくなるだけでなく、製造プロセス時の応力集中や反りの問題も緩和できる。
さらにまた、半導体素子に応力がかかることもないため素子内部に結晶欠陥が発生したりしてデバイス特性が劣化することもない。
また、前記絶縁性基材の素材を、窒化アルミニウムのような高熱伝導性セラミックスにより形成すると、半導体素子から発生した熱が効果的に熱拡散し、また放熱することになるから、半導体素子の動作時の応力集中や基板の反りをより効果的に阻止することができ、安定したデバイス動作を確保することができるようになる。
具体的に例示すると、たとえば半導体素子としてシリコン基材を用いた場合、その熱膨張率は、４．６×１０-6／Ｋ程度であり、絶縁性基材として窒化アルミニウムを用いれば、その熱膨張率は、５．７×１０-6／Ｋ程度であるから、この場合その差は、おおよそ１．１×１０-6／Ｋとなり、本発明の好適範囲の１×１０-5／Ｋ未満であることがわかる。
多層回路基板に使用する絶縁性基材は、厚さが、およそ５０〜１０００μｍの場合、強度的にも取り扱いが容易で、半導体を収容する凹部や微細な貫通孔を形成し易く、しかも、貫通孔への導電性材料の充填によるスルーホールの形成も容易である。この厚さは、好ましくは１００〜８００μｍ、よりこのましくは２００〜５００μｍ程度である。
前記絶縁性基材は、半導体素子を収容して半導体素子内蔵型基板とするための凹部が設けられている。この凹部は、内部に収容される半導体素子の大きさに応じ、該基材に１個または複数個形成される。この場合、その凹部が設けられた部分の基板底部の厚みは、１０〜２５０μｍとする。その理由は、半導体素子にて発生した熱を周辺へ熱伝達させて熱拡散を促進する上で、この程度の厚みが必要であると同時に、極めて効率的であり、しかも基板も薄くすることができるので、小型化に適している。
次に、絶縁性基材として用いられる高熱伝導性セラミックスは、その熱伝導率が、１００Ｗ/（ｍ・Ｋ）以上とする。その理由は、高熱伝導性絶縁性セラミック基材の前記凹部内に半導体素子を収容した場合に、半導体素子から発生する熱を、この絶縁性セラミック基材中に熱伝達させることにより、基板全体に速やかに拡散させ、かつ外部に放出（放熱）させることができ極めて好都合であり、半導体素子の動作温度の低減をもたらして素子特性の安定化に寄与するからである。このセラミックスのより好ましい熱伝導率は、１５０〜４００Ｗ／（ｍ・Ｋ）である。
高熱伝導性セラミックスの好ましい例としては、窒化アルミニウムを挙げることができる。それは、窒化アルミニウムの熱伝導率が、他の酸化物セラミックスなどに比べて大きく、とくに樹脂に比べてはるかに大きいので、熱伝導特性が良好であり、さらに熱膨張率が半導体素子のそれと近いからである。また、熱伝導率が大きい材料としては、セラミックスに金属を複合化した材料を選択することもできる。
高熱伝導性セラミックスからなる前記絶縁性基材は、開口部を有する枠形板材と平坦板材とを貼り合わせることにより形成されたもの、平坦板材の一方の面を切削加工することにより形成されたもの、あるいは予め凹部を形成した生成型体を焼成することにより形成されたセラミックス焼結体などを用いることが好ましい。
半導体素子としては、シリコン基材（熱膨張率＝４．６×１０-6／Ｋ）や各種化合物半導体基材を使用することができる。シリコン基材以外の化合物半導体基材としては、例えば、ガリウム砒素化合物基材（６．４×１０−６）、ガリウムリン基材（５．３×１０−６／Ｋ）、窒化ガリウム化合物基材（５．６×１０−６／Ｋ）、炭化珪素基材（４．７×１０−６／Ｋ）等を用いることができる。
多層回路基板を構成する前記半導体素子内蔵型基板には、絶縁性基材の上下面を電気的に接続するためのスルーホールと、そのスルーホールに対応して設けられるスルーホールパッドおよび半導体素子表面に設けられる電極パッドと、半導体素子と絶縁性基材の表面を被覆しかつ前記各パッドに対応した位置に開口部を設けてなる絶縁層と、この絶縁層の表面に沿って形成され、スルーホールパッドと電極パッドとを電気的に接続する導体配線とが設けられる。
そして、複数個の半導体素子内蔵型基板を積層して一体化する際、積層された半導体素子内蔵型基板どうしは、導電性バンプによって電気的に接続される。
以下、半導体素子内蔵型基板の構成をさらに詳しく説明する。
前記絶縁性基材は、例えばそのほぼ中央部、即ち半導体素子を収容する領域に上述した凹部が形成され、このような半導体素子の収容領域から外側に向かう周辺部には、多数の微細な貫通孔が穿設されるとともに、その貫通孔内には導電性物質によるスルーホールが形成される。
スルーホールと半導体素子とは、この半導体素子上に形成された電極パッドとスルーホールに対応して形成されたスルーホールパッドとの間に導体配線を形成することにより電気的に接続される。この導体配線は、半導体素子と絶縁性基材の表面を被覆しかつ前記各パッドに対応した位置に開口部を設けてなる絶縁層の表面に沿って形成され、スルーホールパッドと電極パッドとを電気的に接続する。この導体配線によって半導体素子内蔵型基板内の電気的な接続が行われる。
一方、積層する半導体素子内蔵型基板どうしの電気的接続は、各基板の前記絶縁性基材に設けられたスルーホールパッドを介し、とくにこの絶縁性基板に設けられた導電性バンプを介し、重ね合わされた基板と直接接触させることにより、電気的に接続し、多層回路基板を形造る。
即ち、このような半導体素子内蔵型基板は、ほぼ同じ構造を有する他の半導体素子内蔵型基板と共に積層され、必要に応じて接着剤を介して、一体化され、高密度化および高機能化された多層回路基板にされる。
上記積層、一体化された多層回路基板において、他の半導体素子内蔵型基板を介して外部に接続される半導体素子内蔵型基板の半導体素子は、導体配線およびそれに対応するスルーホールに接続され、重ね合された他の半導体素子内蔵型基板の導体配線またはスルーホールパッドに導電性バンプを介して直接接続されるので、半導体チップ間の距離の短縮化や、配線抵抗やインダクタンスに起因する不具合が低減され、その結果、電気信号の伝達を遅延なく高速で行うことができるようになる。
スルーホールの貫通孔径は、５０〜５００μｍ程度の場合、貫通孔内に導電性物質を充填し易く高い接続信頼性を得ることができ、高密度化も容易である。
上記スルーホールは、予め絶縁性基材に形成した貫通孔に、Ｗ−Ｍｏのプラグを挿入するか、めっき処理により導電性物質をめっきすることにより形成する。なお、上記めっきは、電解めっき処理または無電解めっき処理のいずれによっても行うことができるが、電解めっき処理が望ましい。
電解めっきとしては、例えば、Ｓｎ、Ｐｂ、Ａｇ、Ａｕ、Ｃｕ、Ｚｎ、Ｉｎ、Ｂｉ、半田またはスズ合金等が使用いられるが、特に、電解銅めっきが好適である。
また、めっき処理の代わりに、導電性ペーストを充填する方法、あるいは電解めっき処理又は無電解めっき処理によって貫通孔の一部にめっき膜を形成し、残存部分に導電ペーストを充填して行うこともできる。
上記導電性ペーストとしては、銀、銅、金、ニッケル、各種はんだから選ばれる１種または２種以上の金属粒子からなる導電性ペーストを使用できる。
また、上記金属粒子としては、金属粒子の表面に異種金属をコーティングしたものも使用できる。具体的には、銅粒子の表面に金または銀のような貴金属を被覆した金属粒子を使用することができる。
なお、導電性ペーストとしては、金属粒子に、エポキシ樹脂などの熱硬化性樹脂や、ポリフェニレンスルフィド（ＰＰＳ）樹脂を加えた有機系導電性ペーストが好ましい。
なお、スルーホール形成用貫通孔はレーザ加工で形成することが望ましいが、これに限らず、ドリル加工、パンチング加工等の機械的方法で穴開けすることも可能である。
前記スルーホールは、絶縁性基材の中央部から外側寄りの周辺部に設けられ、一方、絶縁性基材のほぼ中央部には半導体素子を実装するための凹部が形成される。その凹部は、半導体素子のサイズおよび厚さに応じて設けられ、その半導体素子を凹部内に収容したのち、必要に応じ適切な接着剤によって固定されることが好ましい。
また、前記絶縁性基材の凹部内に収容された半導体素子の表面と、絶縁性基材の表面とは、電極パッドの表面とスルーホールパッドの表面とが、ほぼ同一平面になるように、例えば、段差が１０μｍ以下に収まるように固定されることが望ましい。このような位置関係を保持することによって、半導体素子の端子からスルーホールまでを電気的に接続する配線層を平面的に形成することができ、配線回路の高密度化や半導体素子間の距離の短縮化を図ることができると共に、絶縁性基材の表面および半導体素子表面を覆って設ける絶縁層に対して、スルーホールパッドおよび電極パッドにそれぞれ対応した位置に設ける開口の深さを一定にすることができる。しかも、絶縁層の表面からスルーホールパッドおよび電極パッドに達する開口を形成する際の、露光条件またはレーザ加工条件の設定が容易となる。
前記半導体素子は、少なくとも絶縁性基材の凹部の底部で、たとえば、エポキシ系銀ペーストなどの接着剤により固定するか、半導体素子と絶縁性基材内壁材料との間に共晶合金を介在させて、凹部内壁に接着して固定することが好ましい。
前記絶縁性基材の表面および半導体素子表面を覆って設ける絶縁層としては、樹脂絶縁層が好適であり、熱硬化性樹脂、熱可塑性樹脂、あるいは熱硬化性樹脂と熱可塑性樹脂の複合体を用いることができる。
半導体素子を収容した絶縁性基材を覆う樹脂絶縁層としては、所定の加熱条件下において軟化するような樹脂フィルム、たとえば、熱硬化性のポリオレフィン系樹脂またはエポキシ系樹脂を主成分とした樹脂フィルムから形成されることが望ましい。ポリオレフィン系樹脂は、その一つとしてのシクロオレフィン系樹脂を用いることができる。このシクロオレフィン系樹脂は、誘電率および誘電正接が低いので、ＧＨｚ帯域の高周波信号を用いた場合でも信号の伝播遅延やエラーが起きにくく、さらには、剛性等の機械的特性にも優れるからである。
シクロオレフィン系樹脂としては、２−ノルボルネン、５−エチリデン−２−ノボルネンまたはこれらの誘導体からなる単量体の単独重合または共重合体であることが望ましい。
前記誘導体としては、２−ノルボルネンなどのシクロオレフィンに、架橋を形成するためのアミノ酸残基あるいはマレイン酸変性したもの等が結合したものが挙げられる。
前記共重合体を合成する場合の単量体としては、例えば、エチレン、プロピレンなどがある。その中でも熱硬化性シクロオレフィン系樹脂であることが望ましい。加熱を行って架橋を形成させることにより、より剛性が高くなり機械的特性が向上するからである。
このようなポリオレフィン系樹脂を主成分とする樹脂フィルムは、温度５０〜２５０℃、圧力９．８×１０４〜４．９×１０６Ｐａ、プレス時間１〜１２０分間の条件で加熱プレスして形成することが好ましい実施の形態である。
上記絶縁層には、その表面に半導体素子上に設けた電極パッドと絶縁性基材上に設けたスルーホールパッドとを電気的接続するために導体配線が設けられると共に、この絶縁層のスルーホールパッドおよび電極パッドに対応する位置には開口がそれぞれ形成され、それらの開口を介してスルーホールパッドと電極パッドとが導体配線を介して電気的に接続されている。
前記開口は、それぞれ電極パッドとスルーホールパッドの大きさに応じた開口径に形成されることが望ましい。また、この開口は、上記絶縁層を感光性樹脂で形成する場合は、露光、現像処理によって形成し、絶縁層を熱硬化性樹脂や熱可塑性樹脂で形成する場合は、レーザ照射によって開口を形成する。このとき、使用されるレーザ光としては、炭酸ガスレーザ、紫外線レーザ、エキシマレーザなどが望ましい。
上記開口を形成した後、必要に応じて絶縁層の表面を粗化して、その絶縁層上に形成される導体配線との密着性を向上させることもできる。
上記導体配線を無電解めっき処理によって形成する場合には、その絶縁層の表面に、無電解めっき用の触媒核が付与される。一般的な触媒核は、パラジウム−スズコロイド溶液などであり、基板を、この溶液中に浸漬、乾燥、加熱して、絶縁層表面に触媒核が固定させる。また、金属核をＣＶＤ、スパッタ、プラズマにより絶縁層表面に打ち込んで触媒核とすることができる。この場合、絶縁層表面に金属核が埋め込まれることになり、この金属核を中心にめっきが析出して導体配線が形成されるため、絶縁層として粗化しにくい樹脂やフッ素樹脂（ポリテトラフルオロエチレン等）のように導体配線との密着が悪い樹脂を用いた場合でも、密着性を確保できる。このような金属核としては、パラジウム、銀、金、白金、チタン、銅およびニッケルから選ばれる少なくとも１種以上がよい。なお、金属核の量は、２０μｇ／ｃｍ2以下がよい。この量を超えると金属核を除去しなければならないからである。
上記スルーホールパッドの表面、半導体素子の電極パッド表面および絶縁層の表面には、導体配線を形成する薄付け導体層が形成される。この薄付け導体層は、スパッタリングまたは無電解めっき処理によって形成され、それぞれ銅スパッタリングまたは無電解銅めっき処理が好ましい。この薄付け導体層上に、感光性ドライフィルムをラミネートした後、露光、現像処理によってめっきレジストを形成し、さらに、電解めっき処理を施して、導体層部分を厚付けすると共に、上記スルーホールパッドに対応する開口および半導体素子の電極パッドに対応する開口をそれぞれめっき充填する。電解めっきは、電解銅めっき処理によって形成されるのが好ましく、その厚みは、５〜３０μｍがよい。そしてさらに、めっきレジストを剥離した後、そのめっきレジスト下の薄付け導体層を、硫酸−過酸化水素の水溶液、過硫酸アンモニウムや過硫酸ナトリウム、過硫酸カリウムなどの過硫酸塩水溶液、塩化第二鉄や塩化第二銅の水溶液のいずれかをエッチング液として用いたエッチング処理によって溶解除去して、メモリーＩＣの電極パッドとスルーホールパッドとを電気的接続する導体配線が、絶縁層表面に沿って形成される。
上記導体配線は、基板のほぼ中央部に固定される半導体素子の電極パッドから外周部に向かって延設された微細な線幅のパターンで構成され、その厚みが５〜３０μｍであることが望ましく、１２μｍであることが最も好ましい。また、線幅と線間距離との比（Ｌ／Ｄ）は、５０μｍ／５０μｍ〜１００μｍ／１００μｍであることが望ましい。さらに、配線パターン上に形成されるパッドは、その口径が１５０〜５００μｍであることが望ましく、特に、３５０μｍであることが好ましい。
上記積層される半導体素子内蔵型基板どうしを電気的に接続するための導電性バンプは、めっき処理または導電性ペーストを印刷することによって形成されることが望ましい。このめっき処理による充填は、電解めっき処理または無電解めっき処理のいずれによっても行うことができるが、電解めっき処理が望ましい。電解めっき処理としては、例えば、Ｓｎ、Ｐｂ、Ａｇ、Ａｕ、Ｃｕ、Ｚｎ、Ｉｎ、Ｂｉ、半田またはスズ合金等を使用できるが、この実施形態においては、電解スズめっき処理が最適である。
前記導電性バンプの高さとしては、３〜３０μｍの範囲の場合、バンプの変形により、バンプの高さのばらつきを許容することができ、また、マイグレーションやウイスカーの発生が増加することもない。特に、およそ５μｍ程度の高さとすることが最も好ましい。また、導電性バンプは、めっき処理の代わりに、メタルマスクを用いたスクリーン印刷によって、導電性ペーストをスルーホールパッド上に印刷することによって形成することもできる。この導電性ペーストからなるバンプは、半硬化状態であることが望ましい。導電性ペーストは、半硬化状態でも硬く、熱プレス時に軟化した有機接着剤層を貫通させることができるからである。また、熱プレス時に変形して接触面積が増大し、導通抵抗を低くすることができるだけでなく、バンプの高さのばらつきを是正することができるからである。
この他に、導電性バンプは、低融点金属であるはんだペーストを印刷する方法や、はんだめっきを行う方法、あるいははんだ溶融液に浸漬する方法によって形成することができる。上記低融点金属としては、Ｐｂ−Ｓｎ系はんだ、Ａｇ−Ｓｎ系はんだ、インジウムはんだ等を使用することができる。
この半導体素子内蔵型基板のいずれかの面には、半導体素子内蔵型基板を相互に接着する接着剤層が形成されることが望ましく、この接着剤層は、半導体素子内蔵型基板のいずれかの面全体に樹脂を塗布し、乾燥させて、未硬化状態としたものであることが望ましい。
上記接着剤層は、有機系接着剤にて形成することが望ましい。その有機系接着剤としては、エポキシ樹脂、ポリイミド樹脂、熱硬化型ポリフェニレンエーテル（ＰＰＥ：Ｐｏｌｙｐｈｅｎｙｌｅｎ ｅｔｈｅｒ）、エポキシ樹脂と熱可塑性樹脂との複合樹脂、エポキシ樹脂とシリコン樹脂との複合樹脂、ＢＴレジンから選ばれる少なくとも１種の樹脂であることが望ましい。
ここで、有機系接着剤の溶剤としては、ＮＭＰ、ＤＭＦ、アセトン、エタノールを用いることができる。
上記有機系接着剤である未硬化樹脂の塗布方法は、カーテンコータ、スピンコータ、ロールコータ、スプレーコータ、スクリーン印刷などを使用できる。
上記接着剤層の厚さは、５〜５０μｍが望ましい。接着剤層は、取扱が容易になるため、予備硬化（プレキュア）しておくことが好ましい。
複数の前記半導体素子内蔵型基板を積層し、一体化させる場合、たとえば、表層側には、発熱量の大きい素子、たとえば、主として演算機能を有する半導体素子（ロジックＩＣ）を内蔵した基板を配置し、内層側には、比較的発熱量の小さい素子、たとえば、メモリー機能を主として有する半導体素子（メモリーＩＣ）を内蔵した基板を配置させ、それらの回路基板を互いに同一方向に積層し、一体化することが望ましい。
また、多層回路基板は、メモリー機能を主として有する半導体素子（メモリーＩＣ）を内蔵した半導体素子内蔵基板の複数個を同一方向に積層させ、一体化した後、その一体化した多層回路基板の最も表層側の基板の導体配線の一部をパッドの形態に形成し、そのパッド上に半田バンプを形成し、その半田バンプを介して演算機能を主として有する半導体素子（ロジックＩＣ）をフリップ実装することによって製造することもできる。
上記各基板の積層は、各基板に予め設けた位置決め用マークをＣＣＤカメラ等で光学的に検出し、その位置合わせを行いながら進め、そのような積層体を、５０〜２５０℃の温度で加熱しながら、０．５〜５ＭＰａの圧力でプレスして、すべての回路基板を、１度のプレス成形により一体化することができる。特に、好ましい加熱温度は、１６０〜２００℃の範囲である。
上記多層回路基板の表層の回路基板の導体配線のパッド上に、半導体素子以外の他の電子部品を実装することができる。
さらに、多層回路基板の最外層の回路基板にあっては、パッドを含んだ導体配線を形成させ、その導体配線のパッド上に、たとえば、ニッケル−金層を形成し、その金−ニッケル層上にはんだボールまたはピンを接合して、マザーボードへの接続端子とすることができる。
以下、本発明にかかる半導体素子内蔵型多層回路基板について、実施例を用いて具体的に説明する。なお、この実施例では、４個の半導体素子内蔵基板を順次積層して４層に多層化したが、本発明は、この例だけに限定されるものではなく、実装する半導体素子の特性、容量、厚み等または絶縁性基材の種類、厚み等に応じて、３層以下または５層以上の多層回路基板の製造にも適用できることは勿論のことである。
（実施例１）
半導体素子内蔵型多層回路基板を、下記（１）〜（１７）の工程にしたがって製造した。特性をまとめて表１に示した。
（１） 窒化アルミニウム粉末（トクヤマ社製、平均粒径１．１μｍ）：１００質量部、イットリア（平均粒径０．４μｍ）：４質量部、ショ糖：０．２質量部、および１−ブタノールおよびエタノール：計５３質量部からなる混合物をドクターブレード法を用いて成形し、グリーンシート１０を得た（図１（ａ）参照）。
（２） このグリーンシート１０を８０℃で５時間乾燥させた後、これを、パンチングしてスルーホール用貫通孔１６を形成した（図１（ｂ）参照）。なお、スルーホール用貫通孔は、パンチングの他、レーザ加工やドリル加工等の方法によって形成することも可能である。
（３） 次いで、平均粒径３μｍのタングステン粒子：１００質量部、アクリル系バインダ：１．９質量部、α-テルピネオール溶媒：３．７質量部、分散剤：０．２質量部を混合して導電性ペーストを調整し、これを、上記（２）で作製したスルーホール用貫通孔１６に充填し、スルーホール２０を形成した。なお、スルーホール２０の直径は、０．３ｍｍであった（図１（ｃ）参照）。
（４） これを６００℃で５時間脱脂し、その後１８９０℃、圧力１５０ｋｇ／ｃｍ2の条件で３時間ホットプレスし、窒化アルミニウム板状体を得た。この板状体を、直径２３０ｍｍの円状に切り出し、窒化アルミニウムからなる絶縁性基材１とした。なお、得られた絶縁性基材１の２０〜３００℃の範囲における熱膨張率を測定したところ、５．７×１０-6/Ｋであった。
（５） 上記（４）で得た絶縁性基材１を、ダイヤモンド砥石で研磨した後、マスクを載置し、ガラスビーズによるブラスト処理によって表面に半導体素子収納用凹部２５を形成した（図１（ｄ））。以下、絶縁性基材１の凹部形成面を「第１の表面」と言う。
（６）次に、絶縁性基材１の第１の表面に、厚さ１０μｍの銅箔を貼り付け、さらに銅箔を覆って感光性ドライフィルムレジストを貼付した後、露光、現像処理してエッチングレジスト層を形成し、エッチングレジスト非形成部分の銅箔を、塩化第二銅のエッチング溶液で処理することにより、スルーホール20に対応した位置に直径３００μｍのスルーホールパッド４０を形成した。（図１(ｄ)）。このスルーホールパッド４０は、その外径がスルーホール口径とほぼ同じであるように形成されることが好ましい。
（７） 上記（５）で得た凹部２５の内壁に、接着剤（藤倉化成製エポキシ系銀ペースト：ＳＡ−２０２４）を塗布し、その状態でダイシングによりチップ状に成形された半導体素子２６（シリコン基材：２０〜３００℃における熱膨張率４．６×１０-6／Ｋ）を嵌め込み、これを窒素雰囲気中で１７０℃、１５分間加熱処理し、前記接着剤を乾燥、硬化させることにより、半導体素子２６を凹部２５内壁に接着、固定する。その際、半導体素子２６の電極パッド２７の表面が、絶縁性基材１の第１の表面に形成したスルーホールパッド４０の表面とほぼ同一の平面上にあるように固定した（図１（ｅ）参照）。
（８） 次に、前記半導体素子２６が収容・固定された絶縁性基材１の表面上に、所定の加熱条件下において軟化するような樹脂フィルムとして、厚さ５０μｍの熱硬化型のポリオレフィン樹脂シートを温度５０〜１８０℃まで昇温しながら、９．８×１０３Ｐａの圧力で加熱プレスして積層し、ポリオレフィン系樹脂からなる樹脂絶縁層３０を設けた（図１（ｆ）参照）。
（９） ポリオレフィン系樹脂からなる樹脂絶縁層３０の表面側から、レーザ照射を行って、スルーホールパッド４０に達する開口３２および半導体素子２６の電極パッド２７に達する開口３４を設けた（図１（ｇ）参照）。
さらに、ＣＦ4および酸素混合気体のプラズマ処理により、デスミアおよびポリオレフィン系樹脂絶縁層表面の改質を行った。この改質により、表面にはＯＨ基やカルボニル基、ＣＯＯＨ基などの親水性基が確認された。
（１０） さらに、銅をターゲットにしたスパッタリングを行って、前記（９）にて形成されたポリオレフィン系樹脂からなる樹脂絶縁層３０の表面と、開口３２および３４の内壁面に、導体下地層としての厚さが０．１μｍの銅スパッタ層（図示せず）を形成した。
（１１） 前記（１０）で形成した銅スパッタ層上に、感光性ドライフィルムを使用して、厚さ１５μｍのめっきレジスト（図示せず）を設けた。
（１２） さらに、電解銅めっき処理を施して、厚さ１５μｍの電解銅めっきを形成し、接続配線パターン４２となるべき導体層を厚付けするとともに、開口３２および３４をめっき充填した（図１（ｇ））。
（１３） 次いで、上記（１１）で形成しためっきレジストを剥離除去した後、そのめっきレジスト下の銅スパッタ層および電解銅めっきを溶解除去し、電解銅めっきと銅スパッタ層とからなる配線パターン４２を形成する。これによって、半導体素子２６の電極パッド２７とスルーホール２０とが電気的に接続される（図１（ｇ）参照）。
（１４） さらに、市販の電解めっき水溶液で電解すずめっき処理を施して、絶縁性基材の第１の表面とは反対側の表面（以下、「第２の表面」という）のスルーホール２０上に、電解すずめっきして、直径１５０μｍ、高さ５μｍ、ピッチ５００μｍの導電性バンプ４４を形成した。この際、絶縁性基材１の第１の表面にはPETフィルム１７を貼付しておく（図１（ｈ）参照）。
（１５） 前記（１４）にて導電性バンプ４４を形成した絶縁性基材１の第２の表面に、エポキシ樹脂からなる接着剤を塗布し、乾燥させて接着剤層４６を形成した（図１（ｉ）参照）。なお、本実施例では、接着剤層46を絶縁性基材１の第２の表面に予め形成したが、各回路基板が製造されて後、多層化する段階において、適切な個所に接着剤を塗布し、乾燥した状態の未硬化樹脂からなる接着剤層を形成しても良い。
（１６） 前記（１５）にて形成した絶縁性基材１をダイシングソーにより各半導体素子ごとに切断、分割して個々の半導体内蔵型回路基板を製造した。
（１７）これら個片化した４枚の半導体内蔵型回路基板を、同一方向に配向させて積層し、温度１８０℃で加熱するとともに、圧力２ＭＰａでプレスすることで、各回路基板に設けた接着剤層を硬化し、半導体素子内蔵型基板５０Ａ〜５０Ｄを強固に接着して一体化して、半導体素子内蔵型多層回路基板を得た。なお、熱プレスとしては、真空熱プレスを用いた（図２参照）。
得られた半導体素子内蔵型多層回路基板の各半導体素子を平均負荷条件で駆動し、その際の最外層（５０Ｄ）に位置する半導体素子直上の表面温度と、最内層（５０Ａ）に位置する半導体素子の温度を測定し、その結果を表２に示した。
表２の結果より、得られた半導体素子内蔵型多層回路基板は、最外層（５０Ｄ）の半導体素子と最内層（５０Ａ）の半導体素子との温度差が小さく、放熱特性に優れ、良好に作動することが認められた。
（実施例２）
上記（７）の工程を下記工程（Ａ）に替えた以外は、実施例１と同様にして半導体素子内蔵型多層回路基板を製造した。特性は、表１に示したとおりである。
（Ａ） 上記（５）で得た凹部25に位置する部位に開口を設けたステンレス製のメタルマスクをマスクとして、凹部25の内壁にＡｕを１〜１０μｍの厚さで蒸着する。次に、このＡｕ膜上に、ダイシングによりチップ状に成形された半導体素子26（シリコン基材：２５〜４５０℃における熱膨張率４．６×10-6／Ｋ）を嵌め込み、これを窒素雰囲気中で４００℃、１０分間加熱処理し、凹部25の内壁に蒸着したＡｕ膜と半導体素子26との間にＡｕとＳｉとの共晶を形成させることで、半導体素子26を凹部25の内壁に接着・固定した。その際、半導体素子26の電極パッド27の表面が、絶縁性基材１の第１の表面に形成したスルーホールパッド40の表面とほぼ同一の平面上にあるように固定した。
得られた半導体素子内蔵型多層回路基板について、実施例１と同様にして最外層（５０Ｄ）の半導体素子直上の表面温度と、最内層（５０Ａ）半導体素子の温度を測定し、その結果を表２に示した。
表２の結果より、得られた半導体素子内蔵型多層回路基板は、最外層（５０Ｄ）の半導体素子と最内層（５０Ａ）の半導体素子との温度差が小さく、放熱特性に優れ、良好に作動することが認められた。
（実施例３）
上記（１４）の工程を下記（Ｂ）の工程に代えた以外は、実施例１と同様にして半導体素子内蔵型多層回路基板を製造した。特性は、表１に示したとおりである。
（Ｂ）絶縁性基材１の第１の表面とは反対側の表面（以下、「第２の表面」という）のスルーホール20上に、低融点金属であるスズ−銀系はんだからなる導電性ペーストを用いて、印刷によって、直径８０μｍ、高さ３０μｍ、ピッチ６００μｍで導電性バンプ44を形成した。
得られた半導体素子内蔵型多層回路基板について、実施例１と同様にして最外層（５０Ｄ）の半導体素子直上の表面温度と、最内層（５０Ａ）半導体素子の温度を測定し、その結果を表２に示した。
印刷法により導電性バンプ44を形成したため、実施例１と同様の放熱特性を持つ多層回路基板を低コストに製造することができた。
（実施例４〜５）
本実施例では、それぞれ熱膨張率、熱伝導率、板厚および凹部の厚さの異なる窒化アルミニウム焼結体からなる絶縁性基材を用いて半導体素子内蔵型多層回路基板を製造した。特性は、表１に示したとおりである。
得られた半導体素子内蔵型多層回路基板について、実施例１と同様にして最外層（５０Ｄ）に位置する半導体素子直上の表面温度と、最内層（５０Ａ）に位置する半導体素子の温度を測定し、その結果を表２に示した。
表２の結果より、得られた半導体素子内蔵型多層回路基板は、最外層（５０Ｄ）の半導体素子と最内層（５０Ａ）の半導体素子との温度差が大きいものの、良好に作動することが認められた。
（参考例）
半導体素子２６の電極パッド２７表面と、絶縁性基材１のスルーホールパッド４０表面との段差を変えた以外は、上記実施例１と同様にして半導体素子内蔵型多層回路基板を製造した。特性を表１に示した。
得られた半導体素子内蔵型多層回路基板について、実施例１と同様にして最外層（５０Ｄ）に位置する半導体素子直上の表面温度と、最内層（５０Ａ）に位置する半導体素子の温度を測定し、その結果を表２に示した。
参考例の半導体素子内蔵型多層回路基板は、絶縁性基材１の凹部２５内に収容した半導体素子２６の表面と該絶縁性基材１のスルーホールパッド４０表面との段差が大きい（＞10μm）ため、配線接続が不良となり、動作させることができなかった。
（比較例）
絶縁性基材１として面方向の熱膨張率が１５×10-5／Ｋのガラス・エポキシ樹脂複合材料を用いて製造した半導体素子内蔵型多層回路基板について、最外層（５０Ｄ）の半導体素子直上の表面温度と、最内層（５０Ａ）半導体素子の温度を測定した。その結果、半導体素子内蔵型多層回路基板は、過昇温（200℃超）により破損してしまった（表１および表２参照）。
Figure 2007096192
Figure 2007096192
本発明は、多数のＬＳＩチップやメモリの高密度実装化、高精度化、高信頼性化が要求されるパソコンや周辺端末機器等、各種電子装置に利用することができる。
（ａ）〜（ｉ）は、本発明の実施例にかかる半導体素子内蔵型回路基板の製造工程の一部を示す図である。 本発明の実施例にかかる半導体素子内蔵型多層回路基板を示す図である。
符号の説明
１ 絶縁性基材
１０ グリーンシート
１６ スルーホール用貫通孔
１７ ＰＥＴフィルム
２０ 充填スルーホール
２５ 半導体素子収容凹部
２６ 半導体素子
２７ 電極パッド
３０ 樹脂絶縁層
３２、３４ 開口
４０ スルーホールパッド
４２ 接続配線パターン
４４ 導電性バンプ
４６ 接着剤層
５０Ａ〜５０Ｄ 半導体素子内蔵基板

Claims (7)

  1. 絶縁性基材に設けた凹部内に半導体素子を収容してなる半導体素子内蔵型基板の複数個を積層して形成した多層回路基板であって、前記絶縁性基材が、高熱伝導性セラミックスからなると共に、この絶縁性基材の熱膨張率と前記半導体素子の熱膨張率との、２０〜３００℃の温度域における差が、１×１０-5／Ｋ未満であることを特徴とする半導体素子内蔵型多層回路基板。
  2. 半導体素子内蔵型基板は、絶縁性基材の上下面を電気的に接続するためのスルーホールと、そのスルーホールに対応して設けられたスルーホールパッドおよび半導体素子表面に設けられた電極パッドと、半導体素子と絶縁性基材の表面を被覆し、かつ前記各パッドに対応した位置に開口部を設けてなる絶縁層と、この絶縁層の表面に形成され、スルーホールパッドと半導体素子の電極パッドとを接続する導体配線とを有することを特徴とする請求項１に記載の半導体素子内蔵型多層回路基板。
  3. 半導体素子内蔵型基板どうしが、導電性バンプによって電気的に接続されてなることを特徴とする請求項１または２に記載の半導体素子内蔵型多層回路基板。
  4. 前記凹部の底部厚みが、１０〜２５０μｍであることを特徴とする請求項１〜３のいずれか１項に記載の半導体素子内蔵型多層回路基板。
  5. 前記高熱伝導性セラミックスは、熱伝導率が１００Ｗ/(ｍ・Ｋ)以上のセラミックスであることを特徴とする請求項１〜４のいずれか１項に記載の半導体素子内蔵型多層回路基板。
  6. 前記高熱伝導性セラミックスが、窒化アルミニウムであることを特徴とする請求項１〜５のいずれか１項に記載の半導体素子内蔵型多層回路基板。
  7. 前記絶縁性基材の凹部内に収容した半導体素子の表面と、該絶縁性基材の表面との段差が１０μｍ以内であることを特徴とする請求項１〜６のいずれか１項に記載の半導体素子内蔵型多層回路基板。
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