JPH0786499A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0786499A JPH0786499A JP5225327A JP22532793A JPH0786499A JP H0786499 A JPH0786499 A JP H0786499A JP 5225327 A JP5225327 A JP 5225327A JP 22532793 A JP22532793 A JP 22532793A JP H0786499 A JPH0786499 A JP H0786499A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- outer leads
- main body
- semiconductor device
- ics
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】基板へのＩＣの実装効率を向上させる。
【構成】メモリＩＣ１１ａは、アウタ−リ−ドを有して
いる。メモリＩＣ１１ｂは、メモリＩＣ１１ａ上に積み
重なって配置されている。メモリＩＣ１１ｂのアウタ−
リ−ドの一つは、メモリＩＣ１１ａのアウタ−リ−ドの
一つに対応して接触している。メモリＩＣ１１ｂのアウ
タ−リ−ドは、クリップ状となっており、メモリＩＣ１
１ａに結合される。
いる。メモリＩＣ１１ｂは、メモリＩＣ１１ａ上に積み
重なって配置されている。メモリＩＣ１１ｂのアウタ−
リ−ドの一つは、メモリＩＣ１１ａのアウタ−リ−ドの
一つに対応して接触している。メモリＩＣ１１ｂのアウ
タ−リ−ドは、クリップ状となっており、メモリＩＣ１
１ａに結合される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関するも
ので、特にメモリモジュ−ルに使用されるものである。
ので、特にメモリモジュ−ルに使用されるものである。
【０００２】
【従来の技術】従来のメモリモジュ−ルについて説明す
る。図５は、ＳＯＪ搭載メモリモジュ−ルの一例を示
し、図６は、ＴＳＯＰ搭載メモリモジュ−ルの一例を示
している。
る。図５は、ＳＯＪ搭載メモリモジュ−ルの一例を示
し、図６は、ＴＳＯＰ搭載メモリモジュ−ルの一例を示
している。
【０００３】これらメモリモジュ−ルは、基板１の片面
又は両面に複数のメモリＩＣ２が平面的に並んで配置さ
れた構造を有している。このような構造では、メモリＩ
Ｃ２は、平面的に配置されているため、メモリＩＣの実
装密度に限界がある。
又は両面に複数のメモリＩＣ２が平面的に並んで配置さ
れた構造を有している。このような構造では、メモリＩ
Ｃ２は、平面的に配置されているため、メモリＩＣの実
装密度に限界がある。
【０００４】図７は、メモリＩＣを立体的に積み重ねた
メモリモジュ−ルの一例を示している。これらメモリモ
ジュ−ルでは、互いに重ねて配置されるメモリＩＣ２の
アウタ−リ−ド同士が短絡しなことが必要である。従っ
て、図７（ａ）に示すように、メモリＩＣ２を直交させ
て配置したり、図７（ｂ）に示すように、上部のメモリ
ＩＣ２が下部のメモリＩＣ２を覆うようにアウタ−リ−
ドの形状を変化させるなどの工夫が必要である。また、
メモリＩＣの実装密度にも限界がある。
メモリモジュ−ルの一例を示している。これらメモリモ
ジュ−ルでは、互いに重ねて配置されるメモリＩＣ２の
アウタ−リ−ド同士が短絡しなことが必要である。従っ
て、図７（ａ）に示すように、メモリＩＣ２を直交させ
て配置したり、図７（ｂ）に示すように、上部のメモリ
ＩＣ２が下部のメモリＩＣ２を覆うようにアウタ−リ−
ドの形状を変化させるなどの工夫が必要である。また、
メモリＩＣの実装密度にも限界がある。
【０００５】
【発明が解決しようとする課題】このように、従来は、
種々のメモリモジュ−ルが開発されているが、メモリＩ
Ｃの実装密度に限界があった。本発明は、上記欠点を解
決すべくなされたもので、その目的は、積み重ねタイプ
のパッケ−ジにおいて、基板への実装効率を最大限に向
上し得る半導体装置を提供することである。
種々のメモリモジュ−ルが開発されているが、メモリＩ
Ｃの実装密度に限界があった。本発明は、上記欠点を解
決すべくなされたもので、その目的は、積み重ねタイプ
のパッケ−ジにおいて、基板への実装効率を最大限に向
上し得る半導体装置を提供することである。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、第１の本体及び前記第１の
本体から突出するＮ本のアウタ−リ−ドを有する第１の
ＩＣと、前記第１の本体上に積み重なって配置される第
２の本体及び前記第２の本体から突出するＮ本のアウタ
−リ−ドを有する第２のＩＣとを備えており、前記第２
のＩＣのアウタ−リ−ドの一つは、前記第１のＩＣのア
ウタ−リ−ドの一つに対応して接触している。
め、本発明の半導体装置は、第１の本体及び前記第１の
本体から突出するＮ本のアウタ−リ−ドを有する第１の
ＩＣと、前記第１の本体上に積み重なって配置される第
２の本体及び前記第２の本体から突出するＮ本のアウタ
−リ−ドを有する第２のＩＣとを備えており、前記第２
のＩＣのアウタ−リ−ドの一つは、前記第１のＩＣのア
ウタ−リ−ドの一つに対応して接触している。
【０００７】本発明の半導体装置は、第１の本体及び前
記第１の本体から突出するＮ本のアウタ−リ−ドを有
し、基板に実装される第１のＩＣと、前記第１の本体上
に積み重なって配置される第２の本体及び前記第２の本
体から突出するＮ本のアウタ−リ−ドを有する第２のＩ
Ｃとを備えており、前記第２のＩＣのアウタ−リ−ドの
一つは、前記第１のＩＣのアウタ−リ−ドの一つに対応
して接触している。前記第２のＩＣの各アウタ−リ−ド
は、クリップ状となっており、前記第１のＩＣの各アウ
タ−リ−ドを弾性力により挟み付けることが可能であ
る。
記第１の本体から突出するＮ本のアウタ−リ−ドを有
し、基板に実装される第１のＩＣと、前記第１の本体上
に積み重なって配置される第２の本体及び前記第２の本
体から突出するＮ本のアウタ−リ−ドを有する第２のＩ
Ｃとを備えており、前記第２のＩＣのアウタ−リ−ドの
一つは、前記第１のＩＣのアウタ−リ−ドの一つに対応
して接触している。前記第２のＩＣの各アウタ−リ−ド
は、クリップ状となっており、前記第１のＩＣの各アウ
タ−リ−ドを弾性力により挟み付けることが可能であ
る。
【０００８】
【作用】上記構成によれば、ＩＣを複数個積み重ねるこ
とが可能であり、また、各ＩＣのアウタ−リ−ドを互い
に触させている。従って、基板への実装効率を最大限に
向上させることができる。また、ＩＣのアウタ−リ−ド
をＳ字状のクリップとすることにより、装着が容易で離
脱し難いメモリモジュ−ルを提供することができる。
とが可能であり、また、各ＩＣのアウタ−リ−ドを互い
に触させている。従って、基板への実装効率を最大限に
向上させることができる。また、ＩＣのアウタ−リ−ド
をＳ字状のクリップとすることにより、装着が容易で離
脱し難いメモリモジュ−ルを提供することができる。
【０００９】
【実施例】以下、図面を参照しながら、本発明の一実施
例について詳細に説明する。図１は、本発明の一実施例
に係わる半導体装置を示している。この半導体装置は、
二つのメモリＩＣ１１ａ，１１ｂが積み重ねられたもの
である。下部のメモリＩＣ１１ａは、基板に実装される
ため、そのアウタ−リ−ドの形状は、従来のメモリＩＣ
（ＳＯＰ、ＳＯＪなど）のアウタ−リ−ドの形状と同じ
にすることができる。
例について詳細に説明する。図１は、本発明の一実施例
に係わる半導体装置を示している。この半導体装置は、
二つのメモリＩＣ１１ａ，１１ｂが積み重ねられたもの
である。下部のメモリＩＣ１１ａは、基板に実装される
ため、そのアウタ−リ−ドの形状は、従来のメモリＩＣ
（ＳＯＰ、ＳＯＪなど）のアウタ−リ−ドの形状と同じ
にすることができる。
【００１０】上部のメモリＩＣ１１ｂは、下部のメモリ
ＩＣ１１ａにぴったり重なっている。従って、上部のメ
モリＩＣ１１ｂのアウタ−リ−ドと下部のメモリＩＣ１
１ａのアウタ−リ−ドは、その数が同じであり、かつ、
接触している。
ＩＣ１１ａにぴったり重なっている。従って、上部のメ
モリＩＣ１１ｂのアウタ−リ−ドと下部のメモリＩＣ１
１ａのアウタ−リ−ドは、その数が同じであり、かつ、
接触している。
【００１１】上部のメモリＩＣ１１ｂのアウタ−リ−ド
は、下部のメモリＩＣ１１ａのアウタ−リ−ドに完全に
結合し、容易に外れることがないように、クリップ状と
なっている。従って、上部のメモリＩＣ１１ｂは、その
アウタ−リ−ドの弾性力により下部のメモリＩＣ１１ａ
に結合される。
は、下部のメモリＩＣ１１ａのアウタ−リ−ドに完全に
結合し、容易に外れることがないように、クリップ状と
なっている。従って、上部のメモリＩＣ１１ｂは、その
アウタ−リ−ドの弾性力により下部のメモリＩＣ１１ａ
に結合される。
【００１２】なお、上部のメモリＩＣ１１ｂのアウタ−
リ−ドの形状は、当該上部のメモリＩＣ１１ｂを下部の
メモリＩＣ１１ａに嵌め込み易く、外れ難くなるよう
に、Ｓ字状になっているのがよい。また、下部のメモリ
ＩＣ１１ａのアウタ−リ−ドの形状も同様に、上部のメ
モリＩＣ１１ｂと下部のメモリＩＣ１１ａが外れ難くな
るように、Ｓ字状になっているのがよい。
リ−ドの形状は、当該上部のメモリＩＣ１１ｂを下部の
メモリＩＣ１１ａに嵌め込み易く、外れ難くなるよう
に、Ｓ字状になっているのがよい。また、下部のメモリ
ＩＣ１１ａのアウタ−リ−ドの形状も同様に、上部のメ
モリＩＣ１１ｂと下部のメモリＩＣ１１ａが外れ難くな
るように、Ｓ字状になっているのがよい。
【００１３】本発明の半導体装置では、上述のように、
上部のメモリＩＣ１１ｂのアウタ−リ−ドと下部のメモ
リＩＣ１１ａのアウタ−リ−ドは、その数が同じであ
り、かつ、接触している。従って、本発明の半導体装置
では、メモリＩＣ１１ａ，１１ｂの内部配線について以
下の工夫をしている。
上部のメモリＩＣ１１ｂのアウタ−リ−ドと下部のメモ
リＩＣ１１ａのアウタ−リ−ドは、その数が同じであ
り、かつ、接触している。従って、本発明の半導体装置
では、メモリＩＣ１１ａ，１１ｂの内部配線について以
下の工夫をしている。
【００１４】図２は、メモリデバイスの一般的なピンレ
イアウト及びブロック図を、１メガＳＲＡＭを例として
示すものである。このメモリデバイスに必要とされる３
２本のピンのうち、アウトプットイネ−ブル端子／Ｏ
Ｅ、リ−ド・ライトコントロ−ル入力端子Ｒ／Ｗ、及び
チップイネ−ブル入力端子／ＣＥ１、ＣＥ２の４本のピ
ンについては、メモリＩＣの選択に使用されるため、当
該メモリＩＣ毎に独立に設けなければならない。しか
し、残りの２８本のピン（デ−タ入力・出力端子Ｉ／Ｏ
１〜Ｉ／Ｏ８、アドレス入力端子Ａ０〜Ａ１６など）に
ついては、当該メモリＩＣ毎に独立に設ける必要はな
く、共通化することが可能である。
イアウト及びブロック図を、１メガＳＲＡＭを例として
示すものである。このメモリデバイスに必要とされる３
２本のピンのうち、アウトプットイネ−ブル端子／Ｏ
Ｅ、リ−ド・ライトコントロ−ル入力端子Ｒ／Ｗ、及び
チップイネ−ブル入力端子／ＣＥ１、ＣＥ２の４本のピ
ンについては、メモリＩＣの選択に使用されるため、当
該メモリＩＣ毎に独立に設けなければならない。しか
し、残りの２８本のピン（デ−タ入力・出力端子Ｉ／Ｏ
１〜Ｉ／Ｏ８、アドレス入力端子Ａ０〜Ａ１６など）に
ついては、当該メモリＩＣ毎に独立に設ける必要はな
く、共通化することが可能である。
【００１５】そこで、ｎ個のメモリＩＣを積み重ねる場
合、メモリＩＣのアウタ−リ−ドのピン数は、（共通の
２８本のピン）＋（独立の４本のピン）×ｎ＝（２８＋
４ｎ）とすればよいことがわかる。
合、メモリＩＣのアウタ−リ−ドのピン数は、（共通の
２８本のピン）＋（独立の４本のピン）×ｎ＝（２８＋
４ｎ）とすればよいことがわかる。
【００１６】従って、図１に示すように、２個のメモリ
ＩＣを積み重ねる場合には、３６本とすればよい。但
し、（独立の４本のピン）×２については、図３に示す
ように、４本のピンＡを上部のメモリＩＣ１１ｂ用とし
て使用し、４本のピンＢを下部のメモリＩＣ１１ａ用と
して使用して、これらのピンの独立性を保つことが必要
である。なお、図３において、１２は、半導体チップ、
１３は外囲器である。
ＩＣを積み重ねる場合には、３６本とすればよい。但
し、（独立の４本のピン）×２については、図３に示す
ように、４本のピンＡを上部のメモリＩＣ１１ｂ用とし
て使用し、４本のピンＢを下部のメモリＩＣ１１ａ用と
して使用して、これらのピンの独立性を保つことが必要
である。なお、図３において、１２は、半導体チップ、
１３は外囲器である。
【００１７】図４は、９個のメモリＩＣを積み重ねた例
を示すものである。図２のメモリデバイスについていえ
ば、６４本のピンが必要となることになる。最も下のＮ
ｏ．９のメモリＩＣは、実装用ＩＣとして、従来のＳＭ
Ｄやピン挿入タイプのＩＣと同様のアウタ−リ−ド形状
を有している。
を示すものである。図２のメモリデバイスについていえ
ば、６４本のピンが必要となることになる。最も下のＮ
ｏ．９のメモリＩＣは、実装用ＩＣとして、従来のＳＭ
Ｄやピン挿入タイプのＩＣと同様のアウタ−リ−ド形状
を有している。
【００１８】また、各メモリＩＣにチップセレクト端子
ＣＳを設ける場合、例えばピンａについてはＮｏ．１の
メモリＩＣ用のチップセレクト端子ＣＳとして使用し、
その他のＮｏ．２〜９のメモリＩＣではピンａは未使用
端子とする。また、ピンｂについてはＮｏ．２のメモリ
ＩＣ用のチップセレクト端子ＣＳとして使用し、その他
のＮｏ．１，３〜９のメモリＩＣではピンｂは未使用端
子とする。このような構成にすることで、各メモリＩＣ
における信号の短絡を防ぎ、本発明の半導体装置を実効
あるものとしている。
ＣＳを設ける場合、例えばピンａについてはＮｏ．１の
メモリＩＣ用のチップセレクト端子ＣＳとして使用し、
その他のＮｏ．２〜９のメモリＩＣではピンａは未使用
端子とする。また、ピンｂについてはＮｏ．２のメモリ
ＩＣ用のチップセレクト端子ＣＳとして使用し、その他
のＮｏ．１，３〜９のメモリＩＣではピンｂは未使用端
子とする。このような構成にすることで、各メモリＩＣ
における信号の短絡を防ぎ、本発明の半導体装置を実効
あるものとしている。
【００１９】
【発明の効果】以上、説明したように、本発明の半導体
装置によれば、次のような効果を奏する。メモリＩＣを
複数個積み重ねると共に各メモリＩＣのアウタ−リ−ド
を接触させている。従って、基板への実装効率を最大限
に向上させることができる。しかも、各メモリＩＣに独
立に必要なピンについては、一つのメモリＩＣのみに接
続されるようにして、信号の短絡を防いでいる。また、
メモリＩＣのアウタ−リ−ドをＳ字状のクリップとする
ことにより、装着が容易で離脱し難いメモリモジュ−ル
を提供することができる。
装置によれば、次のような効果を奏する。メモリＩＣを
複数個積み重ねると共に各メモリＩＣのアウタ−リ−ド
を接触させている。従って、基板への実装効率を最大限
に向上させることができる。しかも、各メモリＩＣに独
立に必要なピンについては、一つのメモリＩＣのみに接
続されるようにして、信号の短絡を防いでいる。また、
メモリＩＣのアウタ−リ−ドをＳ字状のクリップとする
ことにより、装着が容易で離脱し難いメモリモジュ−ル
を提供することができる。
【図１】本発明の一実施例に係わる半導体装置を示す
図。
図。
【図２】メモリデバイスの一例を示す図。
【図３】図１の半導体装置のインナ−リ−ド部分を示す
図。
図。
【図４】本発明の他の実施例に係わる半導体装置を示す
図。
図。
【図５】従来の半導体装置を示す図。
【図６】従来の半導体装置を示す図。
【図７】従来の半導体装置を示す図。
１１ａ，１１ｂ …メモリＩＣ、 １２ …半導体チップ、 １３ …外囲器。
Claims (3)
- 【請求項１】 第１の本体及び前記第１の本体から突出
するＮ本のアウタ−リ−ドを有する第１のＩＣと、前記
第１の本体上に積み重なって配置される第２の本体及び
前記第２の本体から突出するＮ本のアウタ−リ−ドを有
する第２のＩＣとを備え、前記第２のＩＣのアウタ−リ
−ドの一つは、前記第１のＩＣのアウタ−リ−ドの一つ
に対応して接触していることを特徴とする半導体装置。 - 【請求項２】 第１の本体及び前記第１の本体から突出
するＮ本のアウタ−リ−ドを有し、基板に実装される第
１のＩＣと、前記第１の本体上に積み重なって配置され
る第２の本体及び前記第２の本体から突出するＮ本のア
ウタ−リ−ドを有する第２のＩＣとを備え、前記第２の
ＩＣのアウタ−リ−ドの一つは、前記第１のＩＣのアウ
タ−リ−ドの一つに対応して接触していることを特徴と
する半導体装置。 - 【請求項３】 前記第２のＩＣの各アウタ−リ−ドは、
クリップ状となっており、前記第１のＩＣの各アウタ−
リ−ドを弾性力により挟み付けることが可能な請求項１
又は２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225327A JPH0786499A (ja) | 1993-09-10 | 1993-09-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225327A JPH0786499A (ja) | 1993-09-10 | 1993-09-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786499A true JPH0786499A (ja) | 1995-03-31 |
Family
ID=16827619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5225327A Pending JPH0786499A (ja) | 1993-09-10 | 1993-09-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786499A (ja) |
-
1993
- 1993-09-10 JP JP5225327A patent/JPH0786499A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6831353B2 (en) | Interdigitated leads-over-chip lead frame and device for supporting an integrated circuit die | |
| US6344976B1 (en) | Interdigitated leads-over-chip lead frame device and method for supporting an integrated circuit die | |
| EP0713609B1 (en) | Stack of ic chips as substitute for single ic chip | |
| US7259450B2 (en) | Double-packaged multi-chip semiconductor module | |
| EP0430458B1 (en) | Semiconductor chip packages and modules formed of stacks of such packages | |
| US4884237A (en) | Stacked double density memory module using industry standard memory chips | |
| TW200414501A (en) | Semiconductor device | |
| JPH08504060A (ja) | Ｉｃマイクロプロセッサ用で、構造的にｉｃマイクロプロセッサに組み合わされたｉｃメモリー積層を含むモジュール | |
| JPS6033311B2 (ja) | 垂直半導体集積回路チツプ・パツケ−ジ | |
| JPH01107548A (ja) | 半導体装置 | |
| US11594522B2 (en) | Semiconductor devices with duplicated die bond pads and associated device packages and methods of manufacture | |
| JPH1187640A (ja) | 半導体装置および電子装置 | |
| US6052289A (en) | Interdigitated leads-over-chip lead frame for supporting an integrated circuit die | |
| JPS60254762A (ja) | 半導体素子のパツケ−ジ | |
| US20070246835A1 (en) | Semiconductor device | |
| JP4754201B2 (ja) | 半導体装置 | |
| JPH0786499A (ja) | 半導体装置 | |
| JPH1140745A (ja) | 半導体装置およびその半導体装置を組み込んだ電子装置 | |
| JPH061095A (ja) | メモリカード | |
| JP2000022079A (ja) | 半導体集積回路 | |
| JPS5920000Y2 (ja) | 半導体メモリデバイス | |
| JP2868630B2 (ja) | 半導体パッケージの実装構造 | |
| JPS61296592A (ja) | 半導体メモリ装置 | |
| CN115939088A (zh) | 一种闪存颗粒封装基板及闪存颗粒、ssd存储器 | |
| JPS62155545A (ja) | マイクロコンピユ−タモジユ−ル |