JPH04285799A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH04285799A JPH04285799A JP3048566A JP4856691A JPH04285799A JP H04285799 A JPH04285799 A JP H04285799A JP 3048566 A JP3048566 A JP 3048566A JP 4856691 A JP4856691 A JP 4856691A JP H04285799 A JPH04285799 A JP H04285799A
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- Japan
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- memory
- chip
- memory device
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims description 5
- 239000011159 matrix material Substances 0.000 abstract description 10
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 238000012360 testing method Methods 0.000 abstract description 3
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 230000002950 deficient Effects 0.000 description 27
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- 238000009826 distribution Methods 0.000 description 1
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- 238000000926 separation method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置の構成
に関わり、特に不良メモリセルの発生したメモリチップ
を救済使用する構成に関わる。
に関わり、特に不良メモリセルの発生したメモリチップ
を救済使用する構成に関わる。
【０００２】半導体基板に集積形成されるメモリ装置は
高集積化の一途をたどっている。単一チップに形成され
るメモリセル数が増加すれば、当然不良セルの発生頻度
も増す。同時にプロセス技術の進歩もあるので、セル数
の増加に比例して不良セル数が増加するわけではないが
、不良セルの絶対数は増加するので、通常の冗長構成で
は補償し切れない事態も生じ易く、不良チップの発生数
が増すことになる。
高集積化の一途をたどっている。単一チップに形成され
るメモリセル数が増加すれば、当然不良セルの発生頻度
も増す。同時にプロセス技術の進歩もあるので、セル数
の増加に比例して不良セル数が増加するわけではないが
、不良セルの絶対数は増加するので、通常の冗長構成で
は補償し切れない事態も生じ易く、不良チップの発生数
が増すことになる。
【０００３】
【従来の技術】半導体メモリ装置で不良セル救済法とし
て普通に採用されるのは冗長構成である。これはメモリ
マトリックスの行或いは列を余分に形成しておき、マト
リックス内の不良セルを含む行（或いは列）に代えて、
冗長行（或いは冗長列）を使用するものである。
て普通に採用されるのは冗長構成である。これはメモリ
マトリックスの行或いは列を余分に形成しておき、マト
リックス内の不良セルを含む行（或いは列）に代えて、
冗長行（或いは冗長列）を使用するものである。
【０００４】この交換は、フューズやＰＲＯＭ等を用い
てアドレスデコーダの機能を固定的に変更することによ
って行われ、チップの接続パッドから見れば、完全なメ
モリＩＣだけが見えるようになっている。
てアドレスデコーダの機能を固定的に変更することによ
って行われ、チップの接続パッドから見れば、完全なメ
モリＩＣだけが見えるようになっている。
【０００５】
【発明が解決しようとする課題】このような冗長構成に
よる救済は、使用する側にとっては完全な良品が提供さ
れるのと同じであるから問題はないが、製造する側には
かなりの負担になる。即ち、マトリックスのサイズが大
きくなると、１行（或いは１列）を構成するメモリセル
数が増し、置換を必要とする不良行（或いは不良列）も
増えるので、それに対処するためにより多くの冗長行（
或いは列）を準備しなければならず、デコーダ回路も複
雑になる。
よる救済は、使用する側にとっては完全な良品が提供さ
れるのと同じであるから問題はないが、製造する側には
かなりの負担になる。即ち、マトリックスのサイズが大
きくなると、１行（或いは１列）を構成するメモリセル
数が増し、置換を必要とする不良行（或いは不良列）も
増えるので、それに対処するためにより多くの冗長行（
或いは列）を準備しなければならず、デコーダ回路も複
雑になる。
【０００６】従って、冗長構成を節減し或いは不採用の
場合に生じた不良チップの中、不良セル数のすくないも
のを活用し、良品率を上げることが出来れば、Ｓｉウエ
ハ等の半導体基板の利用効率が向上し、生産コストを低
減することができる。
場合に生じた不良チップの中、不良セル数のすくないも
のを活用し、良品率を上げることが出来れば、Ｓｉウエ
ハ等の半導体基板の利用効率が向上し、生産コストを低
減することができる。
【０００７】本発明の目的は、冗長構成とは独立に、不
良メモリチップを活用した半導体メモリ装置を提供する
ことである。
良メモリチップを活用した半導体メモリ装置を提供する
ことである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
、半導体基板に集積形成されＮビットのアドレス信号Ａ
０ 〜ＡＮ−１ によってメモリセルが選択されるよう
に構成された本発明の半導体メモリ装置は、アドレス信
号ＡＫ （０≦Ｋ≦Ｎ−１）の入力端子には随意に選択
されたＨレベルまたはＬレベルの電位が固定的に供給さ
れる構造であることを特長としている。
、半導体基板に集積形成されＮビットのアドレス信号Ａ
０ 〜ＡＮ−１ によってメモリセルが選択されるよう
に構成された本発明の半導体メモリ装置は、アドレス信
号ＡＫ （０≦Ｋ≦Ｎ−１）の入力端子には随意に選択
されたＨレベルまたはＬレベルの電位が固定的に供給さ
れる構造であることを特長としている。
【０００９】このＨレベルまたはＬレベルに固定される
アドレスビットは２個であってもよく、更に本発明の典
型的な実施態様に於いては、半導体チップに設けられた
ＡＫ の接続パッドと、パッケージ側のＨレベル若しく
はＬレベルを供給するリードの一方との間がワイヤ接続
されることにより、ＡＫ の接続パッドにはＨまたはＬ
レベルの電位が固定的に供給される。
アドレスビットは２個であってもよく、更に本発明の典
型的な実施態様に於いては、半導体チップに設けられた
ＡＫ の接続パッドと、パッケージ側のＨレベル若しく
はＬレベルを供給するリードの一方との間がワイヤ接続
されることにより、ＡＫ の接続パッドにはＨまたはＬ
レベルの電位が固定的に供給される。
【００１０】
【作用】図２は本発明の原理を説明する図である。以下
、同図を参照しながら説明する。今、２ビット×２ビッ
トのメモリマトリックス１の中に×印で示した不良セル
３があるとして、アドレス信号Ａ０ を「１」に固定し
てしまうと、メモリマトリックスの不良セルを含まない
半分はアクセスできるが、不良セルを含む半分にはアク
セスできない。なお、２はメモリセルである。
、同図を参照しながら説明する。今、２ビット×２ビッ
トのメモリマトリックス１の中に×印で示した不良セル
３があるとして、アドレス信号Ａ０ を「１」に固定し
てしまうと、メモリマトリックスの不良セルを含まない
半分はアクセスできるが、不良セルを含む半分にはアク
セスできない。なお、２はメモリセルである。
【００１１】不良セルの分布がこのようであるメモリチ
ップを記憶容量が半分のメモリチップとして扱い、Ａ０
接続端子には「１」に相当する電位を供給する接続線
を設けて所定のパッケージに収容すれば、Ａ１ 〜Ａ３
に相当するアドレス信号によってランダムにアクセス
されるメモリＩＣとして使用することができる。
ップを記憶容量が半分のメモリチップとして扱い、Ａ０
接続端子には「１」に相当する電位を供給する接続線
を設けて所定のパッケージに収容すれば、Ａ１ 〜Ａ３
に相当するアドレス信号によってランダムにアクセス
されるメモリＩＣとして使用することができる。
【００１２】即ち、１個の不良セルがあるためフルサイ
ズのメモリチップとしては不良であるチップを、ハーフ
サイズのメモリチップとして活用することが可能となる
。より大きい記憶容量を持つメモリチップでは、複数の
不良セルが存在しても、特定のアドレス信号ＡＫ を「
０」または「１」に固定することにより、不良セルへの
アクセスを禁止することができる状況にあれば、ハーフ
サイズのメモリＩＣとすることにより、当該チップを活
用することが可能となる。
ズのメモリチップとしては不良であるチップを、ハーフ
サイズのメモリチップとして活用することが可能となる
。より大きい記憶容量を持つメモリチップでは、複数の
不良セルが存在しても、特定のアドレス信号ＡＫ を「
０」または「１」に固定することにより、不良セルへの
アクセスを禁止することができる状況にあれば、ハーフ
サイズのメモリＩＣとすることにより、当該チップを活
用することが可能となる。
【００１３】由来様々な物品に於いて、不良となった半
分を切り捨てることで残りの部分を活用することが行わ
れてきたが、本発明ではＡ０ 〜ＡＮ−１ の任意の１
ビットで２分割できるから、不良セル数が多い場合にも
、一方の側を良品セルのみとする切り分けが可能になる
ことが多い。例えば図２の場合には、Ａ０ を１に固定
する他、Ａ１ 又はＡ２ を０に固定するか、Ａ３ を
１に固定することによっても、３ビットのアドレス信号
によってアクセスされるメモリとすることが出来る。
分を切り捨てることで残りの部分を活用することが行わ
れてきたが、本発明ではＡ０ 〜ＡＮ−１ の任意の１
ビットで２分割できるから、不良セル数が多い場合にも
、一方の側を良品セルのみとする切り分けが可能になる
ことが多い。例えば図２の場合には、Ａ０ を１に固定
する他、Ａ１ 又はＡ２ を０に固定するか、Ａ３ を
１に固定することによっても、３ビットのアドレス信号
によってアクセスされるメモリとすることが出来る。
【００１４】更に固定ビットを１ビット増やし、２ビッ
トを用いて不良セルを切り捨てるようにすれば、通常発
生する程度の不良セルを持つチップは殆どすべてが救済
される。しかしながら、３ビット或いはそれ以上の数の
アドレスビットを固定することはメモリ容量を極端に低
下させるので、実用性に欠けたものとなる。
トを用いて不良セルを切り捨てるようにすれば、通常発
生する程度の不良セルを持つチップは殆どすべてが救済
される。しかしながら、３ビット或いはそれ以上の数の
アドレスビットを固定することはメモリ容量を極端に低
下させるので、実用性に欠けたものとなる。
【００１５】
【実施例】本発明を如何に実施するかについては幾つか
の態様が考えられる。例えば、チップの内部配線によっ
てＡＫ には常にＨ（或いはＬ）レベルが供給されるよ
うにしたり、フューズやＰＲＯＭを用いるといったもの
である。しかしながら、このようにウエハプロセスに関
わる方法でＡＫ のレベルを固定するのでは、工程が複
雑化し、製造コストが上昇するので、チップ救済による
経済的効果が希薄なものになる。
の態様が考えられる。例えば、チップの内部配線によっ
てＡＫ には常にＨ（或いはＬ）レベルが供給されるよ
うにしたり、フューズやＰＲＯＭを用いるといったもの
である。しかしながら、このようにウエハプロセスに関
わる方法でＡＫ のレベルを固定するのでは、工程が複
雑化し、製造コストが上昇するので、チップ救済による
経済的効果が希薄なものになる。
【００１６】図１は、経済的効果にも配慮した場合の、
本発明の典型的な実施例を模式的に示す図である。以下
、同図を参照しながら本実施例を説明する。ここではフ
ルサイズのメモリＩＣとして製造されたチップの中、不
良セルが存在するが、特定ビットのアドレス信号をＨレ
ベルまたはＬレベルに固定することにより、半分の容量
の良品メモリとして使用可能なチップが用いられる。
本発明の典型的な実施例を模式的に示す図である。以下
、同図を参照しながら本実施例を説明する。ここではフ
ルサイズのメモリＩＣとして製造されたチップの中、不
良セルが存在するが、特定ビットのアドレス信号をＨレ
ベルまたはＬレベルに固定することにより、半分の容量
の良品メモリとして使用可能なチップが用いられる。
【００１７】１０は半導体基板に形成され、上記の基準
に従って選別されたメモリチップである。チップ中央に
はマトリックス状に形成されたメモリセルを含む回路領
域１１が設けられ、その周辺部にはパッケージのリード
に接続するための接続パッド１２が配置されている。
に従って選別されたメモリチップである。チップ中央に
はマトリックス状に形成されたメモリセルを含む回路領
域１１が設けられ、その周辺部にはパッケージのリード
に接続するための接続パッド１２が配置されている。
【００１８】チップに集積形成された回路と外部回路を
接続するため、各接続パッドがパッケージの所定のリー
ド１３に夫々ボンディングされる点は通常の場合と同様
であるが、本実施例では、メモリマトリックスへのアド
レス信号の中、レベルが固定されるアドレス信号の接続
パッド１２Ｘは、外部からＨレベルが供給されるリード
１３Ｈ又はＬレベルが供給されるリード１３Ｌの一方だ
けにボンディングされる。
接続するため、各接続パッドがパッケージの所定のリー
ド１３に夫々ボンディングされる点は通常の場合と同様
であるが、本実施例では、メモリマトリックスへのアド
レス信号の中、レベルが固定されるアドレス信号の接続
パッド１２Ｘは、外部からＨレベルが供給されるリード
１３Ｈ又はＬレベルが供給されるリード１３Ｌの一方だ
けにボンディングされる。
【００１９】この接続がどちらのリードに対してなされ
るかは、各チップを試験した際のデータに基づいて決定
される。ボンディング装置を制御するＣＰＵが、試験デ
ータに従って接続すべきリードを選択し、ボンディング
を実行するように装置をプログラムしておけば、工程数
や処理時間を増すことなく本発明を実施することが可能
である。
るかは、各チップを試験した際のデータに基づいて決定
される。ボンディング装置を制御するＣＰＵが、試験デ
ータに従って接続すべきリードを選択し、ボンディング
を実行するように装置をプログラムしておけば、工程数
や処理時間を増すことなく本発明を実施することが可能
である。
【００２０】上記実施例に於いては、ＨレベルとＬレベ
ルのリードは特定のアドレスビットに対して用意されて
いる。この場合、アドレス信号レベルにより選択される
１／２領域の切り分け方は固定されるため、救済される
チップ数は若干減少することになるが、用意すべきリー
ドフレームは１種類だけであり、極めて簡易に実施する
ことができる。また、切り分けに使うビットを、Ｈレベ
ル及びＬレベルのリードを設けるのに好都合という観点
から選定することもできる。
ルのリードは特定のアドレスビットに対して用意されて
いる。この場合、アドレス信号レベルにより選択される
１／２領域の切り分け方は固定されるため、救済される
チップ数は若干減少することになるが、用意すべきリー
ドフレームは１種類だけであり、極めて簡易に実施する
ことができる。また、切り分けに使うビットを、Ｈレベ
ル及びＬレベルのリードを設けるのに好都合という観点
から選定することもできる。
【００２１】一方、リードフレームの形状が複雑化する
ことを厭わなければ、Ｈレベル及びＬレベルのリードを
多数用意し、任意のアドレスビットのレベルが固定でき
るようにしておくことによって、より多くの不良チップ
を救済することが可能となる。
ことを厭わなければ、Ｈレベル及びＬレベルのリードを
多数用意し、任意のアドレスビットのレベルが固定でき
るようにしておくことによって、より多くの不良チップ
を救済することが可能となる。
【００２２】
【発明の効果】以上説明したように、本発明ではＮ個の
アドレスビットの中、１個のビットの信号レベルを固定
することにより、不良チップを１／２容量のメモリとし
て活用することが可能となる。Ｎビット中の任意のビッ
トをレベル固定可能とすれば、メモリセル群を１／２に
切り分ける自由度が大となり、レベル固定ビットが限定
されたビットから選ばれる構成であれば、リードの形状
に対する要求が緩やかになり、本発明の実施が極めて容
易となる。
アドレスビットの中、１個のビットの信号レベルを固定
することにより、不良チップを１／２容量のメモリとし
て活用することが可能となる。Ｎビット中の任意のビッ
トをレベル固定可能とすれば、メモリセル群を１／２に
切り分ける自由度が大となり、レベル固定ビットが限定
されたビットから選ばれる構成であれば、リードの形状
に対する要求が緩やかになり、本発明の実施が極めて容
易となる。
【図１】 典型的な実施例の構造を模式的に示す図
【
図２】 本発明の原理を説明する図
図２】 本発明の原理を説明する図
１ メモリマトリックス
２ メモリセル
３ 不良セル
１０ メモリチップ
１１ 回路領域
１２ 接続パッド
１２Ｘ レベル固定パッド
１３ リード
１３Ｈ Ｈレベル供給リード
１３Ｌ Ｌレベル供給リード
Claims (3)
- 【請求項１】 半導体基板に集積形成され、Ｎビット
のアドレス信号Ａ０ 〜ＡＮ−１ によってメモリセル
が選択されるように構成された半導体メモリ装置であっ
て、アドレス信号ＡＫ （０≦Ｋ≦Ｎ−１）の入力端子
には随意に選択されたＨレベルまたはＬレベルの電位が
固定的に供給される構造であることを特徴とする半導体
メモリ装置。 - 【請求項２】 請求項１の半導体メモリ装置であって
、ＡＫ とは異なるアドレス信号ＡＬ （０≦Ｌ≦Ｎ−
１）の入力端子に対しても、随意に選択されたＨレベル
またはＬレベルの電位が固定的に供給される構造である
ことを特徴とする半導体メモリ装置。 - 【請求項３】 請求項１または請求項２の半導体メモ
リ装置であって、半導体チップに設けられたＡＫ 若し
くはＡＬ の接続パッドと、パッケージ側のＨレベル若
しくはＬレベルを供給するリードの一方との間がワイヤ
接続されることにより、ＡＫ またはＡＬ の入力端子
にはＨレベルまたはレベルの電位が固定的に供給される
構造であることを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3048566A JPH04285799A (ja) | 1991-03-14 | 1991-03-14 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3048566A JPH04285799A (ja) | 1991-03-14 | 1991-03-14 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04285799A true JPH04285799A (ja) | 1992-10-09 |
Family
ID=12806948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3048566A Pending JPH04285799A (ja) | 1991-03-14 | 1991-03-14 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04285799A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5703818A (en) * | 1996-08-26 | 1997-12-30 | Mitsubishi Denki Kabushiki Kaisha | Test circuit |
| GB2434460A (en) * | 2006-01-24 | 2007-07-25 | Phison Electronics Corp | Method for utilizing more storage space on scarped flash memory chips by dividing the usable space into two or more logical areas of standard sizes |
| US7441068B2 (en) | 2006-01-06 | 2008-10-21 | Phison Electronics Corp. | Flash memory and method for utilizing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771598A (en) * | 1980-10-23 | 1982-05-04 | Toshiba Corp | Semiconductor memory device |
| JPH01223699A (ja) * | 1988-03-01 | 1989-09-06 | Toshiba Corp | メモリ集積回路 |
-
1991
- 1991-03-14 JP JP3048566A patent/JPH04285799A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771598A (en) * | 1980-10-23 | 1982-05-04 | Toshiba Corp | Semiconductor memory device |
| JPH01223699A (ja) * | 1988-03-01 | 1989-09-06 | Toshiba Corp | メモリ集積回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5703818A (en) * | 1996-08-26 | 1997-12-30 | Mitsubishi Denki Kabushiki Kaisha | Test circuit |
| US7441068B2 (en) | 2006-01-06 | 2008-10-21 | Phison Electronics Corp. | Flash memory and method for utilizing the same |
| GB2434460A (en) * | 2006-01-24 | 2007-07-25 | Phison Electronics Corp | Method for utilizing more storage space on scarped flash memory chips by dividing the usable space into two or more logical areas of standard sizes |
| GB2434460B (en) * | 2006-01-24 | 2007-12-05 | Phison Electronics Corp | Flash memory and method for utilizing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961029 |