JPH04278283A - Ｒａｍモジュールおよびｒａｍモジュール制御装置 - Google Patents
Ｒａｍモジュールおよびｒａｍモジュール制御装置Info
- Publication number
- JPH04278283A JPH04278283A JP3040144A JP4014491A JPH04278283A JP H04278283 A JPH04278283 A JP H04278283A JP 3040144 A JP3040144 A JP 3040144A JP 4014491 A JP4014491 A JP 4014491A JP H04278283 A JPH04278283 A JP H04278283A
- Authority
- JP
- Japan
- Prior art keywords
- ram module
- access
- ram
- module
- control device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 101100086437 Drosophila melanogaster Rap1 gene Proteins 0.000 description 2
- 101100247326 Mucor circinelloides f. lusitanicus RAS3 gene Proteins 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 101100005249 Escherichia coli (strain K12) ygcB gene Proteins 0.000 description 1
- 101150076031 RAS1 gene Proteins 0.000 description 1
- 101150045048 Ras85D gene Proteins 0.000 description 1
- 101150055191 cas3 gene Proteins 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、記憶容量またはアク
セスタイム等のアクセス情報を出力するＲＡＭモジュー
ルと、このようなＲＡＭモジュールをアクセス制御する
ＲＡＭモジュール制御装置に関する。
セスタイム等のアクセス情報を出力するＲＡＭモジュー
ルと、このようなＲＡＭモジュールをアクセス制御する
ＲＡＭモジュール制御装置に関する。
【０００２】
【従来の技術】ＲＡＭ（ランダム・アクセス・メモリ）
モジュールは、ＰＯＳ（ポイント・オブ・セールス）装
置やパーソナルコンピュータ等に、増設用メモリとして
ＲＡＭモジュール制御装置を介して接続される。
モジュールは、ＰＯＳ（ポイント・オブ・セールス）装
置やパーソナルコンピュータ等に、増設用メモリとして
ＲＡＭモジュール制御装置を介して接続される。
【０００３】ＲＡＭモジュール制御装置は、ＲＡＭモジ
ュールをアクセス制御して、ＲＡＭモジュールとＰＯＳ
装置やパーソナルコンピュータ等との間のデータの交信
を行えるようにしている。
ュールをアクセス制御して、ＲＡＭモジュールとＰＯＳ
装置やパーソナルコンピュータ等との間のデータの交信
を行えるようにしている。
【０００４】従来のＲＡＭモジュール制御装置において
は、ＲＡＭモジュールをアクセス制御するために、接続
するＲＡＭモジュールのアクセス仕様（記憶容量および
アクセスタイム等）に合わせて、ＲＡＭモジュール制御
装置に設けられたディップスイッチを設定操作するか、
またはＲＡＭモジュール制御装置を介してＲＡＭモジュ
ールと接続されているパーソナルコンピュータ等から、
ＲＡＭモジュールのアクセス仕様に合わせたディップス
イッチ設定信号を供給する処置を行っていた。
は、ＲＡＭモジュールをアクセス制御するために、接続
するＲＡＭモジュールのアクセス仕様（記憶容量および
アクセスタイム等）に合わせて、ＲＡＭモジュール制御
装置に設けられたディップスイッチを設定操作するか、
またはＲＡＭモジュール制御装置を介してＲＡＭモジュ
ールと接続されているパーソナルコンピュータ等から、
ＲＡＭモジュールのアクセス仕様に合わせたディップス
イッチ設定信号を供給する処置を行っていた。
【０００５】また、最近の技術の進歩に伴って、従来の
記憶容量をさらに増加させたものやより高速のアクセス
タイムを持つ等の、新しいアクセス仕様のＲＡＭモジュ
ールが開発されるている。このような新しいＲＡＭモジ
ュールに対しては、従来のＲＡＭモジュールでは対応で
きないものがあり、そのような新しいＲＡＭモジュール
に対しては、そのＲＡＭモジュールに対応した新しいＲ
ＡＭモジュール制御装置を設計していた。
記憶容量をさらに増加させたものやより高速のアクセス
タイムを持つ等の、新しいアクセス仕様のＲＡＭモジュ
ールが開発されるている。このような新しいＲＡＭモジ
ュールに対しては、従来のＲＡＭモジュールでは対応で
きないものがあり、そのような新しいＲＡＭモジュール
に対しては、そのＲＡＭモジュールに対応した新しいＲ
ＡＭモジュール制御装置を設計していた。
【０００６】
【発明が解決しようとする課題】ＲＡＭモジュールをＲ
ＡＭモジュール制御装置に接続するときに、ＲＡＭモジ
ュールのアクセス仕様を確認して、ＲＡＭモジュール制
御装置のディップスイッチを操作したり、パーソナルコ
ンピュータ等からディップスイッチ設定信号を供給する
のは手間がかかるという問題があった。
ＡＭモジュール制御装置に接続するときに、ＲＡＭモジ
ュールのアクセス仕様を確認して、ＲＡＭモジュール制
御装置のディップスイッチを操作したり、パーソナルコ
ンピュータ等からディップスイッチ設定信号を供給する
のは手間がかかるという問題があった。
【０００７】また、新しいアクセス仕様のＲＡＭモジュ
ールに対応したＲＡＭモジュール制御装置を設計するの
は、多くの時間と費用と労力が費やされるという問題が
あった。
ールに対応したＲＡＭモジュール制御装置を設計するの
は、多くの時間と費用と労力が費やされるという問題が
あった。
【０００８】そこでこの発明は、ＲＡＭモジュールをＲ
ＡＭモジュール制御装置に接続することにより、ＲＡＭ
モジュール制御装置のＲＡＭモジュールに対するアクセ
ス仕様が自動的に設定でき、従来使用されている数種類
のＲＡＭモジュールおよび将来の使用が予想されるＲＡ
Ｍモジュールのアクセス仕様に対応できるＲＡＭモジュ
ールおよびＲＡＭモジュール制御装置を提供することを
目的とする。
ＡＭモジュール制御装置に接続することにより、ＲＡＭ
モジュール制御装置のＲＡＭモジュールに対するアクセ
ス仕様が自動的に設定でき、従来使用されている数種類
のＲＡＭモジュールおよび将来の使用が予想されるＲＡ
Ｍモジュールのアクセス仕様に対応できるＲＡＭモジュ
ールおよびＲＡＭモジュール制御装置を提供することを
目的とする。
【０００９】
【課題を解決するための手段】請求項１対応の発明は、
少なくとも１個のランダム・アクセス・メモリ・チップ
と、それらのランダム・アクセス・メモリ・チップと接
続されたコネクタ部と、このコネクタ部と接続され、少
なくとも１個のランダム・アクセス・メモリ・チップの
記憶容量およびアクセスタイム等をＲＡＭモジュール制
御装置に知らせるためのアクセス情報をコネクタ部を介
して出力するインターフェイス部とを設けたものである
。
少なくとも１個のランダム・アクセス・メモリ・チップ
と、それらのランダム・アクセス・メモリ・チップと接
続されたコネクタ部と、このコネクタ部と接続され、少
なくとも１個のランダム・アクセス・メモリ・チップの
記憶容量およびアクセスタイム等をＲＡＭモジュール制
御装置に知らせるためのアクセス情報をコネクタ部を介
して出力するインターフェイス部とを設けたものである
。
【００１０】請求項２対応の発明は、ＲＡＭモジュール
のコネクタ部と接続されるコネクタ部と、ＲＡＭモジュ
ールのインターフェイス部から各コネクタ部を介して入
力されるアクセス情報に基づいて、ＲＡＭモジュールに
対するアクセス仕様を設定するアクセス仕様設定手段と
を設け、このアクセス仕様設定手段により設定されたア
クセス仕様に基づいてＲＡＭモジュールをアクセス制御
するものである。
のコネクタ部と接続されるコネクタ部と、ＲＡＭモジュ
ールのインターフェイス部から各コネクタ部を介して入
力されるアクセス情報に基づいて、ＲＡＭモジュールに
対するアクセス仕様を設定するアクセス仕様設定手段と
を設け、このアクセス仕様設定手段により設定されたア
クセス仕様に基づいてＲＡＭモジュールをアクセス制御
するものである。
【００１１】
【作用】このような構成の本発明において、ＲＡＭモジ
ュールのインターフェイス部から、モジュール側および
コントローラ側の各コネクタを介してＲＡＭモジュール
制御装置側にアクセス情報が出力される。
ュールのインターフェイス部から、モジュール側および
コントローラ側の各コネクタを介してＲＡＭモジュール
制御装置側にアクセス情報が出力される。
【００１２】ＲＡＭモジュール制御装置のアクセス仕様
設定手段により、そのアクセス情報に基づいてアクセス
仕様が設定され、ＲＡＭモジュール制御装置はＲＡＭモ
ジュールをアクセス制御する。
設定手段により、そのアクセス情報に基づいてアクセス
仕様が設定され、ＲＡＭモジュール制御装置はＲＡＭモ
ジュールをアクセス制御する。
【００１３】
【実施例】以下、この発明の一実施例を図面を参照して
を説明する。
を説明する。
【００１４】図１において１は、ＤＲＡＭ（ダイナミッ
ク・ランダム・アクセス・メモリ）のチップが実装され
ているＲＡＭ（ランダム・アクセス・メモリ）モジュー
ルである。このＲＡＭモジュール１には、図２に示すよ
うにピン番号１〜７２のピンが設けられたコネクタ１ａ
が設けられている。
ク・ランダム・アクセス・メモリ）のチップが実装され
ているＲＡＭ（ランダム・アクセス・メモリ）モジュー
ルである。このＲＡＭモジュール１には、図２に示すよ
うにピン番号１〜７２のピンが設けられたコネクタ１ａ
が設けられている。
【００１５】このコネクタ１ａには、ＲＡＭモジュール
制御装置２に設けられ、前記ピン番号１〜７２のピンが
それぞれ差込まれるソケット番号１〜７２のソケットが
設けられたコネクタ２ａが接続されている。前記ＲＡＭ
モジュール制御装置２にはさらに、前記コントローラ側
のコネクタ２ａと接続されいるアクセス仕様設定手段と
してＣＰＵを備えたモジュール設定器２ｂが設けられて
いる。
制御装置２に設けられ、前記ピン番号１〜７２のピンが
それぞれ差込まれるソケット番号１〜７２のソケットが
設けられたコネクタ２ａが接続されている。前記ＲＡＭ
モジュール制御装置２にはさらに、前記コントローラ側
のコネクタ２ａと接続されいるアクセス仕様設定手段と
してＣＰＵを備えたモジュール設定器２ｂが設けられて
いる。
【００１６】さらに前記ＲＡＭモジュール制御装置２は
、例えばＰＯＳ（ポイント・オブ・セールス）端末装置
やパーソナルコンピュータ等の制御部本体を構成してい
るＣＰＵ（中央演算処理装置）３と接続されている。
、例えばＰＯＳ（ポイント・オブ・セールス）端末装置
やパーソナルコンピュータ等の制御部本体を構成してい
るＣＰＵ（中央演算処理装置）３と接続されている。
【００１７】前記ＲＡＭモジュール１のコネクタ１ａに
ついて、ピン番号１〜７２のピンのうち、表１に示すよ
うに名称付けが行われているピンは、その付けられた名
称に応じた各信号の入力または出力を行うようになって
いる。「Ａ１」〜「Ａ８」はアドレス信号を入力するピ
ン、「ＤＱ０」〜「ＤＱ３１」はデータ信号を入出力す
るピン、「ＣＡＳ０」〜「ＣＡＳ３」および「ＲＡＳ０
」、「ＲＡＳ３」は制御クロックとして使用されるカラ
ムアドレスストローブ信号およびローアドレススローブ
信号を入力するピン、「Ｗ」は読取りか書き込みかを指
示するリード／ライト信号を入力するピン、「Ｖｃｃ」
は電源（＋５Ｖ）に接続するピン、「Ｖｓｓ」はグラン
ドに接続するピンを示している。
ついて、ピン番号１〜７２のピンのうち、表１に示すよ
うに名称付けが行われているピンは、その付けられた名
称に応じた各信号の入力または出力を行うようになって
いる。「Ａ１」〜「Ａ８」はアドレス信号を入力するピ
ン、「ＤＱ０」〜「ＤＱ３１」はデータ信号を入出力す
るピン、「ＣＡＳ０」〜「ＣＡＳ３」および「ＲＡＳ０
」、「ＲＡＳ３」は制御クロックとして使用されるカラ
ムアドレスストローブ信号およびローアドレススローブ
信号を入力するピン、「Ｗ」は読取りか書き込みかを指
示するリード／ライト信号を入力するピン、「Ｖｃｃ」
は電源（＋５Ｖ）に接続するピン、「Ｖｓｓ」はグラン
ドに接続するピンを示している。
【００１８】
【表１】
【００１９】なおこの表１の空欄になっているピンのう
ちのピン番号４８、６６、６７、６８、６９、７０、７
１のものはインターフェイス部としての出力端子で、図
３に示すように、例えばピン番号４８のピンは抵抗４を
介してＶｃｃに接続されると共に、端子５ａに接続され
、この接点５ａの近傍に設けられた接点５ｂはＶｓｓに
接続されており、他のピン番号６６〜７１のピンについ
ても同様な回路が形成されている。そして、表２および
表３に示すように、ピン番号４８、６６〜７１のピンは
、前記ＲＡＭモジュール３に実装されたＤＲＡＭチップ
により決まるアクセス仕様（アクセスタイムおよび記憶
容量）に対して出力設定が定義されている。
ちのピン番号４８、６６、６７、６８、６９、７０、７
１のものはインターフェイス部としての出力端子で、図
３に示すように、例えばピン番号４８のピンは抵抗４を
介してＶｃｃに接続されると共に、端子５ａに接続され
、この接点５ａの近傍に設けられた接点５ｂはＶｓｓに
接続されており、他のピン番号６６〜７１のピンについ
ても同様な回路が形成されている。そして、表２および
表３に示すように、ピン番号４８、６６〜７１のピンは
、前記ＲＡＭモジュール３に実装されたＤＲＡＭチップ
により決まるアクセス仕様（アクセスタイムおよび記憶
容量）に対して出力設定が定義されている。
【００２０】
【表２】
【００２１】
【表３】
【００２２】この定義の「Ｖｓｓ」は、ピン出力をロー
レベルにする、つまり例えばピン番号４８のピンでは、
接点５ａと接点５ｂをジャンパー線等により接続（短絡
）させることを示し、また「ＮＣ」は、そのままにして
おく、つまり例えばピン番号４８のピンでは、接点５ａ
と接点５ｂをそのまま断線状態のままにして、ピン出力
をハイレベルのＶｃｃのままにしておくことを示してい
る。
レベルにする、つまり例えばピン番号４８のピンでは、
接点５ａと接点５ｂをジャンパー線等により接続（短絡
）させることを示し、また「ＮＣ」は、そのままにして
おく、つまり例えばピン番号４８のピンでは、接点５ａ
と接点５ｂをそのまま断線状態のままにして、ピン出力
をハイレベルのＶｃｃのままにしておくことを示してい
る。
【００２３】また表１において、空欄のピンで前記ピン
番号４８、６６〜７１以外のピン番号１１、１９、２９
、３２、３３、４５、４６のものは入力端子で、表４に
示すように前記ＲＡＭモジュール６に実装されたＤＲＡ
Ｍチップにより決まるアクセス仕様に対して、表４に示
すように名称付けられて使用されるピンである。「Ａ９
」〜「Ａ１３」は、実装されたＤＲＡＭチップの記憶容
量に応じて、前述したアドレス信号を入力する「Ａ０」
〜「Ａ８」のピンでは足りない場合に、その記憶容量の
大きさにしたがって補充されるようになっており、「Ｒ
ＡＳ１」、「ＲＡＳ３」は、前述したローアドレススト
ローブ信号を入力する「ＲＡＳ０」、「ＲＡＳ２」のピ
ンに対して補充されるローアドレスストローブ信号を入
力するピンを示している。
番号４８、６６〜７１以外のピン番号１１、１９、２９
、３２、３３、４５、４６のものは入力端子で、表４に
示すように前記ＲＡＭモジュール６に実装されたＤＲＡ
Ｍチップにより決まるアクセス仕様に対して、表４に示
すように名称付けられて使用されるピンである。「Ａ９
」〜「Ａ１３」は、実装されたＤＲＡＭチップの記憶容
量に応じて、前述したアドレス信号を入力する「Ａ０」
〜「Ａ８」のピンでは足りない場合に、その記憶容量の
大きさにしたがって補充されるようになっており、「Ｒ
ＡＳ１」、「ＲＡＳ３」は、前述したローアドレススト
ローブ信号を入力する「ＲＡＳ０」、「ＲＡＳ２」のピ
ンに対して補充されるローアドレスストローブ信号を入
力するピンを示している。
【００２４】
【表４】
【００２５】前記ＲＡＭモジュール１において、コネク
タ１ａのピン番号４８、６６〜７１の各ピンを、実装さ
れたＤＲＡＭチップで決まるアクセス仕様に基づいて表
２および表３により設定される。このピンの設定が行わ
れたＲＡＭモジュール１のコネクタ１ａを、前記ＲＡＭ
モジュール制御装置２のコネクタ２ａに接続すると、前
記ＲＡＭモジュール制御装置２のモジュール設定器２ｂ
は、図４に示す処理の流れ図を行う。まず、ピン番号４
８、６６のピンが、共にＮＣか否かを判断する。ピン番
号４８、６６のピンのうち少なくともどちらか一方がＮ
Ｃでなければ、表２、表３、表４に従って、ＲＡＭモジ
ュール１をアクセスする。また、ピン番号４８、６６の
ピンが共にＮＣならば、次にピン番号６７〜７０のピン
が全てＮＣか否かを判断する。
タ１ａのピン番号４８、６６〜７１の各ピンを、実装さ
れたＤＲＡＭチップで決まるアクセス仕様に基づいて表
２および表３により設定される。このピンの設定が行わ
れたＲＡＭモジュール１のコネクタ１ａを、前記ＲＡＭ
モジュール制御装置２のコネクタ２ａに接続すると、前
記ＲＡＭモジュール制御装置２のモジュール設定器２ｂ
は、図４に示す処理の流れ図を行う。まず、ピン番号４
８、６６のピンが、共にＮＣか否かを判断する。ピン番
号４８、６６のピンのうち少なくともどちらか一方がＮ
Ｃでなければ、表２、表３、表４に従って、ＲＡＭモジ
ュール１をアクセスする。また、ピン番号４８、６６の
ピンが共にＮＣならば、次にピン番号６７〜７０のピン
が全てＮＣか否かを判断する。
【００２６】ピン番号６７〜７０のピンが、全てＮＣな
らばエラー処理を行い、また、ピン番号６７〜７０のピ
ンのうち少なくとも１つのピンがＮＣでなければ、ピン
番号６７〜７０のピンの情報に従って、ＲＡＭモジュー
ル１をアクセスする。
らばエラー処理を行い、また、ピン番号６７〜７０のピ
ンのうち少なくとも１つのピンがＮＣでなければ、ピン
番号６７〜７０のピンの情報に従って、ＲＡＭモジュー
ル１をアクセスする。
【００２７】このような構成の本実施例において、例え
ば、従来使用しているアクセスタイム７０ｎｓの２Ｍ×
３６ビットのタイプのＲＡＭモジュールにおいては、ピ
ン番号４８、６６〜７１のピンをそれぞれ、「Ｖｓｓ」
、「Ｖｓｓ」、「ＮＣ」、「ＮＣ」、「Ｖｓｓ」、「Ｎ
Ｃ」、「ＮＣ」に設定する。また、将来開発されること
が予想されるアクセスタイム６０ｎｓの４Ｍ×３６ビッ
トのタイプのＲＡＭモジュールにおいては、ピン番号４
８、６６〜７１のピンはをそれぞれ「Ｖｓｓ」、「ＮＣ
」、「Ｖｓｓ」、「ＮＣ」、「ＮＣ」、「ＮＣ」、「Ｖ
ｓｓ」に設定する。
ば、従来使用しているアクセスタイム７０ｎｓの２Ｍ×
３６ビットのタイプのＲＡＭモジュールにおいては、ピ
ン番号４８、６６〜７１のピンをそれぞれ、「Ｖｓｓ」
、「Ｖｓｓ」、「ＮＣ」、「ＮＣ」、「Ｖｓｓ」、「Ｎ
Ｃ」、「ＮＣ」に設定する。また、将来開発されること
が予想されるアクセスタイム６０ｎｓの４Ｍ×３６ビッ
トのタイプのＲＡＭモジュールにおいては、ピン番号４
８、６６〜７１のピンはをそれぞれ「Ｖｓｓ」、「ＮＣ
」、「Ｖｓｓ」、「ＮＣ」、「ＮＣ」、「ＮＣ」、「Ｖ
ｓｓ」に設定する。
【００２８】上述した２つのＲＡＭモジュールの例にお
いて、従来使用しているＲＡＭモジュールのコネクタを
ＲＡＭモジュール制御装置のコネクタに差し込むと、Ｒ
ＡＭモジュールのピン番号４８、６６〜７１のピンから
アクセス情報がコントローラ側のコネクタを介してモジ
ュール設定器に供給され、このモジュール設定器により
アクセス仕様、つまりアクセスタイム７０ｎｓ、記憶容
量８ＭＢが設定される。
いて、従来使用しているＲＡＭモジュールのコネクタを
ＲＡＭモジュール制御装置のコネクタに差し込むと、Ｒ
ＡＭモジュールのピン番号４８、６６〜７１のピンから
アクセス情報がコントローラ側のコネクタを介してモジ
ュール設定器に供給され、このモジュール設定器により
アクセス仕様、つまりアクセスタイム７０ｎｓ、記憶容
量８ＭＢが設定される。
【００２９】この設定されたアクセス仕様に基づいて、
ＲＡＭモジュール制御装置は、ＲＡＭモジュールのピン
番号３２、３３、４５のピンにそれぞれＡ９、ＲＡＳ３
、ＲＡＳ１の信号を入力して、ＲＡＭモジュール制御装
置はＲＡＭモジュールに対してアクセスタイム７０ｎｓ
でデータをアクセスする。
ＲＡＭモジュール制御装置は、ＲＡＭモジュールのピン
番号３２、３３、４５のピンにそれぞれＡ９、ＲＡＳ３
、ＲＡＳ１の信号を入力して、ＲＡＭモジュール制御装
置はＲＡＭモジュールに対してアクセスタイム７０ｎｓ
でデータをアクセスする。
【００３０】また、将来開発されことが予想されるＲＡ
ＭモジュールをＲＡＭモジュール制御装置に差し込むと
、ＲＡＭモジュールのピン番号４８、６６〜７１のピン
からアクセス情報がコントローラ側のコネクタを介して
モジュール設定器に供給され、このモジュール設定器に
よりアクセス仕様、つまりアクセスタイム６０ｎｓ、記
憶容量１６ＭＢが設定される。
ＭモジュールをＲＡＭモジュール制御装置に差し込むと
、ＲＡＭモジュールのピン番号４８、６６〜７１のピン
からアクセス情報がコントローラ側のコネクタを介して
モジュール設定器に供給され、このモジュール設定器に
よりアクセス仕様、つまりアクセスタイム６０ｎｓ、記
憶容量１６ＭＢが設定される。
【００３１】この設定されたアクセス仕様に基づいて、
ＲＡＭモジュール制御装置は、ＲＡＭモジュールのピン
番号３２、４６のピンに、Ａ９、Ａ１０の信号を入力し
て、ＲＡＭモジュール制御装置はＲＡＭモジュールに対
してアクセスタイム６０ｎｓでデータをアクセスする。
ＲＡＭモジュール制御装置は、ＲＡＭモジュールのピン
番号３２、４６のピンに、Ａ９、Ａ１０の信号を入力し
て、ＲＡＭモジュール制御装置はＲＡＭモジュールに対
してアクセスタイム６０ｎｓでデータをアクセスする。
【００３２】このように本実施例によれば、ＲＡＭモジ
ュールにおいて、従来使用されていなかったピンで補充
することによって、新たな機構を設けることなく、従来
の数種類のＲＡＭモジュールおよび将来の使用が予想さ
れるＲＡＭモジュールのアクセス仕様の情報をほとんど
完全にＲＡＭモジュール制御装置に供給できる。
ュールにおいて、従来使用されていなかったピンで補充
することによって、新たな機構を設けることなく、従来
の数種類のＲＡＭモジュールおよび将来の使用が予想さ
れるＲＡＭモジュールのアクセス仕様の情報をほとんど
完全にＲＡＭモジュール制御装置に供給できる。
【００３３】従って、ＲＡＭモジュール制御装置では、
そのアクセス仕様の情報に基づいて自動的にＲＡＭモジ
ュールに対応したアクセス仕様を設定して、ＲＡＭモジ
ュール制御装置はそのＲＡＭモジュールをアクセス制御
できる。
そのアクセス仕様の情報に基づいて自動的にＲＡＭモジ
ュールに対応したアクセス仕様を設定して、ＲＡＭモジ
ュール制御装置はそのＲＡＭモジュールをアクセス制御
できる。
【００３４】
【発明の効果】以上詳述したようにこの発明によれば、
ＲＡＭモジュールをＲＡＭモジュール制御装置に接続す
ることにより、ＲＡＭモジュール制御装置のＲＡＭモジ
ュールに対するアクセス仕様が自動的に設定でき、従来
使用されている数種類のＲＡＭモジュールおよび将来の
使用が予想されるＲＡＭモジュールのアクセス仕様に対
応できるＲＡＭモジュールおよびＲＡＭモジュール制御
装置を提供できる。
ＲＡＭモジュールをＲＡＭモジュール制御装置に接続す
ることにより、ＲＡＭモジュール制御装置のＲＡＭモジ
ュールに対するアクセス仕様が自動的に設定でき、従来
使用されている数種類のＲＡＭモジュールおよび将来の
使用が予想されるＲＡＭモジュールのアクセス仕様に対
応できるＲＡＭモジュールおよびＲＡＭモジュール制御
装置を提供できる。
【図１】この発明の一実施例を示すブロック図。
【図２】同実施例を示すＲＡＭモジュールの略外観図。
【図３】同実施例を示すピンに付属する回路図。
【図４】同実施例を示す処理の流れ図。
１…ＲＡＭモジュール、１ａ…モジュール側のコネクタ
、２…ＲＡＭモジュール制御装置、２ａ…コントローラ
側のコネクタ、２ｂ…モジュール設定器、３…ＣＰＵ。
、２…ＲＡＭモジュール制御装置、２ａ…コントローラ
側のコネクタ、２ｂ…モジュール設定器、３…ＣＰＵ。
Claims (2)
- 【請求項１】 少なくとも１個のランダム・アクセス
・メモリ・チップと、そのランダム・アクセス・メモリ
・チップと接続されたコネクタ部と、このコネクタ部と
接続され、前記少なくとも１個のランダム・アクセス・
メモリ・チップの記憶容量およびアクセスタイム等をＲ
ＡＭモジュール制御装置に知らせるためのアクセス情報
を前記コネクタ部を介して出力するインターフェイス部
とを設けたことを特徴とするＲＡＭモジュール。 - 【請求項２】 ＲＡＭモジュールのコネクタ部と接続
されるコネクタ部と、前記ＲＡＭモジュールのインター
フェイス部から前記各コネクタ部を介して入力されるア
クセス情報に基づいて、前記ＲＡＭモジュールに対する
アクセス仕様を設定するアクセス仕様設定手段とを設け
、このアクセス仕様設定手段により設定されたアクセス
仕様に基づいて前記ＲＡＭモジュールをアクセス制御す
ることを特徴とするＲＡＭモジュール制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3040144A JPH04278283A (ja) | 1991-03-06 | 1991-03-06 | Ｒａｍモジュールおよびｒａｍモジュール制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3040144A JPH04278283A (ja) | 1991-03-06 | 1991-03-06 | Ｒａｍモジュールおよびｒａｍモジュール制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04278283A true JPH04278283A (ja) | 1992-10-02 |
Family
ID=12572580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3040144A Pending JPH04278283A (ja) | 1991-03-06 | 1991-03-06 | Ｒａｍモジュールおよびｒａｍモジュール制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04278283A (ja) |
-
1991
- 1991-03-06 JP JP3040144A patent/JPH04278283A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6625049B2 (en) | Low power memory module using restricted RAM activation | |
| KR100626223B1 (ko) | 적층 메모리 패키지를 가진 메모리 확장 모듈 | |
| US6092146A (en) | Dynamically configurable memory adapter using electronic presence detects | |
| US5513135A (en) | Synchronous memory packaged in single/dual in-line memory module and method of fabrication | |
| KR100276618B1 (ko) | 메모리 모듈 | |
| US5870325A (en) | Memory system with multiple addressing and control busses | |
| US4545010A (en) | Memory identification apparatus and method | |
| US20030043613A1 (en) | Memory module with equal driver loading | |
| US5504700A (en) | Method and apparatus for high density sixteen and thirty-two megabyte single in-line memory module | |
| US20180261261A1 (en) | Extended capacity memory module with dynamic data buffers | |
| US6535411B2 (en) | Memory module and computer system comprising a memory module | |
| US5367526A (en) | Memory module, parity bit emulator, and associated method for parity bit emulation | |
| US7167967B2 (en) | Memory module and memory-assist module | |
| US6587896B1 (en) | Impedance matching device for high speed memory bus | |
| JP2006303490A (ja) | 所定のピン配列を有するメモリモジュール | |
| JPH04278283A (ja) | Ｒａｍモジュールおよびｒａｍモジュール制御装置 | |
| US20050033909A1 (en) | Motherboard utilizing a single-channel memory controller to control multiple dynamic random access memories | |
| US9773543B1 (en) | Effective clamshell mirroring for memory interfaces | |
| US6501633B1 (en) | Wiring board and electronic device having circuit board | |
| JPS63241649A (ja) | マイクロコンピユータ・システム | |
| KR100237986B1 (ko) | Ras 신호를 어드레스선으로 사용하는 메모리 카드에 의해 수신된 신호를 수정하는 방법 | |
| JP3760505B2 (ja) | Ｒａｍ制御回路 | |
| KR200195300Y1 (ko) | 고체상태의 디스크모듈 | |
| KR0150140B1 (ko) | 72핀 심 소켓에 30핀 심도 사용 가능한 연결장치 | |
| JPH0675850A (ja) | メモリ制御信号切換装置 |