JPH0675850A - メモリ制御信号切換装置 - Google Patents
メモリ制御信号切換装置Info
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- JPH0675850A JPH0675850A JP22613392A JP22613392A JPH0675850A JP H0675850 A JPH0675850 A JP H0675850A JP 22613392 A JP22613392 A JP 22613392A JP 22613392 A JP22613392 A JP 22613392A JP H0675850 A JPH0675850 A JP H0675850A
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- control signal
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- bank
- memory
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Abstract
(57)【要約】
【目的】 常に安定に選択したメモリ制御信号を該当バ
ンクのメモリ制御信号入力端子に供給可能なメモリ制御
信号切換回路を提供する。 【構成】 各バンクに実装されたメモリモジュールへの
各メモリ制御信号を入力とし、出力信号を対応するバン
クのメモリ制御信号入力端子に供給する複数の論理回路
２１〜２４をメモリモジュールが実装される各バンク０
〜３に対応して設けるとともに、論理制御信号を対応す
る論理回路に供給して各メモリ制御信号の中から所定の
信号を選択し該当論理回路の出力とする複数の選択回路
３１〜３４を各論理回路に対応して設け、各選択回路か
ら出力される論理制御信号をジャンパＪ１〜Ｊ８の状態
によりそれぞれ任意に作成できるようにした。
ンクのメモリ制御信号入力端子に供給可能なメモリ制御
信号切換回路を提供する。 【構成】 各バンクに実装されたメモリモジュールへの
各メモリ制御信号を入力とし、出力信号を対応するバン
クのメモリ制御信号入力端子に供給する複数の論理回路
２１〜２４をメモリモジュールが実装される各バンク０
〜３に対応して設けるとともに、論理制御信号を対応す
る論理回路に供給して各メモリ制御信号の中から所定の
信号を選択し該当論理回路の出力とする複数の選択回路
３１〜３４を各論理回路に対応して設け、各選択回路か
ら出力される論理制御信号をジャンパＪ１〜Ｊ８の状態
によりそれぞれ任意に作成できるようにした。
Description
【０００１】
【産業上の利用分野】本発明は、Ｄ−ＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリ）からなるメモリモ
ジュールを使用する電子機器に組込まれるメモリ制御信
号切換装置に関する。
ック・ランダム・アクセス・メモリ）からなるメモリモ
ジュールを使用する電子機器に組込まれるメモリ制御信
号切換装置に関する。
【０００２】
【従来の技術】パーソナルコンピュータやワークステー
ション等のようにＤ−ＲＡＭからなるメモリモジュール
を使用する電子機器は、通常、上記メモリモジュールを
追加して記憶容量を拡張できるようになっている。
ション等のようにＤ−ＲＡＭからなるメモリモジュール
を使用する電子機器は、通常、上記メモリモジュールを
追加して記憶容量を拡張できるようになっている。
【０００３】図２はこの種電子機器におけるメモリ制御
回路の一例を示している。同図においてバンク０，１，
２，３は上記メモリモジュールの物理的な実装位置であ
り、Ｄ−ＲＡＭのメモリ制御信号である行制御クロック
（以下ＲＡＳ信号と称する）と列制御クロック（以下Ｃ
ＡＳ信号と称する）の入力端子をそれぞれ有する。
回路の一例を示している。同図においてバンク０，１，
２，３は上記メモリモジュールの物理的な実装位置であ
り、Ｄ−ＲＡＭのメモリ制御信号である行制御クロック
（以下ＲＡＳ信号と称する）と列制御クロック（以下Ｃ
ＡＳ信号と称する）の入力端子をそれぞれ有する。
【０００４】上記各バンク０，１，２，３は、メモリコ
ントローラ１１とアドレスバス１２及びデータバス１３
を介して接続される。
ントローラ１１とアドレスバス１２及びデータバス１３
を介して接続される。
【０００５】上記メモリコントローラ１１は、制御部本
体を構成するＣＰＵ（中央処理装置）１４とアドレスバ
ス１５及びデータバス１６を介して接続され、ＣＰＵ１
４からの書込み要求または読出し要求に応動して前記Ｒ
ＡＳ信号及びＣＡＳ信号をバンクに供給することにより
そのバンク上のメモリモジュールをアクセスし、データ
の書込みまたはデータの読出しを制御する。
体を構成するＣＰＵ（中央処理装置）１４とアドレスバ
ス１５及びデータバス１６を介して接続され、ＣＰＵ１
４からの書込み要求または読出し要求に応動して前記Ｒ
ＡＳ信号及びＣＡＳ信号をバンクに供給することにより
そのバンク上のメモリモジュールをアクセスし、データ
の書込みまたはデータの読出しを制御する。
【０００６】ここで、例えばバンク０にのみメモリモジ
ュールが実装され、ＲＡＳ信号ＲＡＳ００とＣＡＳ信号
ＣＡＳ００とがバンク０上のメモリモジュールに対応し
ている状態で、別のメモリモジュールを追加して記憶容
量の拡張を図る場合、その追加モジュールをバンク１に
追加できれば問題はないが、メモリ構成上、バンク１に
追加することができず、バンク０に実装されていた現状
モジュールをバンク１に移し、空になったバンク０に追
加モジュールを実装しなければならない場合がある。
ュールが実装され、ＲＡＳ信号ＲＡＳ００とＣＡＳ信号
ＣＡＳ００とがバンク０上のメモリモジュールに対応し
ている状態で、別のメモリモジュールを追加して記憶容
量の拡張を図る場合、その追加モジュールをバンク１に
追加できれば問題はないが、メモリ構成上、バンク１に
追加することができず、バンク０に実装されていた現状
モジュールをバンク１に移し、空になったバンク０に追
加モジュールを実装しなければならない場合がある。
【０００７】例えば、バンク０が４メガビットまでのメ
モリモジュールを実装できるのに対してバンク１が２メ
ガビットまでのメモリモジュールしか実装できず、現状
モジュールが２メガビットであり、追加モジュールが４
メガビットの場合である。
モリモジュールを実装できるのに対してバンク１が２メ
ガビットまでのメモリモジュールしか実装できず、現状
モジュールが２メガビットであり、追加モジュールが４
メガビットの場合である。
【０００８】このような場合、現状のメモリモジュール
に対応するＲＡＳ信号ＲＡＳ００及びＣＡＳ信号ＣＡＳ
００をバンク１に供給し、バンク０には追加モジュール
に対応するＲＡＳ信号ＲＡＳ１０及びＣＡＳ信号ＣＡＳ
１０を供給するようにして、メモリモジュールのバンク
上での移動がなかったかように対処する必要がある。こ
のため、メモリコントローラ１１からのＲＡＳ／ＣＡＳ
信号線にはＲＡＳ／ＣＡＳ切換回路１７が介挿されてい
た。
に対応するＲＡＳ信号ＲＡＳ００及びＣＡＳ信号ＣＡＳ
００をバンク１に供給し、バンク０には追加モジュール
に対応するＲＡＳ信号ＲＡＳ１０及びＣＡＳ信号ＣＡＳ
１０を供給するようにして、メモリモジュールのバンク
上での移動がなかったかように対処する必要がある。こ
のため、メモリコントローラ１１からのＲＡＳ／ＣＡＳ
信号線にはＲＡＳ／ＣＡＳ切換回路１７が介挿されてい
た。
【０００９】図３は従来のＲＡＳ／ＣＡＳ切換回路１７
を示しており、図示するように各バンク０，１，２，３
にそれぞれ対応して８個のジャンパＪ１〜Ｊ８（計３２
個）を設け、ジャンパＪ１をそれぞれＲＡＳ信号ＲＡＳ
００の信号ラインに介挿し、ジャンパＪ２をそれぞれＲ
ＡＳ信号ＲＡＳ１０の信号ラインに介挿し、ジャンパＪ
３をそれぞれＲＡＳ信号ＲＡＳ２０の信号ラインに介挿
し、ジャンパＪ４をそれぞれＲＡＳ信号ＲＡＳ３０の信
号ラインに介挿する。また、ジャンパＪ５をそれぞれＣ
ＡＳ信号ＣＡＳ００の信号ラインに介挿し、ジャンパＪ
６をそれぞれＣＡＳ信号ＣＡＳ１０の信号ラインに介挿
し、ジャンパＪ７をそれぞれＣＡＳ信号ＣＡＳ２０の信
号ラインに介挿し、ジャンパＪ８をそれぞれＣＡＳ信号
ＣＡＳ３０の信号ラインに介挿して構成している。
を示しており、図示するように各バンク０，１，２，３
にそれぞれ対応して８個のジャンパＪ１〜Ｊ８（計３２
個）を設け、ジャンパＪ１をそれぞれＲＡＳ信号ＲＡＳ
００の信号ラインに介挿し、ジャンパＪ２をそれぞれＲ
ＡＳ信号ＲＡＳ１０の信号ラインに介挿し、ジャンパＪ
３をそれぞれＲＡＳ信号ＲＡＳ２０の信号ラインに介挿
し、ジャンパＪ４をそれぞれＲＡＳ信号ＲＡＳ３０の信
号ラインに介挿する。また、ジャンパＪ５をそれぞれＣ
ＡＳ信号ＣＡＳ００の信号ラインに介挿し、ジャンパＪ
６をそれぞれＣＡＳ信号ＣＡＳ１０の信号ラインに介挿
し、ジャンパＪ７をそれぞれＣＡＳ信号ＣＡＳ２０の信
号ラインに介挿し、ジャンパＪ８をそれぞれＣＡＳ信号
ＣＡＳ３０の信号ラインに介挿して構成している。
【００１０】すなわち従来のＲＡＳ／ＣＡＳ切換回路１
７はジャンパＪ１〜Ｊ８の接続、非接続によって各バン
クに対する所望のＲＡＳ制御信号及びＣＡＳ制御信号を
選択するものであった。
７はジャンパＪ１〜Ｊ８の接続、非接続によって各バン
クに対する所望のＲＡＳ制御信号及びＣＡＳ制御信号を
選択するものであった。
【００１１】
【発明が解決しようとする課題】しかしながら、ジャン
パを用いてメモリ制御信号（ＲＡＳ信号及びＣＡＳ信
号）の供給先バンクを切換えるようにした従来のＲＡＳ
／ＣＡＳ切換回路においては、メモリ制御信号の信号線
にジャンパが直接介在されるので、ジャンパの接触不良
等により選択したメモリ制御信号を該当するバンクへ供
給できなくなることがあった。
パを用いてメモリ制御信号（ＲＡＳ信号及びＣＡＳ信
号）の供給先バンクを切換えるようにした従来のＲＡＳ
／ＣＡＳ切換回路においては、メモリ制御信号の信号線
にジャンパが直接介在されるので、ジャンパの接触不良
等により選択したメモリ制御信号を該当するバンクへ供
給できなくなることがあった。
【００１２】そこで本発明は、メモリモジュールがそれ
ぞれ実装される複数のバンクに対応するメモリ制御信号
の供給先バンクを選択的に切換え可能であるとともに、
常に安定に選択したメモリ制御信号を該当バンクのメモ
リ制御信号入力端子に供給できるメモリ制御信号切換装
置を提供しようとするものである。
ぞれ実装される複数のバンクに対応するメモリ制御信号
の供給先バンクを選択的に切換え可能であるとともに、
常に安定に選択したメモリ制御信号を該当バンクのメモ
リ制御信号入力端子に供給できるメモリ制御信号切換装
置を提供しようとするものである。
【００１３】
【課題を解決するための手段】本発明のメモリ制御信号
切換装置は、メモリモジュールがそれぞれ実装される複
数のバンクに対応して設けられ、各バンクに実装された
メモリモジュールへの各メモリ制御信号を入力とし、出
力信号を対応するバンクのメモリ制御信号入力端子に供
給する複数の論理回路と、各論理回路に対応して設けら
れ、論理制御信号を対応する論理回路に供給して各メモ
リ制御信号の中から所定の信号を選択し該当論理回路の
出力とする複数の選択回路と、各選択回路に対応して設
けられ、その対応する選択回路から出力される論理制御
信号を作成する複数の信号作成手段とを備えたものであ
る。
切換装置は、メモリモジュールがそれぞれ実装される複
数のバンクに対応して設けられ、各バンクに実装された
メモリモジュールへの各メモリ制御信号を入力とし、出
力信号を対応するバンクのメモリ制御信号入力端子に供
給する複数の論理回路と、各論理回路に対応して設けら
れ、論理制御信号を対応する論理回路に供給して各メモ
リ制御信号の中から所定の信号を選択し該当論理回路の
出力とする複数の選択回路と、各選択回路に対応して設
けられ、その対応する選択回路から出力される論理制御
信号を作成する複数の信号作成手段とを備えたものであ
る。
【００１４】
【作用】このような構成の本発明であれば、選択回路に
対応して設けられた信号作成手段により当該選択回路か
ら出力される論理制御信号を作成すると、当該選択回路
から対応する論理回路に上記論理制御信号が供給され
る。これにより、論理回路では各バンクに実装されたメ
モリモジュールへの各メモリ制御信号のなかから上記論
理制御信号に基づいて所定の信号が選択され、対応する
バンクのメモリ制御信号入力端子に供給される。
対応して設けられた信号作成手段により当該選択回路か
ら出力される論理制御信号を作成すると、当該選択回路
から対応する論理回路に上記論理制御信号が供給され
る。これにより、論理回路では各バンクに実装されたメ
モリモジュールへの各メモリ制御信号のなかから上記論
理制御信号に基づいて所定の信号が選択され、対応する
バンクのメモリ制御信号入力端子に供給される。
【００１５】従って、論理回路によって複数のメモリ制
御信号のなかから所定の信号が選択され、該当バンクの
メモリ制御信号入力端子に供給されるので、常に安定し
た信号供給が実現できる。
御信号のなかから所定の信号が選択され、該当バンクの
メモリ制御信号入力端子に供給されるので、常に安定し
た信号供給が実現できる。
【００１６】
【実施例】以下、本発明を図２に示すメモリ制御回路の
ＲＡＳ／ＣＡＳ切換回路１７に適用した一実施例につい
て図１を参照しながら説明する。なお、図３と同一部分
には同一符号を付し、詳しい説明は省略する。
ＲＡＳ／ＣＡＳ切換回路１７に適用した一実施例につい
て図１を参照しながら説明する。なお、図３と同一部分
には同一符号を付し、詳しい説明は省略する。
【００１７】図１に示すように本実施例のＲＡＳ／ＣＡ
Ｓ切換回路１７は、メモリモジュールがそれぞれ実装さ
れる４個のバンク０，１，２，３を備えた電子機器に対
応したもので、各バンク０，１，２，３に実装されたメ
モリモジュールへの各メモリ制御信号ＲＡＳ００〜ＲＡ
Ｓ３０、ＣＡＳ００〜ＣＡＳ３０を入力とし、出力信号
をそれぞれ対応するバンクのメモリ制御信号入力端子Ｒ
ＡＳ，ＣＡＳに供給する４個の論理回路２１，２２，２
３，２４を設けている。
Ｓ切換回路１７は、メモリモジュールがそれぞれ実装さ
れる４個のバンク０，１，２，３を備えた電子機器に対
応したもので、各バンク０，１，２，３に実装されたメ
モリモジュールへの各メモリ制御信号ＲＡＳ００〜ＲＡ
Ｓ３０、ＣＡＳ００〜ＣＡＳ３０を入力とし、出力信号
をそれぞれ対応するバンクのメモリ制御信号入力端子Ｒ
ＡＳ，ＣＡＳに供給する４個の論理回路２１，２２，２
３，２４を設けている。
【００１８】各論理回路２１，２２，２３，２４は、い
ずれも２入力（負論理）のＮＡＮＤゲート８個と、４入
力（負論理）のＮＯＲゲートとによって同一に構成され
たものである。
ずれも２入力（負論理）のＮＡＮＤゲート８個と、４入
力（負論理）のＮＯＲゲートとによって同一に構成され
たものである。
【００１９】すなわち、各ＮＡＮＤゲートの一方の入力
にそれぞれ前記各メモリ制御信号ＲＡＳ００〜ＲＡＳ３
０、ＣＡＳ００〜ＣＡＳ３０を１信号ずつ入力する。ま
た、ＲＡＳ信号が入力されるＮＡＮＤゲートの各出力を
一方のＮＯＲゲートに入力し、ＣＡＳ信号が入力される
ＮＡＮＤゲートの各出力を他方のＮＯＲゲートに入力す
る。そして、一方のＮＯＲゲートの出力を対応するバン
ク０，１，２，３のＲＡＳ端子に供給し、他方のＮＯＲ
ゲートの出力を対応するバンク０，１，２，３のＣＡＳ
端子に供給する構成である。
にそれぞれ前記各メモリ制御信号ＲＡＳ００〜ＲＡＳ３
０、ＣＡＳ００〜ＣＡＳ３０を１信号ずつ入力する。ま
た、ＲＡＳ信号が入力されるＮＡＮＤゲートの各出力を
一方のＮＯＲゲートに入力し、ＣＡＳ信号が入力される
ＮＡＮＤゲートの各出力を他方のＮＯＲゲートに入力す
る。そして、一方のＮＯＲゲートの出力を対応するバン
ク０，１，２，３のＲＡＳ端子に供給し、他方のＮＯＲ
ゲートの出力を対応するバンク０，１，２，３のＣＡＳ
端子に供給する構成である。
【００２０】また、各論理回路２１，２２，２３，２４
に対応して設けられ、論理制御信号を対応する論理回路
に供給してＲＡＳ信号及びＣＡＳ信号をそれぞれ１信号
ずつ選択し、該当論理回路の出力とする４個の選択回路
３１，３２，３３，３４と、各選択回路３１，３２，３
３，３４に対応して設けられ、その対応する選択回路か
ら出力される論理制御信号を作成する４個の信号作成手
段４１，４２，４３，４４とを、本実施例のＲＡＳ／Ｃ
ＡＳ切換回路１７は備えている。
に対応して設けられ、論理制御信号を対応する論理回路
に供給してＲＡＳ信号及びＣＡＳ信号をそれぞれ１信号
ずつ選択し、該当論理回路の出力とする４個の選択回路
３１，３２，３３，３４と、各選択回路３１，３２，３
３，３４に対応して設けられ、その対応する選択回路か
ら出力される論理制御信号を作成する４個の信号作成手
段４１，４２，４３，４４とを、本実施例のＲＡＳ／Ｃ
ＡＳ切換回路１７は備えている。
【００２１】各選択回路３１，３２，３３，３４は、い
ずれも２入力Ａ，Ｂの状態（ハイレベル／ローレベル）
により４出力Ｙ０，Ｙ１，Ｙ２，Ｙ３の状態（ハイレベ
ル／ローレベル）を決定するセレクタで構成される。
ずれも２入力Ａ，Ｂの状態（ハイレベル／ローレベル）
により４出力Ｙ０，Ｙ１，Ｙ２，Ｙ３の状態（ハイレベ
ル／ローレベル）を決定するセレクタで構成される。
【００２２】そして、対応する論理回路のメモリ制御信
号ＲＡＳ００，ＣＡＳ００が入力されるＮＡＮＤゲート
の他方の入力に出力Ｙ０を供給し、メモリ制御信号ＲＡ
Ｓ１０，ＣＡＳ１０が入力されるＮＡＮＤゲートの他方
の入力に出力Ｙ１を供給し、メモリ制御信号ＲＡＳ２
０，ＣＡＳ２０が入力されるＮＡＮＤゲートの他方の入
力に出力Ｙ２を供給し、メモリ制御信号ＲＡＳ３０，Ｃ
ＡＳ３０が入力されるＮＡＮＤゲートの他方の入力に出
力Ｙ３を供給するようになっている。
号ＲＡＳ００，ＣＡＳ００が入力されるＮＡＮＤゲート
の他方の入力に出力Ｙ０を供給し、メモリ制御信号ＲＡ
Ｓ１０，ＣＡＳ１０が入力されるＮＡＮＤゲートの他方
の入力に出力Ｙ１を供給し、メモリ制御信号ＲＡＳ２
０，ＣＡＳ２０が入力されるＮＡＮＤゲートの他方の入
力に出力Ｙ２を供給し、メモリ制御信号ＲＡＳ３０，Ｃ
ＡＳ３０が入力されるＮＡＮＤゲートの他方の入力に出
力Ｙ３を供給するようになっている。
【００２３】各信号作成手段４１，４２，４３，４４
は、＋５Ｖ電源と接地レベルとの間を並列接続した２本
の信号ラインにそれぞれジャンパＪ１、Ｊ２を介挿し、
かつ一方のジャンパＪ１が介挿された信号ラインをそれ
ぞれ対応する選択回路３１，３２，３３，３４のＢ入力
端子に接続し、他方のジャンパＪ２が介挿された信号ラ
インをそれぞれ対応する選択回路３１，３２，３３，３
４のＡ入力端子に接続して構成される。
は、＋５Ｖ電源と接地レベルとの間を並列接続した２本
の信号ラインにそれぞれジャンパＪ１、Ｊ２を介挿し、
かつ一方のジャンパＪ１が介挿された信号ラインをそれ
ぞれ対応する選択回路３１，３２，３３，３４のＢ入力
端子に接続し、他方のジャンパＪ２が介挿された信号ラ
インをそれぞれ対応する選択回路３１，３２，３３，３
４のＡ入力端子に接続して構成される。
【００２４】このような構成の本実施例において、今、
各選択回路３１，３２，３３，３４の出力条件を、Ａ，
Ｂ入力がいずれも“０”（ローレベル）のときＹ０出力
のみ“１”（ハイレベル）、Ａ入力が“０”，Ｂ入力が
“１”のときＹ１出力のみ“１”、Ａ入力が“１”，Ｂ
入力が“０”のときＹ２出力のみ“１”、Ａ，Ｂ入力が
いずれも“１”のときＹ３出力のみ“１”とする。
各選択回路３１，３２，３３，３４の出力条件を、Ａ，
Ｂ入力がいずれも“０”（ローレベル）のときＹ０出力
のみ“１”（ハイレベル）、Ａ入力が“０”，Ｂ入力が
“１”のときＹ１出力のみ“１”、Ａ入力が“１”，Ｂ
入力が“０”のときＹ２出力のみ“１”、Ａ，Ｂ入力が
いずれも“１”のときＹ３出力のみ“１”とする。
【００２５】このような場合、Ｙ０出力のみが“１”の
選択回路に対応する論理回路ではメモリ制御信号ＲＡＳ
００とＣＡＳ００が選択されて対応するバンクに供給さ
れる。同様に、Ｙ１出力のみが“１”の選択回路に対応
する論理回路ではメモリ制御信号ＲＡＳ１０とＣＡＳ１
０が選択されて対応するバンクに供給され、Ｙ２出力の
みが“１”の選択回路に対応する論理回路ではメモリ制
御信号ＲＡＳ２０とＣＡＳ２０が選択されて対応するバ
ンクに供給され、Ｙ３出力のみが“１”の選択回路に対
応する論理回路ではメモリ制御信号ＲＡＳ３０とＣＡＳ
３０が選択されて対応するバンクに供給される。
選択回路に対応する論理回路ではメモリ制御信号ＲＡＳ
００とＣＡＳ００が選択されて対応するバンクに供給さ
れる。同様に、Ｙ１出力のみが“１”の選択回路に対応
する論理回路ではメモリ制御信号ＲＡＳ１０とＣＡＳ１
０が選択されて対応するバンクに供給され、Ｙ２出力の
みが“１”の選択回路に対応する論理回路ではメモリ制
御信号ＲＡＳ２０とＣＡＳ２０が選択されて対応するバ
ンクに供給され、Ｙ３出力のみが“１”の選択回路に対
応する論理回路ではメモリ制御信号ＲＡＳ３０とＣＡＳ
３０が選択されて対応するバンクに供給される。
【００２６】従って、バンク０にメモリ制御信号ＲＡＳ
００及びＣＡＳ００を供給する場合には、対応する信号
作成手段４１のジャンパＪ１とＪ２を接続すればよい。
また、同バンク０にメモリ制御信号ＲＡＳ１０及びＣＡ
Ｓ１０を供給する場合には、対応する信号作成手段４１
のジャンパＪ２のみを接続すればよい。さらに、バンク
１にメモリ制御信号ＲＡＳ００及びＣＡＳ００を供給す
る場合には、対応する信号作成手段４２のジャンパＪ１
とＪ２を接続すればよい。
００及びＣＡＳ００を供給する場合には、対応する信号
作成手段４１のジャンパＪ１とＪ２を接続すればよい。
また、同バンク０にメモリ制御信号ＲＡＳ１０及びＣＡ
Ｓ１０を供給する場合には、対応する信号作成手段４１
のジャンパＪ２のみを接続すればよい。さらに、バンク
１にメモリ制御信号ＲＡＳ００及びＣＡＳ００を供給す
る場合には、対応する信号作成手段４２のジャンパＪ１
とＪ２を接続すればよい。
【００２７】従って、例えばバンク０にのみメモリモジ
ュールが実装され、ＲＡＳ信号ＲＡＳ００とＣＡＳ信号
ＣＡＳ００とがバンク０に対応している状態、すなわち
信号作成手段４１のジャンパＪ１とＪ２が接続された状
態で、別のメモリモジュールを追加して記憶容量の拡張
を図る場合において、その追加モジュールをバンク１に
追加することができず、バンク０に実装されていたメモ
リモジュールをバンク１に移し、空になったバンク０に
追加モジュールを実装しなければならない場合、現状の
メモリモジュールに対応するＲＡＳ信号ＲＡＳ００及び
ＣＡＳ信号ＣＡＳ００をバンク１に供給し、バンク０に
は追加モジュールに対応するＲＡＳ信号ＲＡＳ１０及び
ＣＡＳ信号ＣＡＳ１０を供給することになる。
ュールが実装され、ＲＡＳ信号ＲＡＳ００とＣＡＳ信号
ＣＡＳ００とがバンク０に対応している状態、すなわち
信号作成手段４１のジャンパＪ１とＪ２が接続された状
態で、別のメモリモジュールを追加して記憶容量の拡張
を図る場合において、その追加モジュールをバンク１に
追加することができず、バンク０に実装されていたメモ
リモジュールをバンク１に移し、空になったバンク０に
追加モジュールを実装しなければならない場合、現状の
メモリモジュールに対応するＲＡＳ信号ＲＡＳ００及び
ＣＡＳ信号ＣＡＳ００をバンク１に供給し、バンク０に
は追加モジュールに対応するＲＡＳ信号ＲＡＳ１０及び
ＣＡＳ信号ＣＡＳ１０を供給することになる。
【００２８】このような場合には、バンク０に対応する
信号作成手段４１の一方のジャンパＪ１を外して非接続
とし、かつバンク１に対応する信号作成手段４２の両ジ
ャンパＪ１，Ｊ２をいずれも接続することで対応でき
る。
信号作成手段４１の一方のジャンパＪ１を外して非接続
とし、かつバンク１に対応する信号作成手段４２の両ジ
ャンパＪ１，Ｊ２をいずれも接続することで対応でき
る。
【００２９】この場合において、各メモリ制御信号ＲＡ
Ｓ００，ＣＡＳ００及びＲＡＳ１０，ＣＡＳ１０は論理
回路２２及び２１を通じて対応するバンク１，０の制御
信号入力端子に供給されるので、図３に示した従来回路
のようにジャンパの接触不良等により信号供給が不安定
になるような不具合は起こり得ず、常に所望のメモリ制
御信号を安定に供給できる効果を奏する。
Ｓ００，ＣＡＳ００及びＲＡＳ１０，ＣＡＳ１０は論理
回路２２及び２１を通じて対応するバンク１，０の制御
信号入力端子に供給されるので、図３に示した従来回路
のようにジャンパの接触不良等により信号供給が不安定
になるような不具合は起こり得ず、常に所望のメモリ制
御信号を安定に供給できる効果を奏する。
【００３０】また、４個のバンクを備えたものに対応さ
せた場合、従来は３２個のジャンパのなかから所定のジ
ャンパを選択して切り換える必要があったが、本実施例
では８個のジャンパのなかから所定のジャンパを選択し
て切り換えればよく、ジャンパの切換指示が簡単になる
効果もある。そして、このような効果はバンクの数が増
加するればするほど大である。
せた場合、従来は３２個のジャンパのなかから所定のジ
ャンパを選択して切り換える必要があったが、本実施例
では８個のジャンパのなかから所定のジャンパを選択し
て切り換えればよく、ジャンパの切換指示が簡単になる
効果もある。そして、このような効果はバンクの数が増
加するればするほど大である。
【００３１】なお、前記実施例における信号作成手段の
ジャンパをディップスイッチ等に置換えることは容易に
実施可能である。また、バンクの数に応じてメモリ制御
信号の数が変化するので、論理回路のゲート数や選択回
路及び信号作成手段の構成が適宜変更されるのはいうま
でもない。
ジャンパをディップスイッチ等に置換えることは容易に
実施可能である。また、バンクの数に応じてメモリ制御
信号の数が変化するので、論理回路のゲート数や選択回
路及び信号作成手段の構成が適宜変更されるのはいうま
でもない。
【００３２】この他、本発明の要旨を逸脱しない範囲で
種々変形実施可能であるのは勿論である。
種々変形実施可能であるのは勿論である。
【００３３】
【発明の効果】以上詳述したように本発明によれば、メ
モリモジュールがそれぞれ実装される複数のバンクに対
応するメモリ制御信号の供給先バンクを選択的に切換え
可能であるとともに、常に安定に選択したメモリ制御信
号を該当バンクのメモリ制御信号入力端子に供給できる
メモリ制御信号切換装置を提供できる。
モリモジュールがそれぞれ実装される複数のバンクに対
応するメモリ制御信号の供給先バンクを選択的に切換え
可能であるとともに、常に安定に選択したメモリ制御信
号を該当バンクのメモリ制御信号入力端子に供給できる
メモリ制御信号切換装置を提供できる。
【図１】 本発明の一実施例であるＲＡＳ／ＣＡＳ切換
回路の構成を示すブロック図。
回路の構成を示すブロック図。
【図２】 従来説明で用いる一般的電子機器のメモリ制
御回路を示すブロック図。
御回路を示すブロック図。
【図３】 図２に示すＲＡＳ／ＣＡＳ切換回路の構成を
示すブロック図。
示すブロック図。
２１，２２，２３，２４…論理回路、 ３１，３２，３３，３４…選択回路、 ４１，４２，４３，４４…信号作成手段。
Claims (1)
- 【請求項１】 メモリモジュールがそれぞれ実装される
複数のバンクに対応して設けられ、前記各バンクに実装
されたメモリモジュールへの各メモリ制御信号を入力と
し、出力信号を対応するバンクのメモリ制御信号入力端
子に供給する複数の論理回路と、各論理回路に対応して
設けられ、論理制御信号を対応する論理回路に供給して
前記各メモリ制御信号の中から所定の信号を選択し該当
論理回路の出力とする複数の選択回路と、各選択回路に
対応して設けられ、その対応する選択回路から出力され
る論理制御信号を作成する複数の信号作成手段とを具備
したことを特徴とするメモリ制御信号切換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22613392A JPH0675850A (ja) | 1992-08-25 | 1992-08-25 | メモリ制御信号切換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22613392A JPH0675850A (ja) | 1992-08-25 | 1992-08-25 | メモリ制御信号切換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0675850A true JPH0675850A (ja) | 1994-03-18 |
Family
ID=16840370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22613392A Pending JPH0675850A (ja) | 1992-08-25 | 1992-08-25 | メモリ制御信号切換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0675850A (ja) |
-
1992
- 1992-08-25 JP JP22613392A patent/JPH0675850A/ja active Pending
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