JPH06195257A

JPH06195257A - メモリコントローラ

Info

Publication number: JPH06195257A
Application number: JP5239063A
Authority: JP
Inventors: Scott A Dresser; スコット・エイ・ドレッサー; Raymond A Ward; レイモンド・エイ・ワード
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1992-08-31
Filing date: 1993-08-31
Publication date: 1994-07-15
Also published as: US5278801A; DE4307565C2; DE4307565A1

Abstract

(57)【要約】【目的】第１の種類の対称的なアドレシング機構のチ
ップおよび第２の種類の非対称的なアドレシング機構の
チップの双方に対応可能なメモリコントローラ１６を提
供する。【構成】メモリへのアクセスを制御するメモリコント
ローラ１６であって、第１のアドレスフォーマットを有
する第１のメモリデバイスおよび第２のアドレスフォー
マットを有する第２のメモリデバイスが同じ記憶容量を
有するものについて、第１および第２のメモリデバイス
のアドレシングに適し、物理アドレスを行アドレスおよ
び列アドレスにマッピングする手段と、行アドレスおよ
び列アドレスを、メモリのアドレシングのため一組のア
ドレス線上にマルチプレクシングする手段と、行アドレ
スおよび列アドレスによるメモリアクセスを制御するた
めの制御信号を発生する手段を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は一般的にデータ処理シ
ステムに関するものであり、より詳細には、ダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）のアドレ
シング機構であるメモリコントローラに関するものであ
る。

【０００２】

【従来の技術】ＤＲＡＭチップの記憶容量は着実に増大
してきている。最新の世代のＤＲＡＭチップは１６メガ
ビット（Ｍｂ）の情報を保持することができる。この１
６Ｍｂのチップは２種類のものが利用できる。その第１
の種類は、小容量ＤＲＡＭに用いられる如くの、対称的
なアドレシング機構を用いている。対称的なアドレシン
グ機構では、行アドレス用のビット数と列アドレス用の
ビット数は等しい。かくして、例えば、１ＭｂＤＲＡＭ
は９ビット（行アドレス）対９ビット（列アドレス）の
アドレスを用い、また４ＭｂＤＲＡＭでは１０ビット対
１０ビットのアドレスを用いている。対称的な１６Ｍｂ
ＤＲＡＭでは１１ビット対１１ビットのアドレスが用い
られている。

【０００３】しかし、他の種類の１６ＭｂＤＲＡＭチッ
プでは、非対称的なアドレシング機構（即ち、行アドレ
ス用のビット数が列アドレス用のビット数と異なる機
構）を用いる。より詳細には、この種類のチップは１２
ビットの行アドレス対１０ビットの列アドレスを用いて
いる。従って、これら２種の異なるタイプの１６ＭｂＤ
ＲＡＭチップは、双方とも２２ビットアドレスを用いる
ものの、それぞれ異なるアドレシング機構を採用してい
る。

【０００４】１６ＭｂＤＲＡＭチップでは、固有の記憶
箇所を特定するための列アドレスおよび行アドレスが必
要とされる。この行アドレスおよび列アドレスは多重化
されて、共通アドレス線を経てＤＲＡＭチップに入る。
ＤＲＡＭは行および列を有するメモリマトリクスとして
構成されていることから、行アドレスおよび列アドレス
の双方を必要とする。その行アドレスでマトリクス内の
行が特定され、また、その列アドレスでマトリクス内の
列が特定される。各記憶箇所は、列アドレスおよび行ア
ドレスの固有の組み合せによって特定されるようになっ
ている。

【０００５】現在では、同じメモリサブシステム内で双
方のタイプの１６ＭｂＤＲＡＭチップを用いることは困
難である。多数のＤＲＡＭチップを保持しているメモリ
モジュールにおいては、典型的には、該モジュール上で
ハードワイヤードされたビットコードがメモリコントロ
ーラに供給される。このビットコードで与えれるもの
は、モジュールのサイズに関する情報、ＤＲＡＭチップ
の速度、およびその他の関連性ある情報である。

【０００６】不都合なことに、このコードは２種のタイ
プの１６ＭｂＤＲＡＭチップを区別しない。このため、
１６ＭｂＤＲＡＭチップを含むとして同定されたメモリ
モジュールに、第１または第２のタイプの１６ＭｂＤＲ
ＡＭチップが含まれているか否かを、システムが知るこ
とはない。このゆえに、従来のデータ処理システムは２
種のタイプのＤＲＡＭチップのいずれか一方だけを採用
するように設計され、また、メモリコントローラはここ
で選択されたタイプの１６ＭｂＤＲＡＭチップだけをア
ドレスするよう設計されている。

【０００７】

【発明が解決しようとする課題】前記のように従来のデ
ータ処理システムは２種のタイプのＤＲＡＭチップのい
ずれか一方だけを採用するように設計され、さらに従来
のメモリコントローラはここで選択された一方のタイプ
の１６ＭｂＤＲＡＭチップだけをアドレスするよう設計
されるものであるから、第１の種類の対称的なアドレシ
ング機構のチップおよび第２の種類の非対称的なアドレ
シング機構のチップの双方に対応することができなかっ
た。

【０００８】本発明に係るメモリコントローラはこのよ
うな従来のメモリコントローラの欠点を解決するために
為されたものであり、その目的は第１の種類の対称的な
アドレシング機構のチップおよび第２の種類の非対称的
なアドレシング機構のチップの双方に対応可能なメモリ
コントローラを提供することにある。

【０００９】

【課題を解決するための手段】前記目的を達成すべく本
発明に係るメモリコントローラは、メモリへのアクセス
を制御するメモリコントローラであって、第１のアドレ
スフォーマットを有する第１のメモリデバイスおよび第
２のアドレスフォーマットを有する第２のメモリデバイ
スが同じ記憶容量を有するものについて、前記第１およ
び第２のメモリデバイスのアドレシングに適し、物理ア
ドレスを行アドレスおよび列アドレスにマッピングする
手段と、前記行アドレスおよび前記列アドレスを、メモ
リのアドレシングのため一組のアドレス線上にマルチプ
レクシングする手段と、前記行アドレスおよび前記列ア
ドレスによるメモリアクセスを制御するための制御信号
を発生する手段を備えてなることを特徴とする。

【００１０】

【作用】この発明の一つの利用形態である、データ処理
システムで用いるためのメモリコントローラに基づきそ
の作用を説明する。このデータ処理システムはマイクロ
プロセッサを具備し、このマイクロプロセッサはメモリ
ブロックに対するメモリアクセス要求を発生させる。各
メモリアクセス要求に含まれているものは、アクセスさ
れるべきメモリブロックに対する物理アドレスである。
また、このデータ処理システムは、メモリコントローラ
によって制御されるメモリを具備する。該メモリコント
ローラはメモリアクセス要求に応じて作動する。該メモ
リには同じ記憶容量の多くのメモリデバイスが含まれて
いるが、対称的なアドレシングフォーマットを要求する
第１のメモリデバイス、および、非対称的なアドレシン
グフォーマットを要求する第２のメモリデバイスを含む
ようにされる。

【００１１】メモリコントローラを構成するものは、各
メモリアクセス要求のアドレスビットを行アドレスおよ
び列アドレスにマッピングするための手段である。ま
た、このメモリコントローラは、行アドレスおよび列ア
ドレスを多重化して、メモリをアドレスするためのアド
レス線の組に乗せる処理をする手段も具備している。

【００１２】メモリデバイスは、好適には、１６Ｍｂの
ダイナミック・ランダム・アクセス・メモリ・チップの
ようなダイナミック・ランダム・アクセス・メモリ・チ
ップである。該メモリチップはシングル・インライン・
メモリ・モジュール（ＳＩＭＭ）に構成することができ
る。更に、このメモリには、異なる記憶容量を有する少
なくとも１個のメモリチップを加えることができる。好
適な実施例に、第１のメモリデバイスとして１２ビット
の行アドレスおよび１０ビットの列アドレスを必要とす
る１６ＭｂＤＲＡＭを、また、第２のメモリデバイスと
して１１ビットの行アドレスおよび１１ビットの列アド
レスを必要とする１６ＭｂＤＲＡＭから成るものがあ
る。

【００１３】ここでマッピング手段は、好適には１２ビ
ットの行アドレスおよび１１ビットの列アドレスを発生
する。このときメモリデバイスは、行アドレスまたは列
アドレスの余剰ビットを無視する。好適には、少なくと
も１ビットの物理アドレスが行アドレスおよび列アドレ
スの双方にマッピングされる。かくして、この発明のメ
モリコントローラは、メモリ内に存在するメモリデバイ
スについての知識を有することなく、対称的なアドレシ
ングを要求するメモリデバイス、および、非対称的なア
ドレシングを要求するメモリデバイスの両方をアドレシ
ングできるものである。

【００１４】

【実施例】以下、添付図面を参照しながら、この発明の
好適な実施例について説明する。この発明に関連するメ
モリサブシステムは、１Ｍｂ，４Ｍｂおよび１６ＭｂＤ
ＲＡＭのメモリモジュールで動作するものである。各メ
モリモジュールには幾つかのＤＲＡＭチップが含まれて
いる。各メモリアクセス要求によってアクセスされるべ
きメモリモジュールのサイズが該メモリサブシステムに
より決定され、また、該当するモジュールに転送される
適切なアドレスが発生される。

【００１５】メモリコントローラで発生させるアドレス
は、対称的にアドレスされた１６ＭｂＤＲＡＭチップお
よび非対称的にアドレスされた１６ＭｂＤＲＡＭチップ
のアクセス操作のために等しく作用するものである。

【００１６】図１に示すデータ処理システム１０は、こ
の発明を実施するに適する構成のものである。データ処
理システム１０の備えるマイクロプロセッサ１２は、該
データ処理システム１０の動作を制御する。マイクロプ
ロセッサ１２は、データ処理システムのスタートアップ
時に実行する初期化ルーチンコードを保持するプログラ
マブル・リード・オンリー・メモリー２６をアクセスす
る。データ処理システム１０は、メモリコントローラ１
６およびメモリ２０からなるメモリサブシステムを具備
する。

【００１７】メモリコントローラ１６はメモリ２０への
アクセスを制御する。メモリコントローラ１６は多くの
構成部から成り、レジスタ２１、制御信号発生器２５お
よびアドレスユニット２３を含んで構成されている。

【００１８】レジスタ２１は、制御情報およびステイタ
ス情報を保持するために使用され、制御信号発生器２５
は、メモリ２０に対して転送される制御信号を発生する
ために使用される。アドレスユニット２３は、メモリ２
０に与えるアドレスを発生させる。

【００１９】データ処理システム１０に付加的に含まれ
るものは、Ｉ／Ｏコントローラ１８およびＩ／Ｏデバイ
ス２２からなる入出力（Ｉ／Ｏ）サブシステムである。
Ｉ／Ｏコントローラは、Ｉ／Ｏデバイス２２との通信を
制御する。該Ｉ／Ｏデバイス２２はＰＲＯＭ２６を含
む。マイクロプロセッサ１２、ＰＲＯＭ２６、メモリコ
ントローラ１６およびＩ／Ｏコントローラ１８は、いず
れも共通バス２４に接続されている。バス２４は構成部
分１２、１６、１８および２４間の通信の経路として作
用する。

【００２０】図２は、メモリサブシステムのより詳細な
図である。アドレスバス２８はメモリコントローラ１６
からメモリ２０へアドレスを搬送し、データバス３０は
メモリ２０とメモリコントローラ１６間でデータを搬送
する。メモリコントローラ１６からは、制御信号発生器
２５を介してメモリ２０に多くの制御信号が供給され
る。とりわけ、列アドレスストローブ（ＣＡＳ）信号Ｃ
ＡＳ０とＣＡＳ１、および行アドレスストローブ（ＲＡ
Ｓ）信号ＲＡＳ０、ＲＡＳ１、ＲＡＳ２、ＲＡＳ３、Ｒ
ＡＳ４、ＲＡＳ５、ＲＡＳ６およびＲＡＳ７が、メモリ
コントローラ１６によって供給される。

【００２１】信号ＣＡＳ０ＣＡＳ１は、列アドレスを
メモリ２０のＤＲＡＭチップにストローブするために使
用される。同様にして、信号ＲＡＳ０−ＲＡＳ７は、行
アドレスをメモリ２０のＤＲＡＭチップにストローブす
るために使用される。メモリ２０内のいずれかの箇所が
アクセス可能にされるのに先立ち、その列アドレスおよ
び行アドレスが、ＣＡＳ信号およびＲＡＳ信号を用いて
ＤＲＡＭチップにストローブされねばならない。最後
に、メモリ２０のＤＲＡＭチップに対してデータが書き
込まれることを可能にすべく、ライトイネーブル信号
（ＷＥ）がメモリコントローラから与えられる。

【００２２】メモリ２０の具備する多くのドライバ２７
により、ＣＡＳ０信号、ＣＡＳ１信号、ＲＡＳ０−ＲＡ
Ｓ７信号およびアドレスバス２８上のアドレスの受信お
よび駆動がなされる。メモリ２０に更に含まれている８
個のスロット（図示しない）には、メモリモジュールが
挿入されるが、各スロットは１個のメモリモジュールを
保持することができる。システム１０のユーザは、特定
の用途に適すると見做されるようなスロットにメモリモ
ジュールを配置する選択が可能である。

【００２３】図２には、８個のスロットの各々すべてが
シングル・インライン・メモリ・モジュール（ＳＩＭ
Ｍ）で装荷された状態を示す。ＳＩＭＭは産業上の標準
的なモジュールとして周知のものであって、望ましい例
としてはＸ３６ＥＣＣのＳＩＭＭを用いた構成がある。
スロット０にはＳＩＭＭ１ａが装荷されており、スロッ
ト１にはＳＩＭＭ１ｂが装荷されている。スロット２に
はＳＩＭＭ２ａが装荷されており、スロット３にはＳＩ
ＭＭ２ｂが装荷されている。スロット４にはＳＩＭＭ３
ａが装荷されており、スロット５にはＳＩＭＭ３ｂが装
荷されている。スロット６にはＳＩＭＭ４ａが装荷され
ており、そしてスロット７にはＳＩＭＭ４ｂが装荷され
ている。これらのＳＩＭＭは、１ａと１ｂ、２ａと２
ｂ、３ａと３ｂ、および４ａと４ｂ、の対でアドレスさ
れる。

【００２４】ＳＩＭＭのそれぞれの対（ＳＩＭＭ１ａと
１ｂのような）は、同じＲＡＳ信号およびＣＡＳ信号を
受信するように相互接続されている。データ・バス３０
はＳＩＭＭのそれぞれの対に接続されており、ビット０
−３１はこの対の第１のＳＩＭＭに接続し、また、ビッ
ト３２−７１はこの対の第２のＳＩＭＭに接続するよう
にされている。

【００２５】各ＳＩＭＭは、１８個までのＤＲＡＭチッ
プを備えることができる。これらのチップには、例え
ば、１Ｍｂチップ、４Ｍｂチップ、または１６Ｍｂチッ
プが使用できる。但し、ひとつのＳＩＭＭ上のチップは
全て同記憶容量のものにする。かくして、あるＳＩＭＭ
に含まれるものは、全て１Ｍｂチップか、全て４Ｍｂチ
ップ、または全て１６Ｍｂチップとなる。更に、１６Ｍ
ｂＤＲＡＭチップを有するＳＩＭＭにおいては、該ＤＲ
ＡＭチップの全てが同じタイプのもの（即ち、対称的な
アドレシングを採用する全て１６Ｍｂのチップ、また
は、非対称的なアドレシングを採用する全て１６Ｍｂの
チップのいずれか）でなければならない。これに加え
て、対になったＳＩＭＭの各々は、同記憶容量のチップ
を有していなければならない。

【００２６】各ＳＩＭＭは、全装着あるいは半分だけ装
着のいずれかの状態をとることができる。全装着された
ＳＩＭＭには、その側面の各々に９個のＤＲＡＭチップ
（全体として１８個のＤＲＡＭチップ）が含まれてい
る。半分だけ装着されたＳＩＭＭには、その一つの側面
だけに９個のＤＲＡＭチップが存在し、該ＳＩＭＭの他
方の側にはＤＲＡＭチップが装着されていない。

【００２７】各対のＳＩＭＭの対応する側上でのＤＲＡ
Ｍチップにより、ＤＲＡＭバンクが構成されている。一
例として、ＳＩＭＭ１ａおよび１ｂ上の一方の側のＤＲ
ＡＭチップにより、ＤＲＡＭバンク０が形成される。Ｓ
ＩＭＭ１ａおよび１ｂ上の他方の側のＤＲＡＭチップに
より、ＤＲＡＭバンク１が形成される。従って、ＳＩＭ
Ｍ２ａおよび２ｂにはＤＲＡＭバンク２および３が含ま
れ、ＳＩＭＭ３ａおよび３ｂにはＤＲＡＭバンク４およ
び５が含まれ、そしてＳＩＭＭ４ａおよび４ｂにはＤＲ
ＡＭバンク６および７が含まれることになる。

【００２８】図３は、ＳＩＭＭ１ａの詳細図である。Ｓ
ＩＭＭ１ｂ、２ａ、２ｂ、３ａ、３ｂ、４ａおよび４ｂ
は同じ構成を有している。ＳＩＭＭ１ａには、ＤＲＡＭ
バンク０およびＤＲＡＭバンク１のためのチップが備え
られている。ＤＲＡＭバンク０および１のデータライン
はデータバス３０に接続されている。同様にして、ＤＲ
ＡＭバンク０および１のアドレスラインはアドレスバス
２８に接続されている。ＳＩＭＭ１ａ上に含まれている
ＤＲＡＭチップのサイズに応じて、アドレスバスは９〜
１２ビットのアドレスを搬送することになる。

【００２９】ＤＲＡＭバンク０は、ＲＡＳ０信号および
ＣＡＳ０信号を受信する。ＤＲＡＭバンク１は、ＲＡＳ
１信号およびＣＡＳ１信号を受信する。ＤＲＡＭバンク
０および１の双方は、メモリコントローラ１６から届く
ライトイネーブル（ＷＥ）信号を受信するためにも接続
されている。

【００３０】ＳＩＭＭ１ａ，１ｂ，２ａ，２ｂ，３ａ，
３ｂ，４ａおよび４ｂにおけるＤＲＡＭチップのメモリ
空間は、行および列からなるメモリマトリクスとして構
成されている。ＲＡＳ信号が、ＤＲＡＭチップ内の列ア
ドレスをストローブする。ＲＡＳ０−ＲＡＳ７信号も、
ある所定のＤＲＡＭバンクを起動するために用いられ
る。特に、ＲＡＳ信号が受信されるまでバンクのＤＲＡ
Ｍチップは待機状態に留まっていて、このＲＡＳ信号受
信によって活動状態に入るのである。

【００３１】メモリ２０に対するアクセスは、ＲＡＳ，
ＣＡＳおよびアドレス信号の適切な印加によって効果が
生じる。一例として、メモリ２０内のある位置のメモリ
内容を読み出す要求がなされたとする。行アドレスがア
ドレスバス２８に載り、これに次いで、ＲＡＳ０−ＲＡ
Ｓ７信号の適切な１個が与えられて、該当行を含むＤＲ
ＡＭバンクを起動するようにされる。例えば、アドレス
バスに載った行アドレスがＤＲＡＭバンク０に在るもの
とした場合、ＲＡＳ０信号が与えられて、アドレスバス
２８上のアドレスが、ＳＩＭＭ１ａおよびＳＩＭＭ１ｂ
に対してストローブするようにされる。

【００３２】次に列アドレスがアドレスバス２８に載せ
られ、そして、ＣＡＳ信号が与えられて、該列アドレス
がＤＲＡＭバンクにストローブするようにされる。ＣＡ
Ｓ信号においてストローブされる列アドレスは、ＲＡＳ
信号で起動されたＤＲＡＭバンクだけで用いられる。上
記された例のように、ＣＡＳ０信号が与えられて、列ア
ドレスがバンク０のＤＲＡＭチップに対してストローブ
するようにされる。ＤＲＡＭバンク０の１８個のＤＲＡ
Ｍの各々における行アドレスおよび列アドレスによって
特定されたメモリ位置に保持されているデータは、デー
タバス３０に出力される。各ＤＲＡＭチップのエントリ
は４ビット長であることから、データバス３０上には、
１８個のチップによって７２ビットが生成される。

【００３３】書込み動作は、ライトイネーブル（ＷＥ）
信号が与えられなければならないことを除き、前記と同
様なものであり、データバス３０上でのデータはアドレ
スされた位置に書込まれる。

【００３４】行アドレスおよび列アドレスの生成のさせ
方を理解するために、メモリコントローラ１６の構成部
について検討することが必要である。メモリコントロー
ラ１６におけるレジスタ２１には、ステイタス情報およ
び制御情報が保持されている。

【００３５】図４に示されるように、レジスタ２１に
は、スタートアドレスレジスタ０−７およびＤＲＡＭタ
イプレジスタ０−７が含まれている。スタートアドレス
レジスタ０−７には、メモリ２０（図２）におけるＤＲ
ＡＭバンクの各々に対するスタートアドレスが保持され
ている。

【００３６】ＤＲＡＭタイプレジスタ０−７には、特定
されたＤＲＡＭバンク内に含まれているＤＲＡＭチップ
のタイプ（即ち、１Ｍｂ，４Ｍｂ，１６Ｍｂ）を特定す
るタイプインジケータが保持されている。これらのＤＲ
ＡＭタイプレジスタ０−７は、対称的なアドレシングを
採用する１６ＭｂＤＲＡＭチップと、非対称的なアドレ
シングを採用する１６ＭｂＤＲＡＭチップとの間で差別
をすることはない。これらの双方は、ＤＲＡＭタイプレ
ジスタ０−７によれば、単に１６ＭｂＤＲＡＭチップと
してみられるだけである。

【００３７】ここで当業者によって認められることは、
図４において示されている物理的な実施は単なる例示的
なものであり、その他の物理的な実施を等しく実行でき
るということである。例えば、効率性を増強するために
幾つかのレジスタを組み合わせることができる。

【００３８】スタートアドレスレジスタ０−７およびＤ
ＲＡＭタイプレジスタ０−７には、システムのスタート
アップ時のデータが装荷されている。特に、システムの
スタートアップにおいては、マイクロプロセッサ１２
（図１）はＰＲＯＭ２６に格納されている初期化ルーチ
ンの実行を開始する。

【００３９】ＳＩＭＭ１ａ、１ｂ、２ａ、２ｂ、３ａ、
３ｂ、４ａおよび４ｂの各々は一連の存在検出ピンを有
しており、ＳＩＭＭのメモリ容量およびＳＩＭＭ内のＤ
ＲＡＭチップのタイプ（即ち、１Ｍｂのチップ，４Ｍｂ
のチップ，または、１６Ｍｂのチップ）がこれによって
指示される。存在検出ピンから得た情報を用いてマイク
ロプロセッサが初期化ルーチンを実行し、各ＤＲＡＭバ
ンクに対するスタートアドレス、および、それぞれのバ
ンクにおけるＤＲＡＭのタイプを決定する。次いでこの
情報はスタートアドレスレジスタ０−７およびＤＲＡＭ
タイプレジスタ０−７に装荷される。

【００４０】スタートアドレスレジスタ０−７およびＤ
ＲＡＭタイプレジスタ０−７内の情報はアドレスユニッ
ト２３（図１）により用いられ、行アドレスおよび列ア
ドレスが生成される。図５には、アドレスユニット２３
がより詳細に示されている。アドレスユニット２３に備
えられたレジスタ３２は、バス２４（図１）から入来す
る物理アドレスを保持するためのものである。この物理
アドレスはマイクロプロセッサ１２によりバス２４上に
載置される。レジスタ３２に保持されている物理アドレ
スは、ＲＡＭアドレス発生器３６およびアドレス比較器
３４へと通される。

【００４１】アドレス比較器３４は物理アドレスをＤＲ
ＡＭバンク０−７の各開始アドレスと比較する。バンク
の開始アドレスは、開始アドレスレジスタ０−７（図
４）内に保持されている。ここで選択されるべきバンク
は、バンクの開始アドレスについて物理アドレスよりは
小さい最大の開始アドレスを有するバンクである。アド
レス比較器３４はいずれのバンクが選択されたかを示す
バンク選択出力を生成する。このバンク選択信号は、こ
れを制御信号の生成に用いる制御信号発生器２５）、お
よびＲＡＭアドレス発生器３６に入力される。

【００４２】ＲＡＭアドレス発生器３６はメモリ２０の
ＳＩＭＭモジュールへと送られるアドレスを発生させ
る。ＲＡＭアドレス発生器は、幾つかの他の入力と伴
に、レジスタ３２からのアドレスを入力として受け入れ
る。より詳細には、アドレス比較器３４によって生成さ
れたバンク選択信号は、ＲＡＭアドレス発生器３６に入
力される。これに加えて、ＲＡＭアドレス発生器３６
は、選択されたバンクに含まれているＤＲＡＭチップの
タイプについて、ＤＲＡＭタイプレジスタからのインジ
ケータを受け入れる。

【００４３】最後に、このＲＡＭアドレス発生器３６
は、行アドレスまたは列アドレスのいずれを発生させる
べきであるかを指示する行／列選択信号を受け入れる。
この選択信号は、メモリコントローラ１６内の別の論理
回路によって発生される。

【００４４】ＲＡＭアドレス発生器３６の動作を理解す
るために、データ処理システム１０（図１）において採
用できる異なったアドレスフォーマットを考慮すること
が必要である。上述したように、メモリ２０のＳＩＭＭ
モジュールにおいては、異なるサイズのＤＲＡＭチップ
を用いることができる。特に、１ＭｂＤＲＡＭチップ，
４ＭｂＤＲＡＭチップ，および／または、１６ＭｂＤＲ
ＡＭチップを採用することができる。

【００４５】図６はマイクロプロセッサ１２（図１）に
より、バス２４を経て１ＭｂＤＲＡＭチップの行アドレ
スおよび列アドレス伝送をするアドレスマッピングを示
すものである。この場合、そのアドレスは９ビットの行
アドレス対９ビットの列アドレスとなる。バス２４上の
アドレスのビット１１−１９（図６）が行アドレスを特
定し、また、ビット２０−２８が列アドレスを特定す
る。

【００４６】図７に示されているアドレスのマッピング
は、４ＭｂＤＲＡＭチップのための行アドレスおよび列
アドレスに対する、バス２４（図１）上でのアドレスの
ためのものである。そのアドレスは１０ビット対１０ビ
ットのアドレスのものである。その行アドレスはバス２
４上のアドレスのビット１０−１９（図７）によって特
定され、また、その列アドレスはビット９およびビット
２０−２８によって特定される。ビット９は、列アドレ
スのうちの高次のビットである。

【００４７】図８に示されているアドレスのマッピング
は、対称的アドレシングを用いる１６ＭｂＤＲＡＭチッ
プのための行アドレスおよび列アドレスに対する、バス
２４（図１）上でのアドレスのためのものである。この
ようなチップに対するアドレスは、１１ビット対１１ビ
ットのアドレスのものである。その行アドレスはバス２
４上のアドレスのビット９−１９（図８）によって特定
され、また、その列アドレスはビット７，８およびビッ
ト２０−２８（図８）によって特定される。ビット７お
よび８は、列アドレスのうちの高次のビットである。

【００４８】図９に示されているアドレスのマッピング
は、非対称的アドレシングを用いる１６ＭｂＤＲＡＭチ
ップのための行アドレスおよび列アドレスに対する、バ
ス２４（図１）上でのアドレスのためのものである。こ
の例におけるアドレスは、１２ビット対１０ビットのも
のである。その行アドレスはバス２４上のアドレスのビ
ット８−１９（図９）によって特定され、また、その列
アドレスはビット７および２０−２８（図９）によって
特定される。ビット７は列アドレスの高次ビットであ
る。

【００４９】ＲＡＭアドレス発生器３６（図５）は、全
ての可能なアドレスフォーマット（即ち、図６−９に示
されているフォーマット）を勘案せねばならない。ＲＡ
Ｍアドレス発生器３６は、図１０に示されているような
回路を用いてこの目標を達成する。ＲＡＭアドレス発生
器３６の備えるＤＲＡＭタイプレジスタセレクタ５１
は、アドレス比較器３４（図５）からのバンク選択出力
を受け入れて、いずれのレジスタが選択されるべきかの
決定をする。ＤＲＡＭタイプレジスタセレクタ５１（図
１０）は、ＤＲＡＭタイプレジスタ０−７の一つに対し
てレジスタ選択信号を出力させるが、該ＤＲＡＭタイプ
レジスタは、バンク選択信号によって選択されたバンク
に関連している。

【００５０】ＲＡＭアドレス発生器３６には、セレクタ
５０およびマルチプレクサ５６も備えられている。セレ
クタ５０は、レジスタ３２からの物理アドレスを受け入
れて、該物理アドレスにおけるビットの各々が行アドレ
ス５２に対して通されるか、列アドレス５４に対して通
されるか、または、行アドレスまたは列アドレスのいず
れかで用いられないかの選択をする。選択されたＤＲＡ
ＭタイプレジスタからのＤＲＡＭタイプ信号により、ア
ドレスされるべきＤＲＡＭチップ（即ち、１Ｍｂ、４Ｍ
ｂまたは１６ＭｂＤＲＡＭチップ）のタイプが指示さ
れ、セレクタ５０によって実行される選択の制御をす
る。

【００５１】これに次いで、マルチプレクサ５６は、行
アドレス５２または列アドレス５４がアドレスバス２８
上に出力されるかどうかの決定をする。行アドレス５２
または列アドレス５４の選択は、マルチプレクサ５６に
対する行／列選択入力によって決定される。

【００５２】セレクタ５０に対するＤＲＡＭタイプ入力
が、アドレスが１ＭｂＤＲＡＭチップに対するものであ
ると指示しているときには、セレクタによって受け入れ
られたアドレスのビット１１−１９が行アドレス５２の
ビット３−１１を形成し、また、セレクタに対するアド
レス入力のビット２０−２８が列アドレス５４のビット
３−１１を形成する。これを換言すれば、セレクタ５０
は、図６に示されているようなアドレスをマッピングす
る働きをする。これと類似して、アドレスが４ＭｂＤＲ
ＡＭチップに対するものであると、ＤＲＡＭタイプ入力
が指示しているときには、そのアドレスは図７に示され
ているようにマッピングされる。

【００５３】しかしながら、アドレスが１６ＭｂＤＲＡ
Ｍチップに対するものであると、ＤＲＡＭタイプ入力が
指示しているときには、そのアドレスは図８または図９
に示されているようにマッピングされる。このために、
マッピングは図１１に示されているように実行されて、
１６ＭｂＤＲＡＭチップが対称的なアドレシングまたは
非対称的なアドレシングを必要とするかどうかについ
て、システムが関連する必要がなくなるようにされる。
特に、レジスタ３２からのアドレス６０は、行アドレス
５２および列アドレス５４に対してマッピングされる。

【００５４】行アドレス５２は１２ビット（０：１１）
を有し、また、列アドレス５４は１２ビット（０：１
１）を有している。実際には、列アドレスは１１ビット
（１：１１）だけを有している。ビット０が使用される
ことはない。行アドレス５２は、アドレス６０のビット
８およびビット９−１９から形成される。ビット８は、
行アドレス５２の高次ビット位置０にマッピングされ
る。アドレス６０の残余のビット９−１９は、行アドレ
ス５２のビット１−１１にマッピングされる。

【００５５】列アドレス５４の形成は、バス２４（図
１）上のアドレス６０のビット７，８およびビット２０
−２８を列アドレスに対してマッピングすることでなさ
れる。アドレス６０のビット８（図１１）は、列アドレ
ス５４の第２の高次位置１にマッピングされる。ビット
７は、これに次ぐ高次位置２にマッピングされる。アド
レス６０のビット２０−２８は、列アドレス５４の残余
の低次ビット位置３−１１にマッピングされる。

【００５６】行アドレス５２および列アドレス５４は、
マルチプレクサ５６の２個の入力端に供給される。この
流儀で発生される行および列アドレスは、メモリ内のい
ずれの１６ＭｂＤＲＡＭチップに対しても適用すること
ができる。

【００５７】行アドレス５２および列アドレス５４をど
のようにして任意のメモリチップの各に適用できるかの
理解をするためには、図８−９に示されているアドレス
マッピングを調べることが有用である。対称的なアドレ
シング（図８を参照）を用いる１６ＭｂＤＲＡＭのため
には、行アドレス５２（図１１）の１１ビットおよび列
アドレス５４の１１ビットが用いられる。従って、行ア
ドレス５２のビット０および列アドレス５４のビット０
は、対称的なアドレシングを用いる１６ＭｂＤＲＡＭチ
ップにおいては無視される。

【００５８】非対称的なアドレシング（図９を参照）を
用いる１６Ｍｂチップにおいては、行アドレス５２（図
１１）の１２ビットは全て用いられるけれども、列アド
レス５４については１０ビットだけである。このように
して、列アドレス５４のビット０および１は、非対称的
なアドレシングの１６ＭｂＤＲＡＭチップによって無視
される。上述された例においては、高次のビットに装荷
されている無視されたビットは関連をもたない。

【００５９】行アドレスおよび列アドレスが物理アドレ
スから導出されたとき、マルチプレクサ５６（図１０）
は行アドレスまたは列アドレスが出力されるべきかどう
かを決定する。図５に関連して前記検討された行／列選
択信号は、マルチプレクサ５６（図１０）のための制御
ラインに当るものである。上述のように、選択された行
／列アドレスは、アドレスバス２８を経て、活性化され
ているバンクのＤＲＡＭチップに対して出力される。

【００６０】かくして、この好適な実施例によって、デ
ータ処理システムのメモリサブシステムで用いられるモ
ジュールのタイプについて、増強した柔軟性がもたらさ
れる。更に、この柔軟性は付加的なハードウエアまたは
ソフトウエアを必要とすることなく達成できるものであ
る。

【００６１】以上、この発明の好適な実施例に基づき説
明したが、当業者によって明らかなように、特許請求の
範囲に記載した本発明の精神および規定を逸脱しない範
囲で、本発明を他の別の実施例に適用することが可能で
ある。

【００６２】

【発明の効果】前記の如く本発明に係るメモリコントロ
ーラは、マッピング手段が、対称的アドレスフォーマッ
トを有する第１のメモリデバイスおよび非対称的アドレ
スフォーマットを有する第２のメモリデバイスのいずれ
のアドレシングにも適する物理アドレスを行アドレスお
よび列アドレスにマッピングし、これら種類の異なるメ
モリのアドレシングのため、マルチプレクシング手段が
前記行アドレスおよび前記列アドレスを一組のアドレス
線上にマルチプレクシングして載せ、制御信号発生手段
が前記行アドレスおよび前記列アドレスによるメモリア
クセスを制御するための制御信号を発生させる構成であ
るから、システムはメモリ内にいずれのメモリチップが
存在するかに関わる要なく、随時にアクセスすることが
可能となり、その柔軟な機能拡張にて異種メモリデバイ
スの適用範囲が拡大されるゆえに、産業上の効果著しい
ものがある。

【図面の簡単な説明】

【図１】本発明に係るメモリコントローラ実施例を用い
たデータ処理システムのブロック図である。

【図２】図１のデータ処理システムのメモリサブシステ
ムの詳細図である。

【図３】図２のメモリサブシステムにおけるＳＩＭＭの
詳細図である。

【図４】図１のレジスタの一部分の概略的な説明図であ
る。

【図５】図１のメモリコントローラのアドレスユニット
の概略図である。

【図６】１ＭｂｉｔＤＲＡＭチップのアドレスフォーマ
ットの説明図である。

【図７】４ＭｂｉｔＤＲＡＭチップのアドレスフォーマ
ットの説明図である。

【図８】１６Ｍｂｉｔ対称型ＤＲＡＭチップのアドレス
フォーマットの説明図である。

【図９】１６Ｍｂｉｔ非対称型ＤＲＡＭチップのアドレ
スフォーマットの説明図である。

【図１０】図５のＲＡＭアドレス発生器の概略図であ
る。

【図１１】バス上のアドレスを１６Ｍｂチップの行アド
レスおよび列アドレスにマッピングする説明図である。

【符号の説明】

１０データ処理システム１２マイクロプロセッサ１６メモリコントローラ１８Ｉ／Ｏコントローラ２０メモリ２１レジスタ２２Ｉ／Ｏデバイス２３アドレスユニット２４共通バス２５制御信号発生器２６ＰＲＯＭ２７ドライバ２８アドレスバス３０データバス

Claims

【特許請求の範囲】

【請求項１】メモリへのアクセスを制御するメモリコ
ントローラであって、第１のアドレスフォーマットを有
する第１のメモリデバイスおよび第２のアドレスフォー
マットを有する第２のメモリデバイスが同じ記憶容量を
有するものについて、前記第１および第２のメモリデバ
イスのアドレシングに適し、物理アドレスを行アドレス
および列アドレスにマッピングする手段と、前記行アドレスおよび前記列アドレスを、メモリのアド
レシングのため一組のアドレス線上にマルチプレクシン
グする手段と、前記行アドレスおよび前記列アドレスによるメモリアク
セスを制御するための制御信号を発生する手段を備えて
なることを特徴とするメモリコントローラ。