JPS5935461A - Lsiの実装方式 - Google Patents
Lsiの実装方式Info
- Publication number
- JPS5935461A JPS5935461A JP57146587A JP14658782A JPS5935461A JP S5935461 A JPS5935461 A JP S5935461A JP 57146587 A JP57146587 A JP 57146587A JP 14658782 A JP14658782 A JP 14658782A JP S5935461 A JPS5935461 A JP S5935461A
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- JP
- Japan
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- terminals
- chip
- mounting
- signal patterns
- board
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06579—TAB carriers; beam leads
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く利用分野〉
本発明は基板上の同一信号ラインにROM、RAM等の
LSIを複数接続する場合に、特に効果的に高密度実装
を可能としたLSIの実装方式に関するものである。
LSIを複数接続する場合に、特に効果的に高密度実装
を可能としたLSIの実装方式に関するものである。
〈従来技術〉
パソコンシステムとかマイコンシステムでは第1図に示
す様に、CPUに接続される同一の信号ラインLにリー
ドライトメモリRAMやリードオンリーメモリROM等
のメモリチップを多数接続し、チップセレクト信号によ
ってCPUと任意の、メモリチップとの間でやりとりが
行えるように構成されている。
す様に、CPUに接続される同一の信号ラインLにリー
ドライトメモリRAMやリードオンリーメモリROM等
のメモリチップを多数接続し、チップセレクト信号によ
ってCPUと任意の、メモリチップとの間でやりとりが
行えるように構成されている。
この場合、基板に実装するメモリチップの数は必然的に
増すが、たとえばこれらのメモリチップを全て基板の片
面に実装した場合はどうしてもチップの占有面積が増え
、他の電子部品の搭載の妨げとなり、さらに大きな基板
が必要となるから機器の大型化を招くという問題がある
。
増すが、たとえばこれらのメモリチップを全て基板の片
面に実装した場合はどうしてもチップの占有面積が増え
、他の電子部品の搭載の妨げとなり、さらに大きな基板
が必要となるから機器の大型化を招くという問題がある
。
一方、基板の両面に適宜これらのメモリチップを実装す
る方法もあるが、ただ単に基板の表裏に実装するとメモ
リチップの端子が全く逆になるから、基板の片面に形成
された信号ラインへの接続が非常に煩雑となり、不良交
換等の場合には修理が困難であるとともに実装密度もあ
まり期待することができない。
る方法もあるが、ただ単に基板の表裏に実装するとメモ
リチップの端子が全く逆になるから、基板の片面に形成
された信号ラインへの接続が非常に煩雑となり、不良交
換等の場合には修理が困難であるとともに実装密度もあ
まり期待することができない。
〈目 的〉
それゆえ本発明の主たる目的は、同一信号パターンへの
結線が容易となり、不良交換等の修理作業が簡単に行え
るように効果的且つ高密度にLSIを実装し得る実装方
式の提供にある。
結線が容易となり、不良交換等の修理作業が簡単に行え
るように効果的且つ高密度にLSIを実装し得る実装方
式の提供にある。
(実施例〉
以下本発明方式を図面とともに詳細に説明する。
第2図は本発明方式による実装状態を示す図である。こ
の方式は基板lの表裏にLSIチップ2゜3をダイレク
トボンデングしたものであるが、特にLSIチップ2の
端子4,5に対してLSIチップ3の端子6,7をミラ
ー反転の関係となるように工夫されている。すなわち、
LSIチップ2の端子4とLSIチップ3の端子7、及
び端子5と端子6が同一機能端子となるように構成して
いる。
の方式は基板lの表裏にLSIチップ2゜3をダイレク
トボンデングしたものであるが、特にLSIチップ2の
端子4,5に対してLSIチップ3の端子6,7をミラ
ー反転の関係となるように工夫されている。すなわち、
LSIチップ2の端子4とLSIチップ3の端子7、及
び端子5と端子6が同一機能端子となるように構成して
いる。
したがって、このような関係にあるLSIチップを基板
の表裏に実装すれば、基板1の表側の信号パターン8,
9に対応して裏側の信号パターン10、IIを形成すれ
ばよく、また第3図のようにスルーホール12を形成し
て表側の信号パターンと接続すればよいので、信号パタ
ーンが複雑化せず、したがって実装密度が向上するとと
もに、LSIチップの交換も極めて容易に行うことがで
きる。
の表裏に実装すれば、基板1の表側の信号パターン8,
9に対応して裏側の信号パターン10、IIを形成すれ
ばよく、また第3図のようにスルーホール12を形成し
て表側の信号パターンと接続すればよいので、信号パタ
ーンが複雑化せず、したがって実装密度が向上するとと
もに、LSIチップの交換も極めて容易に行うことがで
きる。
襄。4図はLSIチップをワイヤボンデング法にて実装
した例であるが、この場合もワイヤ13を四方へ方に複
雑に配線することなく、きわめて簡単に実装することが
できる。
した例であるが、この場合もワイヤ13を四方へ方に複
雑に配線することなく、きわめて簡単に実装することが
できる。
〈効 果〉
この様に、本発明方式では基板の表裏に端子の配置がミ
ラー反転の関係にあるLSIを分けて実装するものであ
るから、同一信号パターンへの結線が容易となり、不良
交換等の修理作業が簡単に打えるように効果的且つ高密
度にLSIを実装することができる。
ラー反転の関係にあるLSIを分けて実装するものであ
るから、同一信号パターンへの結線が容易となり、不良
交換等の修理作業が簡単に打えるように効果的且つ高密
度にLSIを実装することができる。
第1図はマイコン等のシステムにおけるLSIの実装状
態を示す図、第2図は本発明方式を説明する図、第3図
は同方式をダイレクトボンデング法に採用した例、第4
図は同方式をワイヤボンデング法に採用した例である。 lは基板、2,3はLSI、4〜7は端子、8〜11は
パターン
態を示す図、第2図は本発明方式を説明する図、第3図
は同方式をダイレクトボンデング法に採用した例、第4
図は同方式をワイヤボンデング法に採用した例である。 lは基板、2,3はLSI、4〜7は端子、8〜11は
パターン
Claims (1)
- 1、基板の表裏に端子の配置がミラー反転の関係にある
LSIを分けて実装させたことを特徴とするLSIの実
装方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57146587A JPS5935461A (ja) | 1982-08-23 | 1982-08-23 | Lsiの実装方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57146587A JPS5935461A (ja) | 1982-08-23 | 1982-08-23 | Lsiの実装方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5935461A true JPS5935461A (ja) | 1984-02-27 |
Family
ID=15411079
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57146587A Pending JPS5935461A (ja) | 1982-08-23 | 1982-08-23 | Lsiの実装方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5935461A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6267828A (ja) * | 1985-09-20 | 1987-03-27 | Sharp Corp | 半導体デバイスの実装構造 |
US5477082A (en) * | 1994-01-11 | 1995-12-19 | Exponential Technology, Inc. | Bi-planar multi-chip module |
KR100309460B1 (ko) * | 1998-12-28 | 2001-11-15 | 김영환 | 적층형칩사이즈패키지및그제조방법 |
-
1982
- 1982-08-23 JP JP57146587A patent/JPS5935461A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6267828A (ja) * | 1985-09-20 | 1987-03-27 | Sharp Corp | 半導体デバイスの実装構造 |
US5477082A (en) * | 1994-01-11 | 1995-12-19 | Exponential Technology, Inc. | Bi-planar multi-chip module |
KR100309460B1 (ko) * | 1998-12-28 | 2001-11-15 | 김영환 | 적층형칩사이즈패키지및그제조방법 |
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