JPH09114953A - メモリカード - Google Patents
メモリカードInfo
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- JPH09114953A JPH09114953A JP7267514A JP26751495A JPH09114953A JP H09114953 A JPH09114953 A JP H09114953A JP 7267514 A JP7267514 A JP 7267514A JP 26751495 A JP26751495 A JP 26751495A JP H09114953 A JPH09114953 A JP H09114953A
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- memory card
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0286—Programmable, customizable or modifiable circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
Abstract
(57)【要約】
【目的】複数のメモリＩＣを搭載するメモリカードにお
いて、実装後メモリＩＣの一部が不良と判明しても、新
たなメモリＩＣで代替でき、他の正常なメモリＩＣを無
駄にしないメモリカードを実現する。 【構成】不良のメモリＩＣの補填として、代替メモりを
実装できるように、代替メモリＩＣ専用のランドを回路
基板上に備える。コネクタ２は回路基板１上に設けられ
たランドにはんだ付けされる。制御回路３とメモリＩＣ
群４は回路基板１の上に実装される。回路基板１上に
は、コネクタ２と制御回路３及び制御回路３とメモリＩ
Ｃ群４を結ぶ接続線が銅箔等で結線されている。また、
回路基板１上には代替メモリＩＣ用のランド５が備えら
れ、メモリＩＣ群４と同様に制御回路３と結線されてい
る。さらにジャンパーやスイッチ等により、不良のメモ
リＩＣの代わりに代替メモりを使用するように制御回路
３を設定する。
いて、実装後メモリＩＣの一部が不良と判明しても、新
たなメモリＩＣで代替でき、他の正常なメモリＩＣを無
駄にしないメモリカードを実現する。 【構成】不良のメモリＩＣの補填として、代替メモりを
実装できるように、代替メモリＩＣ専用のランドを回路
基板上に備える。コネクタ２は回路基板１上に設けられ
たランドにはんだ付けされる。制御回路３とメモリＩＣ
群４は回路基板１の上に実装される。回路基板１上に
は、コネクタ２と制御回路３及び制御回路３とメモリＩ
Ｃ群４を結ぶ接続線が銅箔等で結線されている。また、
回路基板１上には代替メモリＩＣ用のランド５が備えら
れ、メモリＩＣ群４と同様に制御回路３と結線されてい
る。さらにジャンパーやスイッチ等により、不良のメモ
リＩＣの代わりに代替メモりを使用するように制御回路
３を設定する。
Description
【０００１】
【産業上の利用分野】本発明は、複数個のメモリＩＣを
搭載するメモリカードに関する。
搭載するメモリカードに関する。
【０００２】
【従来の技術】近年、他の記憶装置と同様に、実装空間
の限られたメモリカードに対しても、膨大な記憶容量の
要求が高まっている。そのため、実装技術を駆使し、可
能な限り多くのメモリＩＣを搭載したメモリカードが広
く採用されている。図８は、複数個のメモリＩＣを搭載
した従来のメモリカード用モジュールの図面で、回路基
板１に複数個のメモリＩＣ等を実装した様子を示す図面
である。
の限られたメモリカードに対しても、膨大な記憶容量の
要求が高まっている。そのため、実装技術を駆使し、可
能な限り多くのメモリＩＣを搭載したメモリカードが広
く採用されている。図８は、複数個のメモリＩＣを搭載
した従来のメモリカード用モジュールの図面で、回路基
板１に複数個のメモリＩＣ等を実装した様子を示す図面
である。
【０００３】図８において、１は回路基板、２はコネク
タ、３は制御回路、４は複数のメモリＩＣを含むメモリ
ＩＣ群である。コネクタ２は回路基板１上に設けられた
ランドにはんだ付けされる。制御回路３とメモリＩＣ群
４は回路基板１の上に実装される。回路基板１上には、
コネクタ２と制御回路３、および制御回路３とメモリＩ
Ｃ群４を結ぶ接続線が銅箔等で結線されている。
タ、３は制御回路、４は複数のメモリＩＣを含むメモリ
ＩＣ群である。コネクタ２は回路基板１上に設けられた
ランドにはんだ付けされる。制御回路３とメモリＩＣ群
４は回路基板１の上に実装される。回路基板１上には、
コネクタ２と制御回路３、および制御回路３とメモリＩ
Ｃ群４を結ぶ接続線が銅箔等で結線されている。
【０００４】メモリカードは携帯式の電子機器などとと
もに用いられるものであり、その電子機器とメモリカー
ドとの電気接続を行うのがコネクタ２である。メモリカ
ードの特定のアドレスにデータを書き込む場合、コネク
タ２から入力されるデータは、複数のメモリＩＣから成
るメモリＩＣ群４の中から制御回路３によって適切なメ
モリＩＣが選択された後、そのメモリＩＣの適切なアド
レスに記憶される。また、メモリカードの特定のアドレ
スからデータを読み出す場合は、メモリＩＣ群４の中か
ら制御回路３により適切なメモリＩＣが選択された後、
そのメモリＩＣの適切なアドレスからデータが読み出さ
れ、コネクタ２を通って出力される。
もに用いられるものであり、その電子機器とメモリカー
ドとの電気接続を行うのがコネクタ２である。メモリカ
ードの特定のアドレスにデータを書き込む場合、コネク
タ２から入力されるデータは、複数のメモリＩＣから成
るメモリＩＣ群４の中から制御回路３によって適切なメ
モリＩＣが選択された後、そのメモリＩＣの適切なアド
レスに記憶される。また、メモリカードの特定のアドレ
スからデータを読み出す場合は、メモリＩＣ群４の中か
ら制御回路３により適切なメモリＩＣが選択された後、
そのメモリＩＣの適切なアドレスからデータが読み出さ
れ、コネクタ２を通って出力される。
【０００５】
【発明が解決しようとする課題】従来のメモリカードで
は、メモリＩＣを実装した後にテストをした結果判明し
た不良メモリＩＣに対して、それを正常なメモリＩＣと
交換するための手段が取られていなかった。
は、メモリＩＣを実装した後にテストをした結果判明し
た不良メモリＩＣに対して、それを正常なメモリＩＣと
交換するための手段が取られていなかった。
【０００６】メモリＩＣの実装がはんだ付けによって行
われたのであれば、はんだを溶融、除去して、不良のメ
モリＩＣを取り外し、正常なメモリＩＣを改めてはんだ
付けすることで交換は可能であるが、メモリＩＣの端子
数が多いことや、端子のピッチが狭いことを考えると、
容易な作業ではない。また、ベアチップを直接回路基板
に搭載するＣＯＢ（Chip On Board）実装によって、メ
モリＩＣが実装された場合には、もはや不良メモリＩＣ
の交換は不可能である。
われたのであれば、はんだを溶融、除去して、不良のメ
モリＩＣを取り外し、正常なメモリＩＣを改めてはんだ
付けすることで交換は可能であるが、メモリＩＣの端子
数が多いことや、端子のピッチが狭いことを考えると、
容易な作業ではない。また、ベアチップを直接回路基板
に搭載するＣＯＢ（Chip On Board）実装によって、メ
モリＩＣが実装された場合には、もはや不良メモリＩＣ
の交換は不可能である。
【０００７】そのため、製造工程において、複数のメモ
リＩＣを実装した後で、その中にひとつでも不良のメモ
リＩＣがあると、他の正常な部品が無駄になってしまう
という問題があった。
リＩＣを実装した後で、その中にひとつでも不良のメモ
リＩＣがあると、他の正常な部品が無駄になってしまう
という問題があった。
【０００８】そこで本発明は、製造工程において、複数
のメモリＩＣを実装した後で、一部のメモリＩＣの不良
が判明しても、困難な作業をすることなく、できる限り
少ないスペースを利用して、不良のメモリＩＣを新たな
メモリＩＣで代替し、他の正常な部品を無駄にしないメ
モリカードを実現することを目的とする。
のメモリＩＣを実装した後で、一部のメモリＩＣの不良
が判明しても、困難な作業をすることなく、できる限り
少ないスペースを利用して、不良のメモリＩＣを新たな
メモリＩＣで代替し、他の正常な部品を無駄にしないメ
モリカードを実現することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に本発明は、 （手段１）複数個のメモリＩＣが基板の第１の領域に実
装されたメモリカードにおいて、前記第１の領域とは異
なる第２の領域に実装後に不良と判定された該メモリＩ
Ｃの代替メモリＩＣを実装するための配線を備えたこと
を特徴とする。
に本発明は、 （手段１）複数個のメモリＩＣが基板の第１の領域に実
装されたメモリカードにおいて、前記第１の領域とは異
なる第２の領域に実装後に不良と判定された該メモリＩ
Ｃの代替メモリＩＣを実装するための配線を備えたこと
を特徴とする。
【００１０】（手段２）前記配線が第１の方向に配列さ
れた複数の端子からなる第１の端子群と、前記第１の方
向に配列された複数の端子からなり前記第１の端子群か
ら前記第１の方向と直交する第２の方向に所定距離離間
して配置された第２の端子群と、前記第１の方向に配列
された複数の端子からなり前記第１の端子群と前記第２
の端子群の間に配置された第３の端子群と、前記第１の
方向に配列された複数の端子からなり前記第３の端子群
から前記第２の方向に前記所定距離離間して配置された
第４の端子群とを有し、前記第１の端子群と前記第３の
端子群は共通接続されてなることを特徴とする。
れた複数の端子からなる第１の端子群と、前記第１の方
向に配列された複数の端子からなり前記第１の端子群か
ら前記第１の方向と直交する第２の方向に所定距離離間
して配置された第２の端子群と、前記第１の方向に配列
された複数の端子からなり前記第１の端子群と前記第２
の端子群の間に配置された第３の端子群と、前記第１の
方向に配列された複数の端子からなり前記第３の端子群
から前記第２の方向に前記所定距離離間して配置された
第４の端子群とを有し、前記第１の端子群と前記第３の
端子群は共通接続されてなることを特徴とする。
【００１１】（手段３）前記第１及び前記第３の端子群
が前記代替メモリＩＣのアドレス端子に接続されるべく
設けられてなることを特徴とする。
が前記代替メモリＩＣのアドレス端子に接続されるべく
設けられてなることを特徴とする。
【００１２】（手段４）前記第２及び前記第４の端子群
が前記代替メモリＩＣのデータ端子に接続されるべく設
けられてなることを特徴とする。
が前記代替メモリＩＣのデータ端子に接続されるべく設
けられてなることを特徴とする。
【００１３】（手段５）前記第２の端子群が前記メモリ
カードのデータバスの上位ビットに接続され、前記第４
の端子群は前記メモリカードのデータバスの下位ビット
に接続されてなることを特徴とする。
カードのデータバスの上位ビットに接続され、前記第４
の端子群は前記メモリカードのデータバスの下位ビット
に接続されてなることを特徴とする。
【００１４】（手段６）前記メモリＩＣがＣＯＢ実装さ
れてなることを特徴とする。
れてなることを特徴とする。
【００１５】（手段７）前記不良と判定された該メモリ
ＩＣに対するアクセスを禁止するアクセス禁止手段と、
該メモリＩＣに対するアクセスを前記代替メモリＩＣへ
のアクセスに変更するアクセス変更手段とを備えたこと
を特徴とする。
ＩＣに対するアクセスを禁止するアクセス禁止手段と、
該メモリＩＣに対するアクセスを前記代替メモリＩＣへ
のアクセスに変更するアクセス変更手段とを備えたこと
を特徴とする。
【００１６】
【作用】本発明は以上の構成を有するので、複数個ある
メモリＩＣのうち、一部に不良のメモリＩＣが含まれて
いても、代替メモリＩＣを実装することにより、不良と
判定されたメモリＩＣの補填をすることができる。
メモリＩＣのうち、一部に不良のメモリＩＣが含まれて
いても、代替メモリＩＣを実装することにより、不良と
判定されたメモリＩＣの補填をすることができる。
【００１７】また、上位ビット用および下位ビット用と
２組の代替メモりＩＣ用ランドが必要な場合において
は、それに要するスペースを小さくすることができる。
２組の代替メモりＩＣ用ランドが必要な場合において
は、それに要するスペースを小さくすることができる。
【００１８】
【実施例】図１は、本発明の一実施例による実装後のメ
モリカード用モジュールを示す図面である。
モリカード用モジュールを示す図面である。
【００１９】図１において、１は回路基板、２はコネク
タ、３は制御回路、４は複数のメモリＩＣ４１、４２、
４３、４４を含むメモリＩＣ群である。コネクタ２は回
路基板１上に設けられたランドにはんだ付けされる。制
御回路３とメモリＩＣ群４は回路基板１の上に実装され
る。回路基板１上には、コネクタ２と制御回路３、およ
び制御回路３とメモリＩＣ群４を結ぶ接続線が銅箔等で
結線されている。また、回路基板１上には代替メモリＩ
Ｃ用のランド５が備えられ、メモリＩＣ群４と同様に制
御回路３と結線されている。本図の例では、メモリＩＣ
群４に含まれるメモリＩＣ４１、４２、４３、４４はい
ずれもベアチップを直接回路基板１に搭載し、ワイヤボ
ンディングによって、接続線と接続する、いわゆるＣＯ
Ｂ実装がなされている。
タ、３は制御回路、４は複数のメモリＩＣ４１、４２、
４３、４４を含むメモリＩＣ群である。コネクタ２は回
路基板１上に設けられたランドにはんだ付けされる。制
御回路３とメモリＩＣ群４は回路基板１の上に実装され
る。回路基板１上には、コネクタ２と制御回路３、およ
び制御回路３とメモリＩＣ群４を結ぶ接続線が銅箔等で
結線されている。また、回路基板１上には代替メモリＩ
Ｃ用のランド５が備えられ、メモリＩＣ群４と同様に制
御回路３と結線されている。本図の例では、メモリＩＣ
群４に含まれるメモリＩＣ４１、４２、４３、４４はい
ずれもベアチップを直接回路基板１に搭載し、ワイヤボ
ンディングによって、接続線と接続する、いわゆるＣＯ
Ｂ実装がなされている。
【００２０】この状態において、メモリＩＣ群４に含ま
れる４個のメモリＩＣがすべて正常に機能すれば、この
モジュールはメモリカードとして正常に使用することが
できる。しかし、メモリＩＣ群４をすべて実装した後
で、そのうちの１部のメモリＩＣが正常に機能しない判
明すると、他の部品が正常であっても、このモジュール
は正常なメモリカードとして使用することはできない。
特にこの例では、メモリＩＣがＣＯＢ実装されているた
め、不良メモリＩＣの交換は不可能であり、他の正常な
メモリＩＣや、回路基板１、コネクタ２、制御回路３が
すべて無駄になってしまう。図２は、本発明の一実施例
による実装後のメモリカード用モジュールを示す図面で
ある。１は回路基板、２はコネクタ、３は制御回路、４
は複数のメモリＩＣ４１、４２、４３、４４を含むメモ
リＩＣ群であり、図１に示したモジュール図と同じ構成
であるが、本図は代替メモリＩＣ６を専用のランド５の
上に実装した状態を示している。
れる４個のメモリＩＣがすべて正常に機能すれば、この
モジュールはメモリカードとして正常に使用することが
できる。しかし、メモリＩＣ群４をすべて実装した後
で、そのうちの１部のメモリＩＣが正常に機能しない判
明すると、他の部品が正常であっても、このモジュール
は正常なメモリカードとして使用することはできない。
特にこの例では、メモリＩＣがＣＯＢ実装されているた
め、不良メモリＩＣの交換は不可能であり、他の正常な
メモリＩＣや、回路基板１、コネクタ２、制御回路３が
すべて無駄になってしまう。図２は、本発明の一実施例
による実装後のメモリカード用モジュールを示す図面で
ある。１は回路基板、２はコネクタ、３は制御回路、４
は複数のメモリＩＣ４１、４２、４３、４４を含むメモ
リＩＣ群であり、図１に示したモジュール図と同じ構成
であるが、本図は代替メモリＩＣ６を専用のランド５の
上に実装した状態を示している。
【００２１】仮に、図１の状態で、メモリＩＣ群４のう
ち３個のメモリＩＣ４１、４２、４３は正常であるが、
メモリＩＣ４４が正常に機能しないことが判明した場合
に、この不良のメモリＩＣ４４の補填として、図２のよ
うに、ランド５の上に代替メモり６を実装し、さらにジ
ャンパーやスイッチ等により、不良のメモリＩＣ４４の
代わりに代替メモり６にアクセスするように制御回路３
を設定する。これにより、このモジュールは正常なメモ
リカードとして使用することが可能となり、従来なら無
駄になっていた他の正常な部品を救済することができ
る。
ち３個のメモリＩＣ４１、４２、４３は正常であるが、
メモリＩＣ４４が正常に機能しないことが判明した場合
に、この不良のメモリＩＣ４４の補填として、図２のよ
うに、ランド５の上に代替メモり６を実装し、さらにジ
ャンパーやスイッチ等により、不良のメモリＩＣ４４の
代わりに代替メモり６にアクセスするように制御回路３
を設定する。これにより、このモジュールは正常なメモ
リカードとして使用することが可能となり、従来なら無
駄になっていた他の正常な部品を救済することができ
る。
【００２２】なお、この実施例ではメモリＩＣ群４に含
まれるメモリＩＣの数は４個であるが、当然のことなが
らメモリＩＣ群４に含まれるメモリＩＣの数が増えれば
増えるほど、その中に不良のメモリＩＣが含まれる確率
が高くなるうえ、無駄になるメモリＩＣも多くなるた
め、本発明がより有効となる。また、メモリＩＣ群４に
含まれるメモリＩＣの数が多く、不良となる確率が高い
ときは、代替メモリＩＣを複数個備えられる構成にする
のもよい。
まれるメモリＩＣの数は４個であるが、当然のことなが
らメモリＩＣ群４に含まれるメモリＩＣの数が増えれば
増えるほど、その中に不良のメモリＩＣが含まれる確率
が高くなるうえ、無駄になるメモリＩＣも多くなるた
め、本発明がより有効となる。また、メモリＩＣ群４に
含まれるメモリＩＣの数が多く、不良となる確率が高い
ときは、代替メモリＩＣを複数個備えられる構成にする
のもよい。
【００２３】ところで、メモリカードのデータバス幅が
メモリＩＣのデータバス幅の２倍である場合、メモリＩ
Ｃは常に偶数個使用され、下位ビット用と上位ビット用
の２組に分けられて、それぞれ異なるデータバスに接続
される。そのため、代替メモリＩＣ用のランドを１組し
か備えていないと、下位または上位のどちらか一方のデ
ータバスしか接続することができない。つまり、仮に代
替メモリＩＣ用のランドを下位のデータバスに接続した
場合、上位のデータバスに接続された側のメモリＩＣが
不良であった際に、それを救済することができなくな
る。
メモリＩＣのデータバス幅の２倍である場合、メモリＩ
Ｃは常に偶数個使用され、下位ビット用と上位ビット用
の２組に分けられて、それぞれ異なるデータバスに接続
される。そのため、代替メモリＩＣ用のランドを１組し
か備えていないと、下位または上位のどちらか一方のデ
ータバスしか接続することができない。つまり、仮に代
替メモリＩＣ用のランドを下位のデータバスに接続した
場合、上位のデータバスに接続された側のメモリＩＣが
不良であった際に、それを救済することができなくな
る。
【００２４】よって、どのメモリＩＣが不良である場合
でも、それを救済するためには、下位のデータバスに接
続される代替メモリＩＣ用のランド、および上位のデー
タバスに接続される代替メモリＩＣ用のランド、の２組
のランドが必要となり、代替メモリＩＣ用に確保すべき
スペースが２倍となってしまう。
でも、それを救済するためには、下位のデータバスに接
続される代替メモリＩＣ用のランド、および上位のデー
タバスに接続される代替メモリＩＣ用のランド、の２組
のランドが必要となり、代替メモリＩＣ用に確保すべき
スペースが２倍となってしまう。
【００２５】図３は、代替メモリＩＣ用のランドを上位
と下位の２組を用意したときの配線を示す図面である。
５１は上位のデータバスに接続されるランド、５２は下
位のデータバスに接続されるランドである。また、７１
は上位のデータバス、７２は下位のデータバス、８はア
ドレスバスであり、これらは回路基板上に配線されてい
る。上位のデータバス７１はランド５１に、下位のデー
タバス７２はランド５２に接続されている。また、アド
レスバス８はランド５１、５２の双方に接続されてい
る。一般に、メモリＩＣにおいてアドレスバスの端子と
データバスの端子は対抗する辺に配置されるため、図３
に示すような配線となる。
と下位の２組を用意したときの配線を示す図面である。
５１は上位のデータバスに接続されるランド、５２は下
位のデータバスに接続されるランドである。また、７１
は上位のデータバス、７２は下位のデータバス、８はア
ドレスバスであり、これらは回路基板上に配線されてい
る。上位のデータバス７１はランド５１に、下位のデー
タバス７２はランド５２に接続されている。また、アド
レスバス８はランド５１、５２の双方に接続されてい
る。一般に、メモリＩＣにおいてアドレスバスの端子と
データバスの端子は対抗する辺に配置されるため、図３
に示すような配線となる。
【００２６】図４は、本発明の一実施例による実装後の
メモリカード用モジュールを示す図面である。１は回路
基板、２はコネクタ、３は制御回路、４１、４３は上位
のデータバスに接続されたメモリＩＣ、４２、４４は下
位のデータバスに接続されたメモリＩＣで、５１は上位
のデータバスに接続された代替メモリＩＣ用のランド、
５２は下位のデータバスに接続された代替メモリＩＣ用
のランドである。図５は、前記代替メモリＩＣ用のラン
ドの拡大図である。上位のデータバス７１はランド５１
に、下位のデータバス７２はランド５２に接続されてい
る。また、アドレスバス８はランド５１、５２の双方に
接続されている。構成は図３と同一であるが、上位用の
ランド５１と下位用のランド５２は一部重ねて配置され
ている。
メモリカード用モジュールを示す図面である。１は回路
基板、２はコネクタ、３は制御回路、４１、４３は上位
のデータバスに接続されたメモリＩＣ、４２、４４は下
位のデータバスに接続されたメモリＩＣで、５１は上位
のデータバスに接続された代替メモリＩＣ用のランド、
５２は下位のデータバスに接続された代替メモリＩＣ用
のランドである。図５は、前記代替メモリＩＣ用のラン
ドの拡大図である。上位のデータバス７１はランド５１
に、下位のデータバス７２はランド５２に接続されてい
る。また、アドレスバス８はランド５１、５２の双方に
接続されている。構成は図３と同一であるが、上位用の
ランド５１と下位用のランド５２は一部重ねて配置され
ている。
【００２７】仮に、図４に示すモジュールにおいて、下
位用のメモリＩＣ４２または４４のみが正常に機能しな
いことが判明した場合は、下位用の代替メモリＩＣ用ラ
ンド５２上に代替メモリＩＣ６を実装し（図６）、ジャ
ンパーやスイッチ等により、不良のメモリＩＣの代わり
に代替メモり６にアクセスするように制御回路３を設定
する。
位用のメモリＩＣ４２または４４のみが正常に機能しな
いことが判明した場合は、下位用の代替メモリＩＣ用ラ
ンド５２上に代替メモリＩＣ６を実装し（図６）、ジャ
ンパーやスイッチ等により、不良のメモリＩＣの代わり
に代替メモり６にアクセスするように制御回路３を設定
する。
【００２８】逆に、図４に示すモジュールにおいて、上
位用のメモリＩＣ４１または４３のみが正常に機能しな
いことが判明した場合は、上位用の代替メモリＩＣ用ラ
ンド５１上に代替メモリＩＣ６を実装し（図７）、同様
にジャンパーやスイッチ等により、不良のメモリＩＣの
代わりに代替メモり６にアクセスするように制御回路３
を設定する。
位用のメモリＩＣ４１または４３のみが正常に機能しな
いことが判明した場合は、上位用の代替メモリＩＣ用ラ
ンド５１上に代替メモリＩＣ６を実装し（図７）、同様
にジャンパーやスイッチ等により、不良のメモリＩＣの
代わりに代替メモり６にアクセスするように制御回路３
を設定する。
【００２９】このように、代替メモリＩＣ用のランドを
上位と下位の２組用意すれば、どのメモリＩＣが不良で
あっても、それを補填することができる。また、異なる
データバスに接続される複数のランドであっても、それ
らを同時に使用することがないならば、本発明のよう
に、それぞれの必要スペースの一部を重ねて配置するこ
とによって、代替メモリＩＣ用に確保すべきスペースを
減らすことができる。
上位と下位の２組用意すれば、どのメモリＩＣが不良で
あっても、それを補填することができる。また、異なる
データバスに接続される複数のランドであっても、それ
らを同時に使用することがないならば、本発明のよう
に、それぞれの必要スペースの一部を重ねて配置するこ
とによって、代替メモリＩＣ用に確保すべきスペースを
減らすことができる。
【００３０】
【発明の効果】以上説明した通り、本発明のメモリカー
ドは、実装後に一部のメモリＩＣが不良と判明しても、
新たなメモリＩＣで代替できる構成となっているので、
他の正常な部品を無駄にしないですむ。また、代替メモ
リＩＣのランドを上位ビット用と下位ビット用の２組備
える場合、それらを重ねて配置することにより、代替メ
モリＩＣ用に確保すべきスペースを小さくすることがで
きる。
ドは、実装後に一部のメモリＩＣが不良と判明しても、
新たなメモリＩＣで代替できる構成となっているので、
他の正常な部品を無駄にしないですむ。また、代替メモ
リＩＣのランドを上位ビット用と下位ビット用の２組備
える場合、それらを重ねて配置することにより、代替メ
モリＩＣ用に確保すべきスペースを小さくすることがで
きる。
【図１】本発明の一実施例を説明する図面で、代替メモ
リＩＣを実装する前のモジュールの図面である。
リＩＣを実装する前のモジュールの図面である。
【図２】本発明の一実施例を説明する図面で、代替メモ
リＩＣを実装した後のモジュールの図面である。
リＩＣを実装した後のモジュールの図面である。
【図３】上位ビットと下位ビットの２組の代替メモリＩ
Ｃ用のランドの図面である。
Ｃ用のランドの図面である。
【図４】２組の代替メモリＩＣ用のランドを重ねて配置
したモジュールの図面である。
したモジュールの図面である。
【図５】重ねて配置した２組の代替メモリＩＣ用のラン
ドの図面である。
ドの図面である。
【図６】下位ビット用の代替メモリＩＣ用ランドにメモ
リを実装したモジュールの図面である。
リを実装したモジュールの図面である。
【図７】上位ビット用の代替メモリＩＣ用ランドにメモ
リを実装したモジュールの図面である。
リを実装したモジュールの図面である。
【図８】複数のメモリＩＣを搭載した従来のメモリカー
ド用モジュールの図面である。
ド用モジュールの図面である。
図において、 １・・・回路基板 ２・・・コネクタ ３・・・制御回路 ４・・・複数のメモリＩＣを含むメモリＩＣ群 ４１、４２・・・メモリ ５、５１、５２・・・代替メモリＩＣ用ランド ６・・・代替用メモリ ７１、７２・・・回路基板に配線されたデータバス ８・・・回路基板に配線されたアドレスバス
Claims (7)
- 【請求項１】複数個のメモリＩＣが基板の第１の領域に
実装されたメモリカードにおいて、前記第１の領域とは
異なる第２の領域に実装後に不良と判定された該メモリ
ＩＣの代替メモリＩＣを実装するための配線を備えたこ
とを特徴とするメモリカード。 - 【請求項２】前記配線は、第１の方向に配列された複数
の端子からなる第１の端子群と、前記第１の方向に配列
された複数の端子からなり前記第１の端子群から前記第
１の方向と直交する第２の方向に所定距離離間して配置
された第２の端子群と、前記第１の方向に配列された複
数の端子からなり前記第１の端子群と前記第２の端子群
の間に配置された第３の端子群と、前記第１の方向に配
列された複数の端子からなり前記第３の端子群から前記
第２の方向に前記所定距離離間して配置された第４の端
子群とを有し、前記第１の端子群と前記第３の端子群は
共通接続されてなることを特徴とする請求項１記載のメ
モリカード。 - 【請求項３】前記第１及び前記第３の端子群は前記代替
メモリＩＣのアドレス端子に接続されるべく設けられて
なることを特徴とする請求項２記載のメモリカード。 - 【請求項４】前記第２及び前記第４の端子群は前記代替
メモリＩＣのデータ端子に接続されるべく設けられてな
ることを特徴とする請求項３記載のメモリカード。 - 【請求項５】前記第２の端子群は前記メモリカードのデ
ータバスの上位ビットに接続され、前記第４の端子群は
前記メモリカードのデータバスの下位ビットに接続され
てなることを特徴とする請求項４記載のメモリカード。 - 【請求項６】前記メモリＩＣはＣＯＢ実装されてなるこ
とを特徴とする請求項１から５いずれか記載のメモリカ
ード。 - 【請求項７】前記不良と判定された該メモリＩＣに対す
るアクセスを禁止するアクセス禁止手段と、該メモリＩ
Ｃに対するアクセスを前記代替メモリＩＣへのアクセス
に変更するアクセス変更手段とを備えたことを特徴とす
る請求項１から６いずれか記載のメモリカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7267514A JPH09114953A (ja) | 1995-10-16 | 1995-10-16 | メモリカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7267514A JPH09114953A (ja) | 1995-10-16 | 1995-10-16 | メモリカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09114953A true JPH09114953A (ja) | 1997-05-02 |
Family
ID=17445904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7267514A Pending JPH09114953A (ja) | 1995-10-16 | 1995-10-16 | メモリカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09114953A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6452826B1 (en) | 2000-10-26 | 2002-09-17 | Samsung Electronics Co., Ltd. | Memory module system |
-
1995
- 1995-10-16 JP JP7267514A patent/JPH09114953A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6452826B1 (en) | 2000-10-26 | 2002-09-17 | Samsung Electronics Co., Ltd. | Memory module system |
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