JPS582055A - 論理パツケ−ジの改造方法 - Google Patents
論理パツケ−ジの改造方法Info
- Publication number
- JPS582055A JPS582055A JP9962981A JP9962981A JPS582055A JP S582055 A JPS582055 A JP S582055A JP 9962981 A JP9962981 A JP 9962981A JP 9962981 A JP9962981 A JP 9962981A JP S582055 A JPS582055 A JP S582055A
- Authority
- JP
- Japan
- Prior art keywords
- circuit board
- terminal
- pad
- chip
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5382—Adaptable interconnections, e.g. for engineering changes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路チップを複数個搭載したパッケージの
改造方法に関する。
改造方法に関する。
最近の電子機器特に大型コンピュータにおいては、その
高速性のためにます声す高密度な実装が要求され、また
それゆえに１つの実装レベル、たとえばＬ８Ｉパッケー
ジの外部との接続端子数の増大が要求される。したがっ
て最近では、従来の回路基板の周辺から端子を取シ出す
構造から前記の端子ブロックのように回路基板の全面か
ら端子を取）出す構造が出てきている。しかし、回路基
板上に複数個の端子ブロックを搭載した場合、これら端
子ブロック間Ｋまたがる改造が必要となった時、これが
不可能もしくは困難であるという欠点がある。
高速性のためにます声す高密度な実装が要求され、また
それゆえに１つの実装レベル、たとえばＬ８Ｉパッケー
ジの外部との接続端子数の増大が要求される。したがっ
て最近では、従来の回路基板の周辺から端子を取シ出す
構造から前記の端子ブロックのように回路基板の全面か
ら端子を取）出す構造が出てきている。しかし、回路基
板上に複数個の端子ブロックを搭載した場合、これら端
子ブロック間Ｋまたがる改造が必要となった時、これが
不可能もしくは困難であるという欠点がある。
本発明の目的は、複数個の前記端子ブロックを回路基板
上の集積回路をはじめとする部品を覆うような形で取シ
付け、その全面から端子を取シ出すような構造のパッケ
ージにおいて、従来不可能もしくは木酸であった端子プ
ロ、り間の接続を、回路基板上の端子ブロック間の間隙
に改造用のパッドを設けることによって可能にすること
にある゛。
上の集積回路をはじめとする部品を覆うような形で取シ
付け、その全面から端子を取シ出すような構造のパッケ
ージにおいて、従来不可能もしくは木酸であった端子プ
ロ、り間の接続を、回路基板上の端子ブロック間の間隙
に改造用のパッドを設けることによって可能にすること
にある゛。
本発明の構成について述べると、本発明は、集積回路チ
ップ轡の複数の部品を搭載した回路基板を外部例えば他
のプリント基板に接続する回路基板の端子構造が、前記
回路基板に接続される第１の端子群と、この第１の端子
群の各端子に接続されかつ前記プリント板との接続のた
めにビン構造を有する第２の端子群とからなる端子プｏ
、りの複数個から成るパッケージにおいて、前記回路基
板上の各端子ブロック間の間隙に複数個の改造用パッド
を設けておき、これらの各改造用パッドと前記集積回路
チップの前記回路基板上のポンディングパッドとをパタ
ーンにてあらかじめ接続しておき、改造時には、前記特
定の改造用パッド間を布線接続することによって改造を
完了するようにした論理パッケージの改造方法である。
ップ轡の複数の部品を搭載した回路基板を外部例えば他
のプリント基板に接続する回路基板の端子構造が、前記
回路基板に接続される第１の端子群と、この第１の端子
群の各端子に接続されかつ前記プリント板との接続のた
めにビン構造を有する第２の端子群とからなる端子プｏ
、りの複数個から成るパッケージにおいて、前記回路基
板上の各端子ブロック間の間隙に複数個の改造用パッド
を設けておき、これらの各改造用パッドと前記集積回路
チップの前記回路基板上のポンディングパッドとをパタ
ーンにてあらかじめ接続しておき、改造時には、前記特
定の改造用パッド間を布線接続することによって改造を
完了するようにした論理パッケージの改造方法である。
以下本発明を実施例によシ図面を参照して説明する。
第１図は一般の端子ブロックの１例を示す図であ！６．
（ａ）は斜め上から、（ｂ）は斜め下からそれぞれ見た
図である。第１図において、１は前記回路基板に接続さ
れる第１の端子群、２は前記第１の端子群と後述の４を
接続するための側面導体、３はプリント板等の外部との
接続のための第２の端子群、４は前述の３と２を接続す
る配線パターン、５は例えばセラミックによって作られ
た端子ブロック基板である。
（ａ）は斜め上から、（ｂ）は斜め下からそれぞれ見た
図である。第１図において、１は前記回路基板に接続さ
れる第１の端子群、２は前記第１の端子群と後述の４を
接続するための側面導体、３はプリント板等の外部との
接続のための第２の端子群、４は前述の３と２を接続す
る配線パターン、５は例えばセラミックによって作られ
た端子ブロック基板である。
第２図は前記端子ブロックと集積回路チップ等の部品を
搭載した回路基板との接続関係を示した亀のである。図
において、１１は例えばセラミックの上に多層のメタル
構成によ〕配線パターン。
搭載した回路基板との接続関係を示した亀のである。図
において、１１は例えばセラミックの上に多層のメタル
構成によ〕配線パターン。
接続パッド等を形成した回路基板、１２は回路基板上に
搭載した集積回路チップ、１３は前記端子プロ、りの第
１の端子群１と接続するだめのパッドである。
搭載した集積回路チップ、１３は前記端子プロ、りの第
１の端子群１と接続するだめのパッドである。
第３図は前記端子プロ、りを複数個、回路基板上に搭載
した全体の斜視図である。
した全体の斜視図である。
第４図は前記セラミック回路基板の部分的な詳細図の一
例であり、 ２２は集積回路チップの リード線を接続するだめのポンブイレグ／フッド、２３
は内層の信号層の配線Ｉ（ターンと接続するためのつ“
イアホールパッドであると共に、２２と２３の間のパタ
ーンを切断して改造用布線を接続するためのパッドであ
る。２４はチップ間をつなぐ内° ン、２５はパター
レ２６を切断してパッド２７と２′８を接続するだめの
改造布線、そして２９は端子ブロックを搭載したときの
位置関併を示している。
例であり、 ２２は集積回路チップの リード線を接続するだめのポンブイレグ／フッド、２３
は内層の信号層の配線Ｉ（ターンと接続するためのつ“
イアホールパッドであると共に、２２と２３の間のパタ
ーンを切断して改造用布線を接続するためのパッドであ
る。２４はチップ間をつなぐ内° ン、２５はパター
レ２６を切断してパッド２７と２′８を接続するだめの
改造布線、そして２９は端子ブロックを搭載したときの
位置関併を示している。
以上が従来から用いられているセラミック＠一基板およ
び端子ブローツクの構造であるが、この構造においては
、第４図かられかるように、１個の端子ブロック内での
改造における布線追加は可能゛□であるが、複数の端子
ブロック間の改造においヤは、布線追加をすることはで
きなかった。
び端子ブローツクの構造であるが、この構造においては
、第４図かられかるように、１個の端子ブロック内での
改造における布線追加は可能゛□であるが、複数の端子
ブロック間の改造においヤは、布線追加をすることはで
きなかった。
この点を改良したのが第５図に示す本発明方法の実施例
図面である。本例では、）（ラド２７と他の端子ブロッ
クの間で改造布線を追加することが不可能であったこと
を改良し、パターン２６０部分を切断し、各端子ブロッ
クの間に改造布線を接続するためのパッド群３１を設け
、これらのパッド３１と各チップの各リードに対応する
パッド群２３のそれぞれとの間を内層の配線パターン３
２によってあらかじめ接続しておく。従って改造時には
、不要な集積回路のリードを切シ離すために例えばパタ
ーン２６を切断し、接続したい相手のチップと接続され
九”端子プロ、りとの間にあるパッドのうちの３３と３
４とを布線接続することによって必要表改造を行うこと
ができる。
図面である。本例では、）（ラド２７と他の端子ブロッ
クの間で改造布線を追加することが不可能であったこと
を改良し、パターン２６０部分を切断し、各端子ブロッ
クの間に改造布線を接続するためのパッド群３１を設け
、これらのパッド３１と各チップの各リードに対応する
パッド群２３のそれぞれとの間を内層の配線パターン３
２によってあらかじめ接続しておく。従って改造時には
、不要な集積回路のリードを切シ離すために例えばパタ
ーン２６を切断し、接続したい相手のチップと接続され
九”端子プロ、りとの間にあるパッドのうちの３３と３
４とを布線接続することによって必要表改造を行うこと
ができる。
以上に説明したように１本発明によれば、集積回路等を
搭載した回路基板と複数の端子ブロックから成るパッケ
ージの改造工事が不可能であった股 ものを、端子ブロック間に改造用のパッドを？けること
によシ改造を可能にし得る効果がある。
搭載した回路基板と複数の端子ブロックから成るパッケ
ージの改造工事が不可能であった股 ものを、端子ブロック間に改造用のパッドを？けること
によシ改造を可能にし得る効果がある。
第１図は一般の端子ブロックの構造説明図で、（ａ）は
斜め上から見た図、（ｂ）は斜め下から見た図、第２図
は従来の端子ブロックと回路基板との接続関係を示した
斜視図、第３図は従来の回路基板上に複数の端子プロ、
りを搭載したバ、ケージの１例の全体の斜視図、第４図
は従来の回路基板の１例の表面側からみた部分的な詳細
図、第５図は本発明の実施例を示すもので回路基板の表
面側から見た部分的な詳細図である。 なお図面に使用した符号はそれぞれ以下のものを示す。 ｌ・・−・・・第１の端子群、２・・・・・・側面導体
、３・・・・・・第２の端子群、４・・・・・・接続パ
ターン、５・・・・・・端子ブロック基板、１１・・・
・・・回路基板、１２・・・・・・集積回路チップ、１
３・・・・・・パッド、２１・・・・・・ダイパ。 ド、２２・・・・・・ポンディングパラ）”、２３，２
７゜２８・・・・・・ウーイアホールパッド、２４・・
・・・・内層配線パターン、２５・・・・・・改造布線
、２６・・・・・・パターン、２９・・°・・・端子プ
ロ、り境界線、３１−・・・・・改造用パ、ド、３２・
・・・・・内層の配線パターン、３３，３４・・・・・
・３１のうちの１つ。 第１図 第２図
斜め上から見た図、（ｂ）は斜め下から見た図、第２図
は従来の端子ブロックと回路基板との接続関係を示した
斜視図、第３図は従来の回路基板上に複数の端子プロ、
りを搭載したバ、ケージの１例の全体の斜視図、第４図
は従来の回路基板の１例の表面側からみた部分的な詳細
図、第５図は本発明の実施例を示すもので回路基板の表
面側から見た部分的な詳細図である。 なお図面に使用した符号はそれぞれ以下のものを示す。 ｌ・・−・・・第１の端子群、２・・・・・・側面導体
、３・・・・・・第２の端子群、４・・・・・・接続パ
ターン、５・・・・・・端子ブロック基板、１１・・・
・・・回路基板、１２・・・・・・集積回路チップ、１
３・・・・・・パッド、２１・・・・・・ダイパ。 ド、２２・・・・・・ポンディングパラ）”、２３，２
７゜２８・・・・・・ウーイアホールパッド、２４・・
・・・・内層配線パターン、２５・・・・・・改造布線
、２６・・・・・・パターン、２９・・°・・・端子プ
ロ、り境界線、３１−・・・・・改造用パ、ド、３２・
・・・・・内層の配線パターン、３３，３４・・・・・
・３１のうちの１つ。 第１図 第２図
Claims (1)
- 集積回路チップ等の複数の部品を搭載した回路基板を外
部例えば他のプリント基！に゛接続する回路基板の端子
構造が、前記回路基板に接続される第１の端子群と、こ
の第１の端子群の各端子に接続されかつ前記プリント板
との接続のためにピン構造を有する第２の端子群とから
なる端子ブロックの複数個から成るパッケージにおいて
、前記回路基板上の各端子ブロック間の間隙に！数個の
改造用パッドを設けておき、これらの各改造用ノ（ラド
と前記集積回路チップの前記回路基板上のボンディング
パッドとをパターンにてあらかじめ接続しておき、改造
時には、前記特定の改造用）（ラド間を布線接続するこ
とによって改造な光子するようにしたことを特徴とする
論理）（ツケージの改造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9962981A JPS582055A (ja) | 1981-06-29 | 1981-06-29 | 論理パツケ−ジの改造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9962981A JPS582055A (ja) | 1981-06-29 | 1981-06-29 | 論理パツケ−ジの改造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS582055A true JPS582055A (ja) | 1983-01-07 |
Family
ID=14252370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9962981A Pending JPS582055A (ja) | 1981-06-29 | 1981-06-29 | 論理パツケ−ジの改造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS582055A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0171783A2 (en) * | 1984-08-17 | 1986-02-19 | Hitachi, Ltd. | Module board and module using the same and method of treating them |
-
1981
- 1981-06-29 JP JP9962981A patent/JPS582055A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0171783A2 (en) * | 1984-08-17 | 1986-02-19 | Hitachi, Ltd. | Module board and module using the same and method of treating them |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6290953A (ja) | 樹脂封止型半導体装置 | |
| US5990547A (en) | Semiconductor device having plated contacts and method thereof | |
| JPH1092972A (ja) | 集積回路用パッケージ | |
| JPH1187400A (ja) | 半導体装置 | |
| JPS582055A (ja) | 論理パツケ−ジの改造方法 | |
| JP3227930B2 (ja) | 複合半導体装置及びその製造方法 | |
| JPS617657A (ja) | マルチチツプパツケ−ジ | |
| JPH0230176A (ja) | 半導体集積回路 | |
| JPS60160641A (ja) | リ−ドレスパツケ−ジｉｃの基板実装方法 | |
| JPH07130900A (ja) | 半導体装置 | |
| JPH01132150A (ja) | 半導体チップのキャリア基板 | |
| JP2533810B2 (ja) | 半導体装置 | |
| JPH032345B2 (ja) | ||
| JPS6022327A (ja) | 半導体装置 | |
| JPS63213399A (ja) | 基板改造方法及びその構造 | |
| JP2766361B2 (ja) | 半導体装置 | |
| JPH02102568A (ja) | 半導体集積回路装置 | |
| JPS59152656A (ja) | 半導体装置 | |
| JP4229086B2 (ja) | 半導体装置 | |
| JPH1012660A (ja) | 表面実装用集積回路 | |
| JP2001338933A (ja) | 半導体パッケージの製造方法 | |
| JPH1032304A (ja) | 半導体集積回路装置の実装におけるバス配線構造 | |
| JPH0193157A (ja) | プラグイン型パッケージ | |
| JPS6273748A (ja) | 半導体装置 | |
| JPS5878666U (ja) | 混成集積回路装置 |