JPH08147994A - 半導体メモリ装置用行冗長集積回路に冗長レジスタをプログラムする方法および行冗長集積回路 - Google Patents
半導体メモリ装置用行冗長集積回路に冗長レジスタをプログラムする方法および行冗長集積回路Info
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- JPH08147994A JPH08147994A JP7029439A JP2943995A JPH08147994A JP H08147994 A JPH08147994 A JP H08147994A JP 7029439 A JP7029439 A JP 7029439A JP 2943995 A JP2943995 A JP 2943995A JP H08147994 A JPH08147994 A JP H08147994A
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- G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】 （修正有）
【目的】行冗長集積回路に冗長レジスタを効果的にプロ
グラミングする。 【構成】各不揮発性メモリレジスタRR1-RR4 には、行ア
ドレス信号R0-R9 を供給し、一組の列アドレス信号に属
する各選択信号C0-C3 を供給し、行アドレス信号に隣接
欠陥行対の第１欠陥行のアドレスを供給し、不揮発性メ
モリレジスタRR1-RR4 を選択する選択信号の１つを作動
可能にし、他の信号C4に第１論理レベルの信号を供給し
て、選択不揮発性メモリレジスタにメモリセルの２つの
サブ組のうちの第１サブ組をプログラムし、メモリセル
の第１サブ組への隣接欠陥行の対の第１欠陥行のアドレ
スのプログラミングを可能とし、行アドレス信号の少な
くともサブ組に隣接欠陥行の対の第２欠陥行のアドレス
を供給し、一組の列アドレス信号の他の信号に第２の逆
の論理レベル信号を供給して第２サブ組のメモリセルの
１群をプログラムし、メモリセルの第２サブ組への隣接
欠陥行の対の第２欠陥行のアドレスのプログラミングを
可能とする。
グラミングする。 【構成】各不揮発性メモリレジスタRR1-RR4 には、行ア
ドレス信号R0-R9 を供給し、一組の列アドレス信号に属
する各選択信号C0-C3 を供給し、行アドレス信号に隣接
欠陥行対の第１欠陥行のアドレスを供給し、不揮発性メ
モリレジスタRR1-RR4 を選択する選択信号の１つを作動
可能にし、他の信号C4に第１論理レベルの信号を供給し
て、選択不揮発性メモリレジスタにメモリセルの２つの
サブ組のうちの第１サブ組をプログラムし、メモリセル
の第１サブ組への隣接欠陥行の対の第１欠陥行のアドレ
スのプログラミングを可能とし、行アドレス信号の少な
くともサブ組に隣接欠陥行の対の第２欠陥行のアドレス
を供給し、一組の列アドレス信号の他の信号に第２の逆
の論理レベル信号を供給して第２サブ組のメモリセルの
１群をプログラムし、メモリセルの第２サブ組への隣接
欠陥行の対の第２欠陥行のアドレスのプログラミングを
可能とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置の行冗
長集積回路に冗長レジスタをプログラムする方法および
この方法を実施する行冗長集積回路に関するものであ
る。
長集積回路に冗長レジスタをプログラムする方法および
この方法を実施する行冗長集積回路に関するものであ
る。
【０００２】
【従来の技術】半導体メモリ装置は一般に二次元アレイ
（メモリマトリックス）に編成され、マトリックスの行
（“ワードライン”）および列（“ビットライン”）の
交点に単一メモリ素子が配置されるように構成されてい
る。所定のメモリ素子をアクセスするためには、交点に
メモリ素子が配置されているワードラインおよびビット
ラインを選択する必要がある。この目的のために、メモ
リアドレスバスを個別に復号化する行および列アドレス
信号のバスに分割する必要がある。
（メモリマトリックス）に編成され、マトリックスの行
（“ワードライン”）および列（“ビットライン”）の
交点に単一メモリ素子が配置されるように構成されてい
る。所定のメモリ素子をアクセスするためには、交点に
メモリ素子が配置されているワードラインおよびビット
ラインを選択する必要がある。この目的のために、メモ
リアドレスバスを個別に復号化する行および列アドレス
信号のバスに分割する必要がある。
【０００３】半導体メモリ装置の製造時にメモリマトリ
ックスのメモリ素子の数が限定されるようになる欠陥に
しばしば遭遇することは知られている。この種の欠陥の
発生確率が高い理由は、半導体メモリ装置においてチッ
プ面積の大部分がメモリマトリックスで占められるよう
になることにある。さらに、周辺回路においてではな
く、メモリマトリックスにおいて、製造処理特性が常時
制限をうけるようになる。制限された数の欠陥メモリ素
子が多数存在して余儀なくチップ全体を除去するように
なる欠点を防止するために、従って製造処理収率を増大
するために、一般に“冗長メモリ素子”と称されるある
数の追加のメモリ素子を製造し、これをメモリ装置のテ
スト中欠陥であると認定されたメモリ素子の代わりに用
いる技術が知られている。集積化素子として設ける必要
があり、且つ欠陥メモリ素子の冗長メモリ素子への上述
した機能的置換を行う選択回路は全体として“冗長回
路”の名称で示されているが、冗長メモリ素子および回
路の組は冗長と略称されている。
ックスのメモリ素子の数が限定されるようになる欠陥に
しばしば遭遇することは知られている。この種の欠陥の
発生確率が高い理由は、半導体メモリ装置においてチッ
プ面積の大部分がメモリマトリックスで占められるよう
になることにある。さらに、周辺回路においてではな
く、メモリマトリックスにおいて、製造処理特性が常時
制限をうけるようになる。制限された数の欠陥メモリ素
子が多数存在して余儀なくチップ全体を除去するように
なる欠点を防止するために、従って製造処理収率を増大
するために、一般に“冗長メモリ素子”と称されるある
数の追加のメモリ素子を製造し、これをメモリ装置のテ
スト中欠陥であると認定されたメモリ素子の代わりに用
いる技術が知られている。集積化素子として設ける必要
があり、且つ欠陥メモリ素子の冗長メモリ素子への上述
した機能的置換を行う選択回路は全体として“冗長回
路”の名称で示されているが、冗長メモリ素子および回
路の組は冗長と略称されている。
【０００４】
【発明が解決しようとする課題】冗長回路は欠陥メモリ
素子に対応するそのアドレス構体を記憶するに好適なプ
ログラム可能な不揮発性メモリレジスタ（冗長レジス
タ）を具える。かかるレジスタはメモリ装置のテスト中
に最終的にプログラムし、且つ給電のない場合にも情報
を記憶し続ける必要がある。
素子に対応するそのアドレス構体を記憶するに好適なプ
ログラム可能な不揮発性メモリレジスタ（冗長レジス
タ）を具える。かかるレジスタはメモリ装置のテスト中
に最終的にプログラムし、且つ給電のない場合にも情報
を記憶し続ける必要がある。
【０００５】メモリ装置で冗長を実際に実現するには、
一般に冗長メモリ素子のワードラインおよびビットライ
ンの双方をメモリマトリックスに設け、各冗長ワードラ
インまたはビットラインを各行または列冗長レジスタに
関連させて欠陥ワードラインまたはビットラインのアド
レスを記憶し、欠陥ワードラインまたはビットラインを
アドレス指定する際は常時対応するワードラインまたは
ビットラインが選択されるようにする。ワードラインに
関するかぎり、最も頻度の多い欠陥は隣接ワードライン
間の短絡にあることは認識されている。この状況はテス
ト中に容易に検出することができる。その理由は２つの
短絡ワードラインの一方を選択しようとする際、隣接の
選択されていないワードラインの電位に短絡によりリン
クされてかかるワードラインの電位が所望値まで上昇し
得ないからである。従って、テスト中欠陥ワードライン
が見つかると、かかるワードラインは隣接ワードライン
（走査シーケンス中欠陥ワードラインに追従するワード
ライン）に短絡され、これらワードラインの双方が２つ
の各冗長ワードライン置換され、それ以後２つの欠陥ワ
ードラインは決して選択されない。
一般に冗長メモリ素子のワードラインおよびビットライ
ンの双方をメモリマトリックスに設け、各冗長ワードラ
インまたはビットラインを各行または列冗長レジスタに
関連させて欠陥ワードラインまたはビットラインのアド
レスを記憶し、欠陥ワードラインまたはビットラインを
アドレス指定する際は常時対応するワードラインまたは
ビットラインが選択されるようにする。ワードラインに
関するかぎり、最も頻度の多い欠陥は隣接ワードライン
間の短絡にあることは認識されている。この状況はテス
ト中に容易に検出することができる。その理由は２つの
短絡ワードラインの一方を選択しようとする際、隣接の
選択されていないワードラインの電位に短絡によりリン
クされてかかるワードラインの電位が所望値まで上昇し
得ないからである。従って、テスト中欠陥ワードライン
が見つかると、かかるワードラインは隣接ワードライン
（走査シーケンス中欠陥ワードラインに追従するワード
ライン）に短絡され、これらワードラインの双方が２つ
の各冗長ワードライン置換され、それ以後２つの欠陥ワ
ードラインは決して選択されない。
【０００６】欠陥ワードラインが常時対となるため、一
対の行アドレスの各々を記憶するように行冗長レジスタ
を設計するとともにその各々を冗長ワードラインの各対
に対応させるようにすることは既知である。従って各行
冗長レジスタに２つの隣接する短絡ワードラインのアド
レスをプログラムすることができる。
対の行アドレスの各々を記憶するように行冗長レジスタ
を設計するとともにその各々を冗長ワードラインの各対
に対応させるようにすることは既知である。従って各行
冗長レジスタに２つの隣接する短絡ワードラインのアド
レスをプログラムすることができる。
【０００７】各行冗長レジスタは２つの隣接欠陥ワード
ラインのアドレスをプログラムし得るプログラム可能な
不揮発性メモリセルを具える。かかるメモリセルの各々
はフューズまたは浮動ゲートＭＯＳＦＥＴのような少な
くとも１つのプログラム可能な不揮発性メモリ素子、こ
れに記憶された情報を読出すロード回路および行アドレ
ス信号組（行アドレスバス）の各アドレスビットの論理
状態に従ってメモリ素子をプログラミングするプログラ
ムロード回路を具える必要がある。
ラインのアドレスをプログラムし得るプログラム可能な
不揮発性メモリセルを具える。かかるメモリセルの各々
はフューズまたは浮動ゲートＭＯＳＦＥＴのような少な
くとも１つのプログラム可能な不揮発性メモリ素子、こ
れに記憶された情報を読出すロード回路および行アドレ
ス信号組（行アドレスバス）の各アドレスビットの論理
状態に従ってメモリ素子をプログラミングするプログラ
ムロード回路を具える必要がある。
【０００８】メモリ装置では、メモリマトリックスのワ
ードラインと行アドレス復号化兼選択回路により発生し
た各選択信号との間の関係は一般に隣接ワードラインが
１ビット相違するだけのアドレスを有する。しかし、か
かるビットは行アドレス信号組を構成するビットの任意
のものとすることができるため、２つの隣接短絡ワード
ラインと常時置換し得るようにするために各行冗長レジ
スタは２つの完全な行アドレスを記憶する必要がある。
これは各行冗長レジスタが行アドレスビットの数の２倍
に等しい多数のメモリセルを具える必要があることを意
味する。メモリセルの各々が著しいチップ面積を占める
ため、総合チップ寸法を著しく増大するようになり、従
って総合処理収率が増大しないで減少するようになる。
これがため、一般に欠陥ワードライン対の修復率とチッ
プ寸法の増大との間に妥協が必要となってくる。実際
上、設計者は、アドレスが全行アドレス信号組の所定サ
ブ組に属する１つ（または多数）のビット相違するだけ
である隣接ワードラインに対しかかる置換を限定する場
合でも、２つの隣接短絡ワードラインを置換する可能性
を断念する。例えば行アドレス信号組がｍ個のアドレス
ビットを具える場合には、ｎ個のサブ組が最上位の行ア
ドレスビットを含むものの２つのサブ組ｎおよびｑの和
となるものと考えることができる。サブ組ｑの１つ（ま
たは数個）のビットが相違するアドレスを有する隣接ワ
ードラインに欠陥ワードラインを置換することを制限す
ることにより所定行冗長レジスタに隣接ワードライン対
の一方に対し全行アドレスｍを、およびこの隣接ワード
ライン対の他方に対しサブ組ｑを記憶するだけで充分で
ある。これは、各行冗長レジスタが２ｍ個のメモリセル
代わりに（ｍ＋ｑ）個のメモリセルで構成する必要があ
る。上記修復率に対する衝撃は、サブ組ｎの１個（また
は数個）のビットが相違するアドレスを有する２つの隣
接ワードライン間の短絡欠陥を有する確率が１／２q と
なることを考慮して認識することができる。
ードラインと行アドレス復号化兼選択回路により発生し
た各選択信号との間の関係は一般に隣接ワードラインが
１ビット相違するだけのアドレスを有する。しかし、か
かるビットは行アドレス信号組を構成するビットの任意
のものとすることができるため、２つの隣接短絡ワード
ラインと常時置換し得るようにするために各行冗長レジ
スタは２つの完全な行アドレスを記憶する必要がある。
これは各行冗長レジスタが行アドレスビットの数の２倍
に等しい多数のメモリセルを具える必要があることを意
味する。メモリセルの各々が著しいチップ面積を占める
ため、総合チップ寸法を著しく増大するようになり、従
って総合処理収率が増大しないで減少するようになる。
これがため、一般に欠陥ワードライン対の修復率とチッ
プ寸法の増大との間に妥協が必要となってくる。実際
上、設計者は、アドレスが全行アドレス信号組の所定サ
ブ組に属する１つ（または多数）のビット相違するだけ
である隣接ワードラインに対しかかる置換を限定する場
合でも、２つの隣接短絡ワードラインを置換する可能性
を断念する。例えば行アドレス信号組がｍ個のアドレス
ビットを具える場合には、ｎ個のサブ組が最上位の行ア
ドレスビットを含むものの２つのサブ組ｎおよびｑの和
となるものと考えることができる。サブ組ｑの１つ（ま
たは数個）のビットが相違するアドレスを有する隣接ワ
ードラインに欠陥ワードラインを置換することを制限す
ることにより所定行冗長レジスタに隣接ワードライン対
の一方に対し全行アドレスｍを、およびこの隣接ワード
ライン対の他方に対しサブ組ｑを記憶するだけで充分で
ある。これは、各行冗長レジスタが２ｍ個のメモリセル
代わりに（ｍ＋ｑ）個のメモリセルで構成する必要があ
る。上記修復率に対する衝撃は、サブ組ｎの１個（また
は数個）のビットが相違するアドレスを有する２つの隣
接ワードライン間の短絡欠陥を有する確率が１／２q と
なることを考慮して認識することができる。
【０００９】ヨーロッパ特許出願第９３８３０４７４号
には（行冗長レジスタのような）不揮発性メモリレジス
タにメモリセルをプログラミングするプログラムロード
回路が記載されており、これによりメモリセルのメモリ
素子にプログラムすべきデータをメモリ装置にすでに存
在するアドレス信号ラインの１つによって直接供給し、
且つ追加の信号を発生する必要なく復号化回路に供給し
得るようにする。
には（行冗長レジスタのような）不揮発性メモリレジス
タにメモリセルをプログラミングするプログラムロード
回路が記載されており、これによりメモリセルのメモリ
素子にプログラムすべきデータをメモリ装置にすでに存
在するアドレス信号ラインの１つによって直接供給し、
且つ追加の信号を発生する必要なく復号化回路に供給し
得るようにする。
【００１０】本発明は上述した従来の状態に鑑みなされ
たもので、その主目的はオン−チップ専用信号を発生す
る必要なく、従ってメモリ装置のチップ寸法を最小とす
るように、種々の異なる目的のメモリ装置に既に存在す
る信号ラインをできるだけ用いるようにした行冗長集積
回路に冗長レジスタをプログラミングする方法を提供せ
んとするにある。
たもので、その主目的はオン−チップ専用信号を発生す
る必要なく、従ってメモリ装置のチップ寸法を最小とす
るように、種々の異なる目的のメモリ装置に既に存在す
る信号ラインをできるだけ用いるようにした行冗長集積
回路に冗長レジスタをプログラミングする方法を提供せ
んとするにある。
【００１１】本発明の他の目的は上述した方法を実施す
る行冗長集積回路を提供せんとするにある。
る行冗長集積回路を提供せんとするにある。
【００１２】
【課題を解決するための手段】本発明方法はメモリ素子
のマトリックスの行および列の交点に位置するメモリ素
子を有する半導体メモリ装置の行冗長集積回路に冗長レ
ジスタをプログラムするに当たり、前記行冗長集積回路
は各々が冗長メモリ素子の冗長行の各対に関連するとと
もにメモリセル組の２つのサブ組に隣接欠陥行の各対の
アドレスの対を記憶するようにプログラムし得る複数の
不揮発性メモリレジスタを具えるものにおいて、各不揮
発性メモリレジスタには行アドレス信号を供給するとと
もに一組の列アドレス信号に属する各選択信号を供給
し、且つ （ａ）前記行アドレス信号に隣接欠陥行の対の第１欠陥
行のアドレスを供給し； （ｂ）プログラムすべき不揮発性メモリレジスタを選択
する前記選択信号の１つを作動可能状態にし； （ｃ）前記列アドレス信号の組の他の信号に第１論理レ
ベルの信号を供給して、選択された不揮発性メモリレジ
スタにメモリセルの２つのサブ組のうちの第１サブ組
（１，２）をプログラムし； （ｄ）メモリセルの第１サブ組への隣接欠陥行の対の第
１欠陥行のアドレスのプログラミングを可能とし； （ｅ）前記行アドレス信号の少なくともサブ組に隣接欠
陥行の対の第２欠陥行のアドレスを供給し； （ｆ）一組の列アドレス信号の他の信号に第２の逆の論
理レベル信号を供給して、選択された不揮発性メモリレ
ジスタにメモリセルの２つのサブ組のうちの第２サブ組
のメモリセルの１群をプログラムし； （ｇ）メモリセルの第２サブ組への隣接欠陥行の対の第
２欠陥行のアドレスのプログラミングを可能とするよう
にしたことを特徴とする。
のマトリックスの行および列の交点に位置するメモリ素
子を有する半導体メモリ装置の行冗長集積回路に冗長レ
ジスタをプログラムするに当たり、前記行冗長集積回路
は各々が冗長メモリ素子の冗長行の各対に関連するとと
もにメモリセル組の２つのサブ組に隣接欠陥行の各対の
アドレスの対を記憶するようにプログラムし得る複数の
不揮発性メモリレジスタを具えるものにおいて、各不揮
発性メモリレジスタには行アドレス信号を供給するとと
もに一組の列アドレス信号に属する各選択信号を供給
し、且つ （ａ）前記行アドレス信号に隣接欠陥行の対の第１欠陥
行のアドレスを供給し； （ｂ）プログラムすべき不揮発性メモリレジスタを選択
する前記選択信号の１つを作動可能状態にし； （ｃ）前記列アドレス信号の組の他の信号に第１論理レ
ベルの信号を供給して、選択された不揮発性メモリレジ
スタにメモリセルの２つのサブ組のうちの第１サブ組
（１，２）をプログラムし； （ｄ）メモリセルの第１サブ組への隣接欠陥行の対の第
１欠陥行のアドレスのプログラミングを可能とし； （ｅ）前記行アドレス信号の少なくともサブ組に隣接欠
陥行の対の第２欠陥行のアドレスを供給し； （ｆ）一組の列アドレス信号の他の信号に第２の逆の論
理レベル信号を供給して、選択された不揮発性メモリレ
ジスタにメモリセルの２つのサブ組のうちの第２サブ組
のメモリセルの１群をプログラムし； （ｇ）メモリセルの第２サブ組への隣接欠陥行の対の第
２欠陥行のアドレスのプログラミングを可能とするよう
にしたことを特徴とする。
【００１３】また、本発明はメモリ素子のマトリックス
の行および列の交点に位置するメモリ素子を有する半導
体メモリ装置の行冗長集積回路であって、この行冗長集
積回路は各々が冗長メモリ素子の冗長行の各対に関連す
るとともにメモリセル組の２つのサブ組に隣接欠陥行の
各対のアドレスの対を記憶するようにプログラムし得る
複数の不揮発性メモリレジスタを具えるものにおいて、
不揮発性メモリレジスタの１つをプログラムする際に欠
陥行のアドレスを桁上げする行アドレス信号を各不揮発
性メモリレジスタに供給する第１手段と、プログラミン
グ用の各関連の不揮発性メモリレジスタを選択するよう
に作動可能状態にする各列アドレス信号の１つを各不揮
発性メモリレジスタに供給する第２手段と、他の列アド
レス信号の論理状態に従って、行アドレス信号により桁
上げされるデータをプログラムする選択された不揮発性
メモリレジスタのメモリセルのサブ組を選択する不揮発
性メモリレジスタに供給される２つの制御信号一方また
は他方を作動可能状態にする他の列アドレス信号を供給
する回路手段とを具えることを特徴とする。
の行および列の交点に位置するメモリ素子を有する半導
体メモリ装置の行冗長集積回路であって、この行冗長集
積回路は各々が冗長メモリ素子の冗長行の各対に関連す
るとともにメモリセル組の２つのサブ組に隣接欠陥行の
各対のアドレスの対を記憶するようにプログラムし得る
複数の不揮発性メモリレジスタを具えるものにおいて、
不揮発性メモリレジスタの１つをプログラムする際に欠
陥行のアドレスを桁上げする行アドレス信号を各不揮発
性メモリレジスタに供給する第１手段と、プログラミン
グ用の各関連の不揮発性メモリレジスタを選択するよう
に作動可能状態にする各列アドレス信号の１つを各不揮
発性メモリレジスタに供給する第２手段と、他の列アド
レス信号の論理状態に従って、行アドレス信号により桁
上げされるデータをプログラムする選択された不揮発性
メモリレジスタのメモリセルのサブ組を選択する不揮発
性メモリレジスタに供給される２つの制御信号一方また
は他方を作動可能状態にする他の列アドレス信号を供給
する回路手段とを具えることを特徴とする。
【００１４】
【作用】本発明によれば、行冗長レジスタのプログラミ
ングは既に存在する信号、即ち、メモリ装置の読出し時
にメモリ素子をアドレス指定するために通常用いられる
アドレス信号を用いて実施することができる。
ングは既に存在する信号、即ち、メモリ装置の読出し時
にメモリ素子をアドレス指定するために通常用いられる
アドレス信号を用いて実施することができる。
【００１５】
【実施例】図面につき本発明の実施例を説明する。前述
したように、半導体メモリ装置は行（ワードライン）Ｗ
Ｌ１−ＷＬｎおよび列（ビットライン）ＢＬ１−ＢＬｍ
の交点に位置するメモリ素子Ｍ（図６および７）のマト
リックスと、冗長メモリ素子ＲＭの冗長行ＲＷＬ０−Ｒ
ＷＬ７を具える。
したように、半導体メモリ装置は行（ワードライン）Ｗ
Ｌ１−ＷＬｎおよび列（ビットライン）ＢＬ１−ＢＬｍ
の交点に位置するメモリ素子Ｍ（図６および７）のマト
リックスと、冗長メモリ素子ＲＭの冗長行ＲＷＬ０−Ｒ
ＷＬ７を具える。
【００１６】図１に示すように、本発明行冗長集積回路
は各々が冗長ワードラインＲＷＬ０，ＲＷＬ１−ＲＷＬ
６，ＲＷＬ７の各対に関連する複数の冗長レジスタＲＲ
１−ＲＲ４（図示の例では４つ）を具える（図７）。こ
れに次ぐメモリ装置は最初図７にＨＭ１またはＨＭ２に
より示されるブロックの１つのみを具える型のメモリマ
トリックスアーキテクチュアを有するものとする。従っ
て、一点鎖線で示す信号ＨＭＳＳは考慮しない。明細書
の最後の部分では、図７のブロックＨＭ１およびＨＭ２
の双方を具える型のメモリマトリックスアーキテクチュ
アを考慮する。
は各々が冗長ワードラインＲＷＬ０，ＲＷＬ１−ＲＷＬ
６，ＲＷＬ７の各対に関連する複数の冗長レジスタＲＲ
１−ＲＲ４（図示の例では４つ）を具える（図７）。こ
れに次ぐメモリ装置は最初図７にＨＭ１またはＨＭ２に
より示されるブロックの１つのみを具える型のメモリマ
トリックスアーキテクチュアを有するものとする。従っ
て、一点鎖線で示す信号ＨＭＳＳは考慮しない。明細書
の最後の部分では、図７のブロックＨＭ１およびＨＭ２
の双方を具える型のメモリマトリックスアーキテクチュ
アを考慮する。
【００１７】さらに図２に示すように、各冗長レジスタ
ＲＲ１−ＲＲ４はプログラム可能な不揮発性メモリセル
ＭＣ４−ＭＣ９（図示の例では６個）の第１群１と、プ
ログラム可能な不揮発性メモリセルＭＣ０−ＭＣ３（図
示の例では４個）の２つの第２群２，２′とを具える。
ＲＲ１−ＲＲ４はプログラム可能な不揮発性メモリセル
ＭＣ４−ＭＣ９（図示の例では６個）の第１群１と、プ
ログラム可能な不揮発性メモリセルＭＣ０−ＭＣ３（図
示の例では４個）の２つの第２群２，２′とを具える。
【００１８】各冗長レジスタＲＲ１−ＲＲ４の第１群１
のメモリセルＭＣ４−ＭＣ９には最上位の行アドレスビ
ットに対応する信号を含むバスＲＡＢＵＳ′から取出さ
れた各行アドレス信号Ｒ４−Ｒ９をそれぞれ供給する。
バスＲＡＢＵＳ′の信号を互いに群別された一組の行ア
ドレス信号の第１サブ組として群別アドレスバスを形成
し、この群別アドレスバスＲＡＢＵＳは既知のように行
アドレス入力バッファ回路ＲＡＢＵＦによって発生させ
るとともに既知のようにメモリマトリックス（図１およ
び７）のワードラインＷＬ１−ＷＬｎを選択する行復号
化回路ＲＡＤＥＣに供給する。各メモリセルＭＣ４−Ｍ
Ｃ９はメモリセルの状態を表わす出力信号ＭＣＳ４−Ｍ
ＣＳ９を有し、この出力信号を各行アドレス信号Ｒ４−
Ｒ９とともに各比較器３に供給し、その出力信号ＣＭＰ
４−ＣＭＰ９をメモリセルの状態が各行アドレス信号の
現在の状態と一致する際にのみ作動し得るようにする。
比較器３がデジタル信号を処理するため、これは論理ゲ
ートにより簡単に表わすことができる。信号ＣＭＰ４−
ＣＭＰ９の全部は第１レベルの冗長ワードライン選択回
路４に供給し、この冗長ワードライン選択回路は信号Ｃ
ＭＰ４−ＣＭＰ９の全部が能動状態となる際（即ち、最
上位の行アドレス信号Ｒ４−Ｒ９の現在の状態が第１群
１のメモリセルＭＣ４−ＭＣ９に記憶された論理状態と
一致する際）に各第１レベル冗長ワードライン選択信号
ＦＬＲＳを能動状態とする。信号ＣＭＰ４−ＣＭＰ９お
よび信号ＦＬＲＳの能動状態に対応する論理レベルに依
存して、冗長ワードライン選択回路４は、ＡＮＤゲート
（能動時、ＣＭＰ４−ＣＭＰ９＝“１”およびＦＬＲＳ
＝“１”）ＯＲゲート（能動時、ＣＭＰ４−ＣＭＰ９＝
“０”およびＦＬＲＳ＝“０”）ＮＡＮＤゲート（能動
時、ＣＭＰ４−ＣＭＰ９＝“１”およびＦＬＲＳ＝
“０”）またはＮＯＲゲート（能動時、ＣＭＰ４−ＣＭ
Ｐ９＝“０”およびＦＬＲＳ＝“１”）によってそれぞ
れ表わすことができる。さらに、当業者に既知のよう
に、冗長ワードライン選択回路４は単一の６−入力論理
ゲートの代わりに数−入力論理ゲートのツリーによって
表わしてスイッチング速度を増大させることができる。
のメモリセルＭＣ４−ＭＣ９には最上位の行アドレスビ
ットに対応する信号を含むバスＲＡＢＵＳ′から取出さ
れた各行アドレス信号Ｒ４−Ｒ９をそれぞれ供給する。
バスＲＡＢＵＳ′の信号を互いに群別された一組の行ア
ドレス信号の第１サブ組として群別アドレスバスを形成
し、この群別アドレスバスＲＡＢＵＳは既知のように行
アドレス入力バッファ回路ＲＡＢＵＦによって発生させ
るとともに既知のようにメモリマトリックス（図１およ
び７）のワードラインＷＬ１−ＷＬｎを選択する行復号
化回路ＲＡＤＥＣに供給する。各メモリセルＭＣ４−Ｍ
Ｃ９はメモリセルの状態を表わす出力信号ＭＣＳ４−Ｍ
ＣＳ９を有し、この出力信号を各行アドレス信号Ｒ４−
Ｒ９とともに各比較器３に供給し、その出力信号ＣＭＰ
４−ＣＭＰ９をメモリセルの状態が各行アドレス信号の
現在の状態と一致する際にのみ作動し得るようにする。
比較器３がデジタル信号を処理するため、これは論理ゲ
ートにより簡単に表わすことができる。信号ＣＭＰ４−
ＣＭＰ９の全部は第１レベルの冗長ワードライン選択回
路４に供給し、この冗長ワードライン選択回路は信号Ｃ
ＭＰ４−ＣＭＰ９の全部が能動状態となる際（即ち、最
上位の行アドレス信号Ｒ４−Ｒ９の現在の状態が第１群
１のメモリセルＭＣ４−ＭＣ９に記憶された論理状態と
一致する際）に各第１レベル冗長ワードライン選択信号
ＦＬＲＳを能動状態とする。信号ＣＭＰ４−ＣＭＰ９お
よび信号ＦＬＲＳの能動状態に対応する論理レベルに依
存して、冗長ワードライン選択回路４は、ＡＮＤゲート
（能動時、ＣＭＰ４−ＣＭＰ９＝“１”およびＦＬＲＳ
＝“１”）ＯＲゲート（能動時、ＣＭＰ４−ＣＭＰ９＝
“０”およびＦＬＲＳ＝“０”）ＮＡＮＤゲート（能動
時、ＣＭＰ４−ＣＭＰ９＝“１”およびＦＬＲＳ＝
“０”）またはＮＯＲゲート（能動時、ＣＭＰ４−ＣＭ
Ｐ９＝“０”およびＦＬＲＳ＝“１”）によってそれぞ
れ表わすことができる。さらに、当業者に既知のよう
に、冗長ワードライン選択回路４は単一の６−入力論理
ゲートの代わりに数−入力論理ゲートのツリーによって
表わしてスイッチング速度を増大させることができる。
【００１９】２つの第２群２および２′の各メモリセル
ＭＣ０−ＭＣ３にはバスＲＡＢＵＳ″から取出した各行
アドレス信号Ｒ０−Ｒ３を供給する。バスＲＡＢＵＳ″
の信号はバスＲＡＢＵＳの行アドレス信号の組の第２サ
ブ組とするとともに最下位行アドレスビットに対応する
信号を表わす。第１群１のメモリセルＭＣ４−ＭＣ９に
対しても同様に、第２群２および２′の各メモリセルＭ
Ｃ０−ＭＣ３はメモリセルの状態を表わす出力信号ＭＣ
Ｓ０−ＭＣＳ３を有し、この出力信号を各行アドレス信
号Ｒ０−Ｒ３とともに各比較器３に供給してその出力信
号ＣＭＰ０−ＣＭＰ３をメモリセルの状態が各行アドレ
ス信号の現在の状態と一致する際にのみ能動状態とす
る。信号ＣＭＰ０−ＣＭＰ３の２群の各々は各第２レベ
ル冗長ワードライン選択回路５および５′に供給してこ
れらワードライン選択回路により各群の信号ＣＭＰ０−
ＣＭＰ３全体が作動可能状態となる際（即ち、最下位行
アドレス信号Ｒ０−Ｒ３の現在の状態が各第２群２およ
び２′のメモリセルＭＣ０−ＭＣ３に記憶された論理状
態と一致する際）各第２レベル冗長ワードライン選択信
号ＳＬＲＳ−ＳＬＲＳ′を作動可能状態にする。実際の
実現考察は２つの第２レベル冗長ワードライン選択回路
５および５′に対して保持された回路４の実現考察と同
様である。第２レベル冗長ワードライン選択信号ＳＬＲ
Ｓ−ＳＬＲＳ′の各々は第１レベル選択信号ＦＬＲＳと
ともに各冗長ワードライン選択回路６および６′に供給
し、その出力信号ＲＳＯＤＤおよびＲＳＥＶＥＮを第１
レベル選択信号ＦＬＲＳおよび各第２レベル冗長ワード
ライン選択信号ＳＬＲＳ−ＳＬＲＳ′が作動可能状態と
なる際に作動可能状態とする。これら信号ＲＳＥＶＥＮ
およびＲＳＯＤＤを各スイッチＳ１−Ｓ４およびＳ１′
−Ｓ４′を経て冗長ワードライン選択用の各冗長ワード
ライン選択信号ＲＷＬ０Ｓ，ＲＷＬ２Ｓ，ＲＷＬ４Ｓ，
ＲＷＬ６ＳおよびＲＷＬ１Ｓ，ＲＷＬ３Ｓ，ＲＷＬ５
Ｓ，ＲＷＬ７Ｓに加算する（前記スイッチＳ１−Ｓ４お
よびＳ１′−Ｓ４′はあるテスト状態のもとでメモリ装
置の内部制御回路によって例えば作動可能状態となる制
御信号ＣＮＴにより制御し；信号ＣＮＴによってこれら
スイッチを作動可能状態にして冗長ワードライン選択信
号ＲＷＬ０Ｓ−ＲＷＬ７Ｓを例えばメモリ装置のデータ
入／出力パッドに直接接続された単一信号ラインＥＸＴ
に接続して全部の冗長ワードラインを同時に作動可能状
態にする）。冗長レジスタＲＲ１−ＲＲ４の１つで信号
ＲＳＥＶＥＮを作動可能冗長にすることにより関連する
対ＲＷＬＯ，ＲＷＬ１−ＲＷＬ６，ＲＷＬ７の偶数冗長
ワードラインＲＷＬ０，ＲＷＬ２，ＲＷＬ４，ＲＷＬ６
を選択し、信号ＲＳＯＤＤを作動可能冗長にすることに
より奇数冗長ワードラインＲＷＬ１，ＲＷＬ３，ＲＷＬ
５，ＲＷＬ７を選択する。さらに、信号ＲＳＥＶＥＮま
たはＲＳＯＤＤを作動可能状態にすることにより各冗長
レジスタのメモリセルの第１群および第２群２または
２′のもとでメモリセルにアドレスが記憶されている欠
陥ワードラインが選択されるのを防止する。
ＭＣ０−ＭＣ３にはバスＲＡＢＵＳ″から取出した各行
アドレス信号Ｒ０−Ｒ３を供給する。バスＲＡＢＵＳ″
の信号はバスＲＡＢＵＳの行アドレス信号の組の第２サ
ブ組とするとともに最下位行アドレスビットに対応する
信号を表わす。第１群１のメモリセルＭＣ４−ＭＣ９に
対しても同様に、第２群２および２′の各メモリセルＭ
Ｃ０−ＭＣ３はメモリセルの状態を表わす出力信号ＭＣ
Ｓ０−ＭＣＳ３を有し、この出力信号を各行アドレス信
号Ｒ０−Ｒ３とともに各比較器３に供給してその出力信
号ＣＭＰ０−ＣＭＰ３をメモリセルの状態が各行アドレ
ス信号の現在の状態と一致する際にのみ能動状態とす
る。信号ＣＭＰ０−ＣＭＰ３の２群の各々は各第２レベ
ル冗長ワードライン選択回路５および５′に供給してこ
れらワードライン選択回路により各群の信号ＣＭＰ０−
ＣＭＰ３全体が作動可能状態となる際（即ち、最下位行
アドレス信号Ｒ０−Ｒ３の現在の状態が各第２群２およ
び２′のメモリセルＭＣ０−ＭＣ３に記憶された論理状
態と一致する際）各第２レベル冗長ワードライン選択信
号ＳＬＲＳ−ＳＬＲＳ′を作動可能状態にする。実際の
実現考察は２つの第２レベル冗長ワードライン選択回路
５および５′に対して保持された回路４の実現考察と同
様である。第２レベル冗長ワードライン選択信号ＳＬＲ
Ｓ−ＳＬＲＳ′の各々は第１レベル選択信号ＦＬＲＳと
ともに各冗長ワードライン選択回路６および６′に供給
し、その出力信号ＲＳＯＤＤおよびＲＳＥＶＥＮを第１
レベル選択信号ＦＬＲＳおよび各第２レベル冗長ワード
ライン選択信号ＳＬＲＳ−ＳＬＲＳ′が作動可能状態と
なる際に作動可能状態とする。これら信号ＲＳＥＶＥＮ
およびＲＳＯＤＤを各スイッチＳ１−Ｓ４およびＳ１′
−Ｓ４′を経て冗長ワードライン選択用の各冗長ワード
ライン選択信号ＲＷＬ０Ｓ，ＲＷＬ２Ｓ，ＲＷＬ４Ｓ，
ＲＷＬ６ＳおよびＲＷＬ１Ｓ，ＲＷＬ３Ｓ，ＲＷＬ５
Ｓ，ＲＷＬ７Ｓに加算する（前記スイッチＳ１−Ｓ４お
よびＳ１′−Ｓ４′はあるテスト状態のもとでメモリ装
置の内部制御回路によって例えば作動可能状態となる制
御信号ＣＮＴにより制御し；信号ＣＮＴによってこれら
スイッチを作動可能状態にして冗長ワードライン選択信
号ＲＷＬ０Ｓ−ＲＷＬ７Ｓを例えばメモリ装置のデータ
入／出力パッドに直接接続された単一信号ラインＥＸＴ
に接続して全部の冗長ワードラインを同時に作動可能状
態にする）。冗長レジスタＲＲ１−ＲＲ４の１つで信号
ＲＳＥＶＥＮを作動可能冗長にすることにより関連する
対ＲＷＬＯ，ＲＷＬ１−ＲＷＬ６，ＲＷＬ７の偶数冗長
ワードラインＲＷＬ０，ＲＷＬ２，ＲＷＬ４，ＲＷＬ６
を選択し、信号ＲＳＯＤＤを作動可能冗長にすることに
より奇数冗長ワードラインＲＷＬ１，ＲＷＬ３，ＲＷＬ
５，ＲＷＬ７を選択する。さらに、信号ＲＳＥＶＥＮま
たはＲＳＯＤＤを作動可能状態にすることにより各冗長
レジスタのメモリセルの第１群および第２群２または
２′のもとでメモリセルにアドレスが記憶されている欠
陥ワードラインが選択されるのを防止する。
【００２０】ヨーロッパ特許出願第９３８３０４９１．
２号明細書に記載されているように、不明瞭なワードラ
インが選択されるのを防止する必要がある。その理由
は、実際上、冗長ワードラインの不使用対に関連するプ
ログラムされていない冗長レジスタが行アドレス信号Ｒ
０−Ｒ９に対する全部の可能な状態の組に属する特定の
論理状態を記憶している場合でも、特定の論理状態と一
致するメモリ装置に行アドレスを供給する際にプログラ
ムされていない冗長レジスタ全部に関連する冗長ワード
ラインの対が同時に選択されるようになるからである。
これは明らかに許容し得ないものであり、且つ行アドレ
スを（メモリセルＭＣ０−ＭＣ９のプログラムされてい
ない、即ち、無垢の状態に対応するため、既知である）
前記特定の論理状態と一致するメモリ装置に供給する場
合には必ず冗長ワードラインの選択を禁止する必要があ
る。この目的のため、組合せ論理回路７（図１）に行ア
ドレスバスＲＡＢＵＳ設けて行アドレス信号Ｒ０−Ｒ９
の現在の状態が前記特定の論理状態と一致する場合を認
識し、これが生じる際、組合せ論理回路７が禁止信号Ｄ
ＩＳを発生し、この信号を全冗長レジスタＲＲ１−ＲＲ
４（図２）の第１レベルの冗長ワードライン選択回路４
に供給する。これによりプログラムされておらず従って
メモリセルＭＣ０−ＭＣ９に前記特定の論理状態を記憶
する１つ以上の冗長レジスタＲＲ１−ＲＲ４が存在する
場合でも第１レベルの冗長ワードライン選択信号ＦＬＲ
Ｓが作動可能状態となるのを防止する。前記組合せ論理
回路７は行アドレス復号化回路ＲＡＤＥＣの１素子とす
ることができる。
２号明細書に記載されているように、不明瞭なワードラ
インが選択されるのを防止する必要がある。その理由
は、実際上、冗長ワードラインの不使用対に関連するプ
ログラムされていない冗長レジスタが行アドレス信号Ｒ
０−Ｒ９に対する全部の可能な状態の組に属する特定の
論理状態を記憶している場合でも、特定の論理状態と一
致するメモリ装置に行アドレスを供給する際にプログラ
ムされていない冗長レジスタ全部に関連する冗長ワード
ラインの対が同時に選択されるようになるからである。
これは明らかに許容し得ないものであり、且つ行アドレ
スを（メモリセルＭＣ０−ＭＣ９のプログラムされてい
ない、即ち、無垢の状態に対応するため、既知である）
前記特定の論理状態と一致するメモリ装置に供給する場
合には必ず冗長ワードラインの選択を禁止する必要があ
る。この目的のため、組合せ論理回路７（図１）に行ア
ドレスバスＲＡＢＵＳ設けて行アドレス信号Ｒ０−Ｒ９
の現在の状態が前記特定の論理状態と一致する場合を認
識し、これが生じる際、組合せ論理回路７が禁止信号Ｄ
ＩＳを発生し、この信号を全冗長レジスタＲＲ１−ＲＲ
４（図２）の第１レベルの冗長ワードライン選択回路４
に供給する。これによりプログラムされておらず従って
メモリセルＭＣ０−ＭＣ９に前記特定の論理状態を記憶
する１つ以上の冗長レジスタＲＲ１−ＲＲ４が存在する
場合でも第１レベルの冗長ワードライン選択信号ＦＬＲ
Ｓが作動可能状態となるのを防止する。前記組合せ論理
回路７は行アドレス復号化回路ＲＡＤＥＣの１素子とす
ることができる。
【００２１】ヨーロッパ特許出願第９３８３０４７４．
８号明細書および図５に記載されているように、各プロ
グラム可能な不揮発性メモリセルＭＣ０−ＭＣ９はプロ
グラム可能な不揮発性メモリ素子、例えば浮遊ゲートＭ
ＯＳＦＥＴＭ１を具え、そのソースを接地電位点ＧＮＤ
に接続し、制御ゲートを給電点ＶＧに接続し、この供給
電圧ＶＧはメモリ装置に対し内部的に設けられた制御回
路（図示せず）によって読出し電圧値（代表的には５
Ｖ）からプログラム高電圧値（ほぼ１２Ｖ）まで切換え
ることができる。浮遊ゲートＭＯＳＦＥＴＭ１のドレイ
ンは読出しロード回路ＬＣに接続し、その出力を信号Ｍ
Ｃ０−ＭＣ９により表わす。また、浮遊ゲートＭＯＳＦ
ＥＴＭ１のドレインをプログラムロード回路ＭＯＳＦＥ
ＴＭ２にも接続し、そのドレインをプログラムデータラ
インＰＤＬに接続する。各冗長レジスタＲＲ１−ＲＲ４
においては、第１群１のメモリセルＭＣ４−ＭＣ９のプ
ログラムデータラインＰＤＬは最上位行アドレス信号Ｒ
４−Ｒ９の各々にそれぞれ接続するが、２つの第２群２
および２′のメモリセルＭＣ０−ＭＣ３のプログラムデ
ータラインＰＤＬは最下位行アドレス信号Ｒ０−Ｒ３の
各々にそれぞれ接続する。各冗長レジスタＲＲ１−ＲＲ
４では、第１群１のメモリセルＭＣ４−ＭＣ９および第
２群２のメモリセルＭＣ０−ＭＣ３のＭＯＳＦＥＴ Ｍ
２のゲートを第１の接地／高電圧スイッチ８（図２）の
出力信号ＰＥＶＥＮに接続するが、第２群２′のメモリ
セルＭＣ０−ＭＣ３のＭＯＳＦＥＴ Ｍ２のゲートは第
２の接地／高電圧スイッチ８′の出力信号ＰＯＤＤに接
続する。第１の制御信号ＥＶＥＮは全部のスイッチ８に
共通に供給するが、第２の制御信号ＯＤＤは全部のスイ
ッチ８′に共通に供給する。さらに、各冗長レジスタＲ
Ｒ１−ＲＲ４のスイッチ８および８′には、列アドレス
バスＣＡＢＵＳでともに群別された一組の列アドレス信
号のサブ組を含むバスＣＡＢＵＳ′から取出した各列ア
ドレス信号Ｃ０−Ｃ３を共通に供給する。この列アドレ
スバスＣＡＢＵＳは列アドレス入力バッファ回路ＣＡＢ
ＵＦによって既知のように発生するとともにメモリマト
リックス（図１および図７）のビットライン選択用の列
アドレス復号化回路ＣＡＤＥＣに既知のように供給す
る。
８号明細書および図５に記載されているように、各プロ
グラム可能な不揮発性メモリセルＭＣ０−ＭＣ９はプロ
グラム可能な不揮発性メモリ素子、例えば浮遊ゲートＭ
ＯＳＦＥＴＭ１を具え、そのソースを接地電位点ＧＮＤ
に接続し、制御ゲートを給電点ＶＧに接続し、この供給
電圧ＶＧはメモリ装置に対し内部的に設けられた制御回
路（図示せず）によって読出し電圧値（代表的には５
Ｖ）からプログラム高電圧値（ほぼ１２Ｖ）まで切換え
ることができる。浮遊ゲートＭＯＳＦＥＴＭ１のドレイ
ンは読出しロード回路ＬＣに接続し、その出力を信号Ｍ
Ｃ０−ＭＣ９により表わす。また、浮遊ゲートＭＯＳＦ
ＥＴＭ１のドレインをプログラムロード回路ＭＯＳＦＥ
ＴＭ２にも接続し、そのドレインをプログラムデータラ
インＰＤＬに接続する。各冗長レジスタＲＲ１−ＲＲ４
においては、第１群１のメモリセルＭＣ４−ＭＣ９のプ
ログラムデータラインＰＤＬは最上位行アドレス信号Ｒ
４−Ｒ９の各々にそれぞれ接続するが、２つの第２群２
および２′のメモリセルＭＣ０−ＭＣ３のプログラムデ
ータラインＰＤＬは最下位行アドレス信号Ｒ０−Ｒ３の
各々にそれぞれ接続する。各冗長レジスタＲＲ１−ＲＲ
４では、第１群１のメモリセルＭＣ４−ＭＣ９および第
２群２のメモリセルＭＣ０−ＭＣ３のＭＯＳＦＥＴ Ｍ
２のゲートを第１の接地／高電圧スイッチ８（図２）の
出力信号ＰＥＶＥＮに接続するが、第２群２′のメモリ
セルＭＣ０−ＭＣ３のＭＯＳＦＥＴ Ｍ２のゲートは第
２の接地／高電圧スイッチ８′の出力信号ＰＯＤＤに接
続する。第１の制御信号ＥＶＥＮは全部のスイッチ８に
共通に供給するが、第２の制御信号ＯＤＤは全部のスイ
ッチ８′に共通に供給する。さらに、各冗長レジスタＲ
Ｒ１−ＲＲ４のスイッチ８および８′には、列アドレス
バスＣＡＢＵＳでともに群別された一組の列アドレス信
号のサブ組を含むバスＣＡＢＵＳ′から取出した各列ア
ドレス信号Ｃ０−Ｃ３を共通に供給する。この列アドレ
スバスＣＡＢＵＳは列アドレス入力バッファ回路ＣＡＢ
ＵＦによって既知のように発生するとともにメモリマト
リックス（図１および図７）のビットライン選択用の列
アドレス復号化回路ＣＡＤＥＣに既知のように供給す
る。
【００２２】２つの制御信号ＥＶＥＮおよびＯＤＤを発
生する回路は、その一例を図３に示すとともにメモリ装
置に対し内部的に設けられた制御回路により作動可能状
態となる制御信号ＲＲＰＧＥＮが供給され且つバスＣＡ
ＢＵＳ′から取出した他の列アドレス信号Ｃ４が供給さ
れる第１ＮＯＲゲート９を具える。ＮＯＲゲート９の出
力を制御信号ＥＶＥＮで表わすとともに第２ＮＯＲゲー
ト１０に供給する。また、第２ＮＯＲゲート１０には信
号ＲＲＰＧＥＮをも供給し、その出力を制御信号ＯＤＤ
で示す。本例では２つの制御信号ＥＶＥＮおよびＯＤＤ
の作動可能状態は“１”論理状態に相当し、信号ＲＲＰ
ＧＥＮはこれを“０”論理状態に駆動してを作動可能状
態にする。即ち、列アドレス信号Ｃ４を用いて信号ＲＲ
ＰＧＥＮが作動可能状態となる際に信号ＥＶＥＮまたは
信号ＯＤＤの何れかを選択的に作動可能状態にする（Ｃ
４＝“０”によって信号ＥＶＥＮを作動可能状態とし、
Ｃ４＝“１”によって信号ＯＤＤを作動可能状態にす
る）。信号ＲＲＰＧＥＮの作動可能状態に相当する論理
レベルに依存して、他の例も可能であること明らかであ
る。この際の本質的な要求は信号ＲＲＰＧＥＮが作動可
能状態でない場合に制御信号ＥＶＥＮおよびＯＤＤの双
方も列アドレス信号Ｃ４の論理状態とは無関係に作動可
能状態とならないが、信号ＲＲＰＧＥＮが作動可能状態
の際に制御信号ＥＶＥＮまたはＯＤＤの何れかが列アド
レス信号Ｃ４の論理状態に依存して作動可能状態となる
ことである。
生する回路は、その一例を図３に示すとともにメモリ装
置に対し内部的に設けられた制御回路により作動可能状
態となる制御信号ＲＲＰＧＥＮが供給され且つバスＣＡ
ＢＵＳ′から取出した他の列アドレス信号Ｃ４が供給さ
れる第１ＮＯＲゲート９を具える。ＮＯＲゲート９の出
力を制御信号ＥＶＥＮで表わすとともに第２ＮＯＲゲー
ト１０に供給する。また、第２ＮＯＲゲート１０には信
号ＲＲＰＧＥＮをも供給し、その出力を制御信号ＯＤＤ
で示す。本例では２つの制御信号ＥＶＥＮおよびＯＤＤ
の作動可能状態は“１”論理状態に相当し、信号ＲＲＰ
ＧＥＮはこれを“０”論理状態に駆動してを作動可能状
態にする。即ち、列アドレス信号Ｃ４を用いて信号ＲＲ
ＰＧＥＮが作動可能状態となる際に信号ＥＶＥＮまたは
信号ＯＤＤの何れかを選択的に作動可能状態にする（Ｃ
４＝“０”によって信号ＥＶＥＮを作動可能状態とし、
Ｃ４＝“１”によって信号ＯＤＤを作動可能状態にす
る）。信号ＲＲＰＧＥＮの作動可能状態に相当する論理
レベルに依存して、他の例も可能であること明らかであ
る。この際の本質的な要求は信号ＲＲＰＧＥＮが作動可
能状態でない場合に制御信号ＥＶＥＮおよびＯＤＤの双
方も列アドレス信号Ｃ４の論理状態とは無関係に作動可
能状態とならないが、信号ＲＲＰＧＥＮが作動可能状態
の際に制御信号ＥＶＥＮまたはＯＤＤの何れかが列アド
レス信号Ｃ４の論理状態に依存して作動可能状態となる
ことである。
【００２３】メモリ装置のテスト中、メモリマトリック
スの他のワードラインＷＬ１−ＷＬｎ（図７）を例えば
ワードラインＷＬ１から出発して逐次アドレス指定す
る。ワードラインＷＬｉ（図６）が欠陥状態にあるもの
とする。前述したように、欠陥Ｄが存在してワードライ
ンＷＬｉがテスト走査シーケンスで後続する隣接ワード
ラインＷＬｉ＋１によりワードラインＷＬｉが短絡する
ものとする。これは、ワードラインＷＬｉだけでなくワ
ードラインＷＬｉ＋１も欠陥となり、ワードライン対Ｗ
Ｌｉ，ＷＬｉ＋１を一対の冗長ワードライン、例えばワ
ードライン対ＲＷＬ２，ＲＷＬ３により置換する必要が
あることを意味する。この目的のため、ワードラインＷ
ＬｉおよびＷＬｉ＋１のアドレスをワードライン対ＲＷ
Ｌ２およびＲＷＬ３に関連する冗長レジスタＲＲ２内に
書込む必要がある。本発明方法によれば、メモリ装置に
欠陥ワードラインＷＬｉの行アドレスに相当する行アド
レスを供給して行アドレスバスＲＡＢＵＳにより冗長レ
ジスタＲＲ２にプログラムすべき２つのアドレスのうち
の一方を搬送する。メモリ装置には列アドレスをさらに
供給して列アドレス信号Ｃ０およびＣ２−Ｃ４が論理状
態“０”となり、列アドレス信号Ｃ１が論理状態“１”
となって全ての冗長レジスタＲＲ１−ＲＲ４のうちの冗
長レジスタＲＲ２を選択的にプログラムし得るようにす
る。内部制御回路によって信号ＲＲＰＧＥＮを“０”論
理状態に駆動する場合には、Ｃ４＝“０”のため、信号
ＥＶＥＮが作動可能状態となり（即ち、論理状態“１”
に駆動され）、信号ＯＤＤが論理状態“０”に保持され
る。冗長レジスタＲＲ２ではスイッチ８が入力ＥＶＥＮ
および“１”論理状態の列アドレス信号Ｃ１を有するた
め、その出力ＰＥＶＥＮはプログラム高電圧値に駆動さ
れるが、ただ１つの“１”論理状態の入力（Ｃ１）およ
び“０”論理状態の他の入力（ＯＤＤ）を有するスイッ
チ８′によりその出力ＰＯＤＤを接地電圧レベルに保持
する。信号ＰＥＶＥＮによって冗長レジスタＲＲ２の第
１群１のメモリセルＭＣ４−ＭＣ９および第２群２のメ
モリセルＭＣ０−ＭＣ３のＭＯＳＦＥＴ Ｍ２をターン
オンする。信号ＲＲＰＧＥＮが作動可能冗長となると同
時に内部制御回路によって全メモリセルの浮遊ゲートＭ
ＯＳＦＥＴ Ｍ１のゲート電圧ＶＧをプログラム高電圧
値に切換える。従ってＭＯＳＦＥＴ Ｍ２がオン状態に
あるメモリセルでは、浮遊ゲートトランジスタＭ１はそ
のゲートに供給されるプログラム高電圧値および各プロ
グラムデータラインＰＤＬの論理状態に依存するドレイ
ン電圧を有する。プログラムデータラインＰＤＬが論理
“１”状態にある場合には浮遊ゲートＭＯＳＦＥＴ Ｍ
１の浮遊ゲートに電子を注入して閾値をシフトせしめ、
プログラムデータラインＰＤＬが論理“０”状態にある
場合には電子の注入を行われず、閾値がシフトせず浮遊
ゲートＭＯＳＦＥＴ Ｍ１に影響を与えない。ロード回
路ＬＣはかかる閾値のシフトを検出するように構成す
る。浮遊ゲートＭＯＳＦＥＴ Ｍ２がオフ状態にあるメ
モリセルの全部においては、浮遊ゲートＭＯＳＦＥＴ
Ｍ１のドレインが浮遊状態を保持し、電子注入が行わな
い。従って浮遊ゲートＭＯＳＦＥＴ Ｍ１はそのプログ
ラム状態を変化しない。
スの他のワードラインＷＬ１−ＷＬｎ（図７）を例えば
ワードラインＷＬ１から出発して逐次アドレス指定す
る。ワードラインＷＬｉ（図６）が欠陥状態にあるもの
とする。前述したように、欠陥Ｄが存在してワードライ
ンＷＬｉがテスト走査シーケンスで後続する隣接ワード
ラインＷＬｉ＋１によりワードラインＷＬｉが短絡する
ものとする。これは、ワードラインＷＬｉだけでなくワ
ードラインＷＬｉ＋１も欠陥となり、ワードライン対Ｗ
Ｌｉ，ＷＬｉ＋１を一対の冗長ワードライン、例えばワ
ードライン対ＲＷＬ２，ＲＷＬ３により置換する必要が
あることを意味する。この目的のため、ワードラインＷ
ＬｉおよびＷＬｉ＋１のアドレスをワードライン対ＲＷ
Ｌ２およびＲＷＬ３に関連する冗長レジスタＲＲ２内に
書込む必要がある。本発明方法によれば、メモリ装置に
欠陥ワードラインＷＬｉの行アドレスに相当する行アド
レスを供給して行アドレスバスＲＡＢＵＳにより冗長レ
ジスタＲＲ２にプログラムすべき２つのアドレスのうち
の一方を搬送する。メモリ装置には列アドレスをさらに
供給して列アドレス信号Ｃ０およびＣ２−Ｃ４が論理状
態“０”となり、列アドレス信号Ｃ１が論理状態“１”
となって全ての冗長レジスタＲＲ１−ＲＲ４のうちの冗
長レジスタＲＲ２を選択的にプログラムし得るようにす
る。内部制御回路によって信号ＲＲＰＧＥＮを“０”論
理状態に駆動する場合には、Ｃ４＝“０”のため、信号
ＥＶＥＮが作動可能状態となり（即ち、論理状態“１”
に駆動され）、信号ＯＤＤが論理状態“０”に保持され
る。冗長レジスタＲＲ２ではスイッチ８が入力ＥＶＥＮ
および“１”論理状態の列アドレス信号Ｃ１を有するた
め、その出力ＰＥＶＥＮはプログラム高電圧値に駆動さ
れるが、ただ１つの“１”論理状態の入力（Ｃ１）およ
び“０”論理状態の他の入力（ＯＤＤ）を有するスイッ
チ８′によりその出力ＰＯＤＤを接地電圧レベルに保持
する。信号ＰＥＶＥＮによって冗長レジスタＲＲ２の第
１群１のメモリセルＭＣ４−ＭＣ９および第２群２のメ
モリセルＭＣ０−ＭＣ３のＭＯＳＦＥＴ Ｍ２をターン
オンする。信号ＲＲＰＧＥＮが作動可能冗長となると同
時に内部制御回路によって全メモリセルの浮遊ゲートＭ
ＯＳＦＥＴ Ｍ１のゲート電圧ＶＧをプログラム高電圧
値に切換える。従ってＭＯＳＦＥＴ Ｍ２がオン状態に
あるメモリセルでは、浮遊ゲートトランジスタＭ１はそ
のゲートに供給されるプログラム高電圧値および各プロ
グラムデータラインＰＤＬの論理状態に依存するドレイ
ン電圧を有する。プログラムデータラインＰＤＬが論理
“１”状態にある場合には浮遊ゲートＭＯＳＦＥＴ Ｍ
１の浮遊ゲートに電子を注入して閾値をシフトせしめ、
プログラムデータラインＰＤＬが論理“０”状態にある
場合には電子の注入を行われず、閾値がシフトせず浮遊
ゲートＭＯＳＦＥＴ Ｍ１に影響を与えない。ロード回
路ＬＣはかかる閾値のシフトを検出するように構成す
る。浮遊ゲートＭＯＳＦＥＴ Ｍ２がオフ状態にあるメ
モリセルの全部においては、浮遊ゲートＭＯＳＦＥＴ
Ｍ１のドレインが浮遊状態を保持し、電子注入が行わな
い。従って浮遊ゲートＭＯＳＦＥＴ Ｍ１はそのプログ
ラム状態を変化しない。
【００２４】これがため、欠陥ワードラインＷＬｉのア
ドレスの最上位行アドレス信号Ｒ４−Ｒ９は冗長レジス
タＲＲ２の第１群１のメモリセルＭＣ４−ＭＣ９にプロ
グラムされ、且つ最下位行アドレス信号Ｒ０−Ｒ３が冗
長レジスタＲＲ２の第２群２のメモリセルＭＣ０−ＭＣ
３にプログラムされるようになる。これは、欠陥ワード
ラインＷＬｉが冗長ワードラインＲＷＬ２によって冗長
されることを意味する。
ドレスの最上位行アドレス信号Ｒ４−Ｒ９は冗長レジス
タＲＲ２の第１群１のメモリセルＭＣ４−ＭＣ９にプロ
グラムされ、且つ最下位行アドレス信号Ｒ０−Ｒ３が冗
長レジスタＲＲ２の第２群２のメモリセルＭＣ０−ＭＣ
３にプログラムされるようになる。これは、欠陥ワード
ラインＷＬｉが冗長ワードラインＲＷＬ２によって冗長
されることを意味する。
【００２５】このステップの後、信号ＲＲＰＧＥＮを作
動不可能状態にするとともにメモリ装置に供給された行
アドレスを欠陥ワードラインＷＬｉ＋１のアドレスに変
化する。欠陥ワードラインＷＬｉ＋１が欠陥ワードライ
ンＷＬｉに隣接しているため、そのアドレスは最上位ビ
ットにおいてのみ欠陥ワードラインＷＬｉのアドレスと
は相違する。この理由のため、欠陥ワードラインＷＬｉ
＋１を冗長ワードラインＲＷＬ３に置換するために、冗
長レジスタＲＲ２に記憶された欠陥ワードラインＷＬｉ
＋１の完全なアドレスを有する必要はなく、掛かるアド
レスの最下位ビットのみを記憶するだけで充分である。
この目的のため、メモリ装置には１つの行アドレスを供
給して行アドレス信号Ｒ０−Ｒ３が欠陥ワードラインＷ
Ｌｉ＋１のアドレスの最下位ビット部分を搬送し得るよ
うにする。さらにメモリ装置には供給された列アドレス
を変化させて列アドレス信号Ｃ４が論理“１”状態とな
るようにする（列アドレス信号Ｃ０，Ｃ２およびＣ３は
いまだ論理“０”状態にある）。信号ＲＲＰＧＥＮが再
び作動可能状態になると、制御信号ＯＤＤが論理“１”
状態に駆動され、信号ＥＶＥＮが論理“０”状態に保持
されるようになる。斯様にして、スイッチ８′によって
その出力ＰＯＤＤをプログラム高電圧状態にし、従って
行アドレス信号Ｒ０−Ｒ３の論理値が冗長レジスタＲＲ
２の第２群２′のメモリセルＭＣ０−ＭＣ３にプログラ
ムされるようになる。
動不可能状態にするとともにメモリ装置に供給された行
アドレスを欠陥ワードラインＷＬｉ＋１のアドレスに変
化する。欠陥ワードラインＷＬｉ＋１が欠陥ワードライ
ンＷＬｉに隣接しているため、そのアドレスは最上位ビ
ットにおいてのみ欠陥ワードラインＷＬｉのアドレスと
は相違する。この理由のため、欠陥ワードラインＷＬｉ
＋１を冗長ワードラインＲＷＬ３に置換するために、冗
長レジスタＲＲ２に記憶された欠陥ワードラインＷＬｉ
＋１の完全なアドレスを有する必要はなく、掛かるアド
レスの最下位ビットのみを記憶するだけで充分である。
この目的のため、メモリ装置には１つの行アドレスを供
給して行アドレス信号Ｒ０−Ｒ３が欠陥ワードラインＷ
Ｌｉ＋１のアドレスの最下位ビット部分を搬送し得るよ
うにする。さらにメモリ装置には供給された列アドレス
を変化させて列アドレス信号Ｃ４が論理“１”状態とな
るようにする（列アドレス信号Ｃ０，Ｃ２およびＣ３は
いまだ論理“０”状態にある）。信号ＲＲＰＧＥＮが再
び作動可能状態になると、制御信号ＯＤＤが論理“１”
状態に駆動され、信号ＥＶＥＮが論理“０”状態に保持
されるようになる。斯様にして、スイッチ８′によって
その出力ＰＯＤＤをプログラム高電圧状態にし、従って
行アドレス信号Ｒ０−Ｒ３の論理値が冗長レジスタＲＲ
２の第２群２′のメモリセルＭＣ０−ＭＣ３にプログラ
ムされるようになる。
【００２６】メモリ装置が読出し状態に作動するととも
にこれに供給された行アドレスが欠陥ワードラインＷＬ
ｉ＋１のアドレスと一致する際には冗長レジスタＲＲ２
のメモリセル状態信号ＭＣＳ４−ＭＣＳ９が各行アドレ
ス信号Ｒ４−Ｒ９と一致するとともに信号ＭＣＳ４−Ｍ
ＣＳ９が作動可能状態となる。冗長レジスタＲＲ２の第
２群２のメモリセルＭＣ０−ＭＣ３に対しても上述した
所と同様のことが生じる。この際冗長レジスタＲＲ２の
第１および第２レベル冗長行選択信号ＦＬＲＳおよびＳ
ＬＲＳが作動可能状態にあるため、信号ＲＳＥＶＥＮも
作動可能状態となり、従って欠陥ワードラインＷＬｉの
代わりに冗長ワードラインＲＷＬ２が選択されるように
なる。これとは別に、メモリ装置に供給される行アドレ
スが欠陥ワードラインＷＬｉ＋１のアドレスと一致し
て、最上位ビットの論理状態が欠陥ワードラインＷＬｉ
＋１のアドレスの論理状態と同一となる場合には、信号
ＦＬＲＳおよびＳＬＲＳ′が作動可能状態となり欠陥ワ
ードラインＷＬｉの代わりに冗長ワードラインＲＷＬ３
が選択されるようになる。従って欠陥ワードラインＷＬ
ｉ，ＷＬｉ＋１の対が冗長ワードラインＲＷＬ２，ＲＷ
Ｌ３の対によって機能的に置換されるようになる。
にこれに供給された行アドレスが欠陥ワードラインＷＬ
ｉ＋１のアドレスと一致する際には冗長レジスタＲＲ２
のメモリセル状態信号ＭＣＳ４−ＭＣＳ９が各行アドレ
ス信号Ｒ４−Ｒ９と一致するとともに信号ＭＣＳ４−Ｍ
ＣＳ９が作動可能状態となる。冗長レジスタＲＲ２の第
２群２のメモリセルＭＣ０−ＭＣ３に対しても上述した
所と同様のことが生じる。この際冗長レジスタＲＲ２の
第１および第２レベル冗長行選択信号ＦＬＲＳおよびＳ
ＬＲＳが作動可能状態にあるため、信号ＲＳＥＶＥＮも
作動可能状態となり、従って欠陥ワードラインＷＬｉの
代わりに冗長ワードラインＲＷＬ２が選択されるように
なる。これとは別に、メモリ装置に供給される行アドレ
スが欠陥ワードラインＷＬｉ＋１のアドレスと一致し
て、最上位ビットの論理状態が欠陥ワードラインＷＬｉ
＋１のアドレスの論理状態と同一となる場合には、信号
ＦＬＲＳおよびＳＬＲＳ′が作動可能状態となり欠陥ワ
ードラインＷＬｉの代わりに冗長ワードラインＲＷＬ３
が選択されるようになる。従って欠陥ワードラインＷＬ
ｉ，ＷＬｉ＋１の対が冗長ワードラインＲＷＬ２，ＲＷ
Ｌ３の対によって機能的に置換されるようになる。
【００２７】行アドレス信号Ｒ０−Ｒ３により示される
最下位ビット部分に属する１つ以上のビットで欠陥ワー
ドラインＷＬｉおよびＷＬｉ＋１のアドレスが相違する
場合にのみ、隣接短絡ワードラインＷＬｉ，ＷＬｉ＋１
の対を冗長ワードライン対ＲＷＬ２，ＲＷＬ３により置
換し得ることは明らかである。これは、各冗長レジスタ
ＲＲ１−ＲＲ４が一対のワードラインの行アドレスの最
上位ビットを記憶するメモリ装置の特定の群（第１群
１）を具えると云う事実に依るものである。従って、行
アドレス信号Ｒ４−Ｒ９により表わされる最上位部分に
属する１つ以上のビットのアドレス差を有する隣接欠陥
ワードライン対を冗長ワードライン対で置換することは
できない。修復率に与える影響は、最上位部分の１つ以
上のビットのアドレス差を有する２つの隣接ワードライ
ン間に欠陥の存在する確率が１／１６となると云うこと
を考慮することにより識別することができる。掛かる折
衷案によって各冗長レジスタに必要とするメモリセルの
数を６＋４＋４に制限することができる。これがため、
共通の第１群１のメモリセルの数を減少させるととも
に、メモリセルの総数、従ってチップの寸法が増大する
ことを犠牲にして２つの第２群２および２′のメモリセ
ルの数を増大させることにより修復率を増大せしめ得る
ことは明らかである。例えばメモリセルの第１群１が５
つのメモリセルを具え、２つの第２群２および２′の各
々が５つのメモリセルを具える場合には、修復不可能な
欠陥を有する確率は１／３２以下となるが、各冗長レジ
スタに必要なメモリセルの数は１ユニット増大して（５
＋５＋５）となり、これは４つの冗長レジスタＲＲ１−
ＲＲ４が存在するものとして、総合で４メモリセル増大
することを意味する。
最下位ビット部分に属する１つ以上のビットで欠陥ワー
ドラインＷＬｉおよびＷＬｉ＋１のアドレスが相違する
場合にのみ、隣接短絡ワードラインＷＬｉ，ＷＬｉ＋１
の対を冗長ワードライン対ＲＷＬ２，ＲＷＬ３により置
換し得ることは明らかである。これは、各冗長レジスタ
ＲＲ１−ＲＲ４が一対のワードラインの行アドレスの最
上位ビットを記憶するメモリ装置の特定の群（第１群
１）を具えると云う事実に依るものである。従って、行
アドレス信号Ｒ４−Ｒ９により表わされる最上位部分に
属する１つ以上のビットのアドレス差を有する隣接欠陥
ワードライン対を冗長ワードライン対で置換することは
できない。修復率に与える影響は、最上位部分の１つ以
上のビットのアドレス差を有する２つの隣接ワードライ
ン間に欠陥の存在する確率が１／１６となると云うこと
を考慮することにより識別することができる。掛かる折
衷案によって各冗長レジスタに必要とするメモリセルの
数を６＋４＋４に制限することができる。これがため、
共通の第１群１のメモリセルの数を減少させるととも
に、メモリセルの総数、従ってチップの寸法が増大する
ことを犠牲にして２つの第２群２および２′のメモリセ
ルの数を増大させることにより修復率を増大せしめ得る
ことは明らかである。例えばメモリセルの第１群１が５
つのメモリセルを具え、２つの第２群２および２′の各
々が５つのメモリセルを具える場合には、修復不可能な
欠陥を有する確率は１／３２以下となるが、各冗長レジ
スタに必要なメモリセルの数は１ユニット増大して（５
＋５＋５）となり、これは４つの冗長レジスタＲＲ１−
ＲＲ４が存在するものとして、総合で４メモリセル増大
することを意味する。
【００２８】図７はメモリ装置にしばしば用いられる特
定のメモリマトリックスアーキテクチュアを示す。かか
るアーキテクチュアによってメモリマトリックスを２つ
の半部マトリックスＨＭ１およびＨＭ２に分割する。各
半部マトリックスはワードラインＷＬ１−ＷＬｎおよび
ビットラインＢＬ１−ＢＬｍの交点に位置する等しい数
のメモリ素子Ｍで構成する。行アドレス信号の各論理構
体によって各半部マトリックスの各ワードラインを選択
する。即ち、２つの半部マトリックス間には余分のアド
レスビットを選択する必要がある。
定のメモリマトリックスアーキテクチュアを示す。かか
るアーキテクチュアによってメモリマトリックスを２つ
の半部マトリックスＨＭ１およびＨＭ２に分割する。各
半部マトリックスはワードラインＷＬ１−ＷＬｎおよび
ビットラインＢＬ１−ＢＬｍの交点に位置する等しい数
のメモリ素子Ｍで構成する。行アドレス信号の各論理構
体によって各半部マトリックスの各ワードラインを選択
する。即ち、２つの半部マトリックス間には余分のアド
レスビットを選択する必要がある。
【００２９】さらに、各半部マトリックスには複数の冗
長ワードライン対ＲＷＬ０，ＲＷＬ１−ＲＷＬ６，ＲＷ
Ｌ７を設ける。１つの半部マトリックスの欠陥ワードラ
イン対は同一の半部マトリックスの冗長ワードライン対
と置換する。
長ワードライン対ＲＷＬ０，ＲＷＬ１−ＲＷＬ６，ＲＷ
Ｌ７を設ける。１つの半部マトリックスの欠陥ワードラ
イン対は同一の半部マトリックスの冗長ワードライン対
と置換する。
【００３０】かかるメモリマトリックスアーキテクチュ
アを有するメモリ装置の行冗長回路は前述した行冗長回
路とほぼ同一の２つの同一回路部分によって構成する。
これら２つの回路部分の一方を再び図１および図２に一
点鎖線の信号ＨＭＳＳを考慮することにより示す。かか
る信号は半部マトリックス選択信号を示すとともに２つ
の半部マトリックスの一方または他方を選択するのに用
いられる余分のアドレス信号と見なすことができる。冗
長回路の第２部分は図示しないが、信号ＨＭＳＳをその
論理補数と置換する点以外は冗長回路の第１部分と全く
同一である。
アを有するメモリ装置の行冗長回路は前述した行冗長回
路とほぼ同一の２つの同一回路部分によって構成する。
これら２つの回路部分の一方を再び図１および図２に一
点鎖線の信号ＨＭＳＳを考慮することにより示す。かか
る信号は半部マトリックス選択信号を示すとともに２つ
の半部マトリックスの一方または他方を選択するのに用
いられる余分のアドレス信号と見なすことができる。冗
長回路の第２部分は図示しないが、信号ＨＭＳＳをその
論理補数と置換する点以外は冗長回路の第１部分と全く
同一である。
【００３１】上述した行冗長回路によって修復率を増大
させることができる。その理由は所定の半部マトリック
スの欠陥ワードライン対の置換によるも同一のアドレス
を有する他方の半部マトリックスのワードライン対に対
してかかる置換を行わないからである。
させることができる。その理由は所定の半部マトリック
スの欠陥ワードライン対の置換によるも同一のアドレス
を有する他方の半部マトリックスのワードライン対に対
してかかる置換を行わないからである。
【００３２】この目的のため、信号ＨＭＳＳを全部の冗
長レジスタＲＲ１−ＲＲ４に供給する。各冗長レジスタ
ＲＲ１−ＲＲ４の内側では、信号ＨＭＳＳは第１レベル
の冗長ワードライン選択回路４に供給する。信号ＨＭＳ
Ｓが作動可能状態にない場合には、即ち、他方の半部マ
トリックスがアドレス指定される場合には第１レベル選
択信号ＦＬＲＳの作動可能化が禁止されるようになる。
これによって、２つの半部マトリックスに同一のアドレ
スを有する欠陥ワードラインの２対が存在する場合にか
かる欠陥行アドレスを有するメモリ装置をアドレス指定
することにより２つの冗長ワードラインを同時に選択す
るようになることを防止する。
長レジスタＲＲ１−ＲＲ４に供給する。各冗長レジスタ
ＲＲ１−ＲＲ４の内側では、信号ＨＭＳＳは第１レベル
の冗長ワードライン選択回路４に供給する。信号ＨＭＳ
Ｓが作動可能状態にない場合には、即ち、他方の半部マ
トリックスがアドレス指定される場合には第１レベル選
択信号ＦＬＲＳの作動可能化が禁止されるようになる。
これによって、２つの半部マトリックスに同一のアドレ
スを有する欠陥ワードラインの２対が存在する場合にか
かる欠陥行アドレスを有するメモリ装置をアドレス指定
することにより２つの冗長ワードラインを同時に選択す
るようになることを防止する。
【００３３】冗長回路の各部分に２種類の制御信号ＥＶ
ＥＮおよびＯＤＤを発生させることによって各半部マト
リックス選択信号を作動可能状態にする。この場合に制
御信号ＥＶＥＮおよびＯＤＤを発生する回路の例を図４
に示す。前例の図３に示す回路とは相違し、ＮＯＲゲー
ト９の出力信号を信号ＨＭＳＳとともに第１ＮＡＮＤゲ
ート１１に供給し、その出力により制御信号ＥＶＥＮを
形成する。同様に、ＮＯＲゲート１０の出力を信号ＨＭ
ＳＳとともに第２ＮＡＮＤゲート１２に供給し、その出
力により制御信号ＯＤＤを形成する。同様の回路を冗長
回路の他の部分に設け、この場合、信号ＨＭＳＳはその
論理補数に置換するものとする。斯様にして２つの制御
信号ＥＶＥＮまたはＯＤＤのいずれか一方の信号を作動
可能状態にすることによって半部マトリックス選択信号
ＨＭＳＳを作動可能状態にする。これは、冗長レジスタ
のプログラム中、行冗長レジスタの他の部分に属するが
同一の列アドレス信号が供給される２つの冗長レジスタ
のうちの一方を選択するために必要である。
ＥＮおよびＯＤＤを発生させることによって各半部マト
リックス選択信号を作動可能状態にする。この場合に制
御信号ＥＶＥＮおよびＯＤＤを発生する回路の例を図４
に示す。前例の図３に示す回路とは相違し、ＮＯＲゲー
ト９の出力信号を信号ＨＭＳＳとともに第１ＮＡＮＤゲ
ート１１に供給し、その出力により制御信号ＥＶＥＮを
形成する。同様に、ＮＯＲゲート１０の出力を信号ＨＭ
ＳＳとともに第２ＮＡＮＤゲート１２に供給し、その出
力により制御信号ＯＤＤを形成する。同様の回路を冗長
回路の他の部分に設け、この場合、信号ＨＭＳＳはその
論理補数に置換するものとする。斯様にして２つの制御
信号ＥＶＥＮまたはＯＤＤのいずれか一方の信号を作動
可能状態にすることによって半部マトリックス選択信号
ＨＭＳＳを作動可能状態にする。これは、冗長レジスタ
のプログラム中、行冗長レジスタの他の部分に属するが
同一の列アドレス信号が供給される２つの冗長レジスタ
のうちの一方を選択するために必要である。
【図１】本発明行冗長回路の構成を示すブロック回路図
である。
である。
【図２】行冗長回路に対する冗長レジスタの構成を示す
ブロック回路図である。
ブロック回路図である。
【図３】図２の冗長レジスタのプログラム可能な不揮発
性メモリセルの構成を示すブロック回路図である。
性メモリセルの構成を示すブロック回路図である。
【図４】冗長回路に対する制御信号を発生する回路の構
成を示すブロック回路図である。
成を示すブロック回路図である。
【図５】図４の回路の他の例を示すブロック回路図であ
る。
る。
【図６】一対の欠陥ワードラインおよび一対の冗長ワー
ドラインを示す半導体メモリ装置のメモリ素子のマトリ
ックスの一部分を示すブロック回路図である。
ドラインを示す半導体メモリ装置のメモリ素子のマトリ
ックスの一部分を示すブロック回路図である。
【図７】メモリマトリックスアーキテクチュアを示すブ
ロック図である。
ロック図である。
１ 群（サブ組） ２，２′群（サブ組） ３ 比較器 ４ 第１レベル冗長ワードライン選択回路 ５，５′ 第２レベル冗長ワードライン選択回路 ６，６′ 冗長ワードライン選択回路 ７ 組合せ回路 ８，８′ スイッチ ９，１０ ＮＯＲゲート １１，１２ ＮＡＮＤゲート ＲＲ１−ＲＲ４ 不揮発性行冗長メモリレジスタ ＭＣ０−ＭＣ９ メモリセル Ｒ０−Ｒ９ 行アドレス信号 Ｃ０−Ｃ３ 選択信号 Ｃ４ 列アドレス信号 Ｒ０−Ｒ９ 行アドレス信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルコ マッカローネ イタリア国 パヴィア 27030 パレスト ロ ヴィア フォルナセ ８
Claims (7)
- 【請求項１】 メモリ素子のマトリックスの行および列
の交点に位置するメモリ素子を有する半導体メモリ装置
の行冗長集積回路に冗長レジスタをプログラムするに当
たり、前記行冗長集積回路は各々が冗長メモリ素子の冗
長行の各対に関連するとともにメモリセル組（ＭＣ０−
ＭＣ９）の２つのサブ組（１，２；１，２′）に隣接欠
陥行の各対のアドレスの対を記憶するようにプログラム
し得る複数の不揮発性メモリレジスタ（ＲＲ１−ＲＲ
４）を具えるものにおいて、各不揮発性メモリレジスタ
（ＲＲ１−ＲＲ４）には行アドレス信号（Ｒ０−Ｒ９）
を供給するとともに一組の列アドレス信号（ＣＡＢＵ
Ｓ）に属する各選択信号（Ｃ０−Ｃ３）を供給し、且つ （ａ）前記行アドレス信号（Ｒ０−Ｒ９）に隣接欠陥行
の対の第１欠陥行のアドレスを供給し； （ｂ）プログラムすべき不揮発性メモリレジスタ（ＲＲ
１−ＲＲ４）を選択する前記選択信号（Ｃ０−Ｃ３）の
１つを作動可能状態にし； （ｃ）前記列アドレス信号（ＣＡＢＵＳ）の組の他の信
号（Ｃ４）に第１論理レベルの信号を供給して、選択さ
れた不揮発性メモリレジスタ（ＲＲ１−ＲＲ４）にメモ
リセル（ＭＣ０−ＭＣ９）の２つのサブ組（１，２；
１，２′）のうちの第１サブ組（１，２）をプログラム
し； （ｄ）メモリセルの第１サブ組（１，２）への隣接欠陥
行の対の第１欠陥行のアドレスのプログラミングを可能
とし； （ｅ）前記行アドレス信号（Ｒ０−Ｒ９）の少なくとも
サブ組（Ｒ０−Ｒ３）に隣接欠陥行の対の第２欠陥行の
アドレスを供給し； （ｆ）一組の列アドレス信号（ＣＡＢＵＳ）の他の信号
（Ｃ４）に第２の逆の論理レベル信号を供給して、選択
された不揮発性メモリレジスタ（ＲＲ１−ＲＲ４）にメ
モリセルの２つのサブ組（１，２；１，２′）のうちの
第２サブ組（１，２′）のメモリセル（ＭＣ０−ＭＣ
３）の１群（２′）をプログラムし； （ｇ）メモリセ
ルの第２サブ組（１，２′）への隣接欠陥行の対の第２
欠陥行のアドレスのプログラミングを可能とするように
したことを特徴とする半導体メモリ装置用行冗長集積回
路に冗長レジスタをプログラムする方法。 - 【請求項２】 メモリ素子のマトリックスの行および列
の交点に位置するメモリ素子を有する半導体メモリ装置
の行冗長集積回路であって、この行冗長集積回路は各々
が冗長メモリ素子の冗長行の各対に関連するとともにメ
モリセル組（ＭＣ０−ＭＣ９）の２つのサブ組（１，
２；１，２′）に隣接欠陥行の各対のアドレスの対を記
憶するようにプログラムし得る複数の不揮発性メモリレ
ジスタ（ＲＲ１−ＲＲ４）を具えるものにおいて、不揮
発性メモリレジスタ（ＲＲ１−ＲＲ４）の１つをプログ
ラムする際に欠陥行のアドレスを桁上げする行アドレス
信号（Ｒ０−Ｒ９）を各不揮発性メモリレジスタ（ＲＲ
１−ＲＲ４）に供給する第１手段（ＲＡＢＵＳ′，ＲＡ
ＢＵＳ″）と、プログラミング用の各関連の不揮発性メ
モリレジスタ（ＲＲ１−ＲＲ４）を選択するように作動
可能状態にする各列アドレス信号（Ｃ０−Ｃ３）の１つ
を各不揮発性メモリレジスタ（ＲＲ１−ＲＲ４）に供給
する第２手段（ＣＡＢＵＳ′）と、他の列アドレス信号
（Ｃ４）の論理状態に従って、行アドレス信号（Ｒ０−
Ｒ９）により桁上げされるデータをプログラムする選択
された不揮発性メモリレジスタ（ＲＲ１−ＲＲ４）のメ
モリセル（１，２；１，２′）のサブ組を選択する不揮
発性メモリレジスタ（ＲＲ１−ＲＲ４）に供給される２
つの制御信号（ＥＶＥＮ，ＯＤＤ）一方または他方を作
動可能状態にする他の列アドレス信号（Ｃ４）を供給す
る回路手段（９，１０）とを具えることを特徴とする半
導体メモリ装置の行冗長集積回路。 - 【請求項３】 メモリセル（ＭＣ０−ＭＣ９）の各サブ
組（１，２；１，２′）は最上位行アドレス信号を含む
行アドレス信号（Ｒ０−Ｒ９）の第１のサブ組（Ｒ４−
Ｒ９）が供給されるメモリセル（ＭＣ４−ＭＣ９）の第
１群（１）と、最下位行アドレス信号を含む行アドレス
信号（Ｒ０−Ｒ９）の第２のサブ組（Ｒ０−Ｒ３）が供
給されるメモリセル（ＭＣ０−ＭＣ３）の第２群（２，
２′）とで構成するようにしたことを特徴とする請求項
２に記載の半導体メモリ装置の行冗長集積回路。 - 【請求項４】 １方のサブ組（１，２）のメモリセル
（ＭＣ４−ＭＣ９）の第１群は他方のサブ組（１，
２′）のメモリセルの第１群（１）に一致するようにし
たことを特徴とする請求項３に記載の半導体メモリ装置
の行冗長集積回路。 - 【請求項５】 各メモリセル（ＭＣ０−ＭＣ９）は少な
くとも１つのプログラム可能な不揮発性メモリ素子（Ｍ
１）と、この不揮発性メモリ素子（Ｍ１）に記憶された
情報を読取るロード回路（ＬＣ）と、この不揮発性メモ
リ素子（Ｍ１）を各行アドレス信号（Ｒ０−Ｒ９）に電
気的に接続するプログラミングロード回路（Ｍ２）とを
具えることを特徴とする請求項１に記載の半導体メモリ
装置の行冗長集積回路。 - 【請求項６】 前記プログラミングロード回路は各行ア
ドレス信号（Ｒ０−Ｒ９）および不揮発性メモリ素子
（Ｍ１）間に接続されるとともにプログラムイネーブル
信号（ＰＥＶＥＮ，ＰＯＤＤ）によって制御されるトラ
ンジスタ（Ｍ２）を具えることを特徴とする請求項５に
記載の半導体メモリ装置の行冗長集積回路。 - 【請求項７】 各不揮発性メモリレジスタ（ＲＲ１−Ｒ
Ｒ４）は、前記２つの制御信号（ＥＶＥＮ，ＯＤＤ）の
うちの一方の制御信号（ＥＶＥＮ）および前記各列アド
レス信号（Ｃ０−Ｃ３）が供給され、且つメモリセルの
２つのサブ組（１，２；１，２′）のメモリセルの第１
群（１）のメモリセル（ＭＣ４−ＭＣ９）および前記メ
モリセルの第１のサブ組（１，２）の第２群（２）のメ
モリセル（ＭＣ０−ＭＣ３）に第１のプログラムイネー
ブル信号（ＰＥＶＥＮ）を供給する第１プログラム選択
手段（８）と、前記２つの制御信号（ＥＶＥＮ，ＯＤ
Ｄ）のうちの他方の制御信号（ＯＤＤ）および前記各列
アドレス信号（Ｃ０−Ｃ３）が供給されるとともにメモ
リセルの第２サブ組（１，２′）のメモリセル（ＭＣ０
−ＭＣ３）の第２群（２′）に第２のプログラムイネー
ブル信号（ＰＯＤＤ）を供給する第２プログラム選択手
段（８′）とを具えることを特徴とする請求項６に記載
の半導体メモリ装置の行冗長集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT94830062:9 | 1994-02-17 | ||
| EP94830062A EP0668563B1 (en) | 1994-02-17 | 1994-02-17 | Method for programming redundancy registers in a row redundancy integrated circuitry for a semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08147994A true JPH08147994A (ja) | 1996-06-07 |
| JP2791288B2 JP2791288B2 (ja) | 1998-08-27 |
Family
ID=8218379
Family Applications (1)
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