TWI231937B - NAND flash memory and method of erasing, programming, and copy-back programming thereof - Google Patents

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TWI231937B TW092100504A TW92100504A TWI231937B TW I231937 B TWI231937 B TW I231937B TW 092100504 A TW092100504 A TW 092100504A TW 92100504 A TW92100504 A TW 92100504A TW I231937 B TWI231937 B TW I231937B
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1231937 ⑴ 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明） 此申請案主張2002年1月12曰所申請之韓國專利案號2002-1875的優先權，其内容在此實際上將全部併入作為參考。 技術領域 本發明是一般是有關於半導體記憶體，且更特別是，有 關於在程式化、抹除、以及反向複製程式化的運作模式期 間，具有驗證保持於分頁緩衝器中的資料位元之功能的反 及快閃記憶體。 • 先前技術 反及快閃記憶體（一種不變性記憶體）係使用分頁緩衝 器，用以在讀取運作期間，將鎖存資料（亦即，分頁資料） 指配到選擇的分頁，這稱為分頁緩衝器的「感應運作」， 而在程式化運作期間，儲存資料（亦即，程式資料）係來自 於外部，這稱為分頁緩衝器的「資料載入運作」。另外， 分頁緩衝器會提供防止禁止程式化的單元（cell)或已程式 化的單元免於不想要的程式化。當驗證運作正檢查程式化 或抹除的記憶體單元是否到達其目標（或想要的）臨界電 壓位準時，分頁緩衝器會偵測選擇分頁之記憶體單元的資 料位元，並且鎖存那些電壓值。然後，分頁緩衝器會將其 資料位元送到通過/失敗檢查電路，以確認那些資料位元 為告知成功的程式化或抹除之通過資料位元。 這樣的分頁緩衝器已揭露於稱為「用於不變性半導體記 憶體裝置之感應放大器」的美國專利號5,790,458，稱為「用 以防止讀取失敗之具有隨意鎖存分頁緩衝器之積體電路 1231937 發明說明續頁 (2) 記憶體裝置」的美國專利號5,761J32，以及稱為「用於不變 性半導體記憶體的部份程式之資料載入電路」的美國專利 號 5,712,818。 已知的分頁緩衝器中的一個係顯示於圖1中。圖1的分頁 緩衝器係連接至一對位元線BLe及BLo，包括一對鎖存器 LAT1及LAT2 (主要及快取）。NMOS電晶體Ml〜M4會組成位元 線選擇及偏壓電路，這會將位元線中的一條連接至感應節 點SO，並且會使其他的位元線處於浮接狀態。介於位元線 BLe與感應節點SO之間的是會回應控制訊號BLSHFe的NMOS 電晶體Ml。介於位元線BLo與感應節點SO之間的是會回應 控制訊號BLSHFo的NMOS電晶體M2。NMOS電晶體M3係連接 於位元線BLe與控制訊號線VIRPWR之間，而NMOS電晶體M4 係介於BLo與VIRPWR之間。NMOS電晶體M3及M4會分別回應 控制訊號VBLe及VBLo。電晶體Ml〜M4會組成位元線選擇及 偏壓電路，以使位元線中的一條連接至感應節點SO，並且 會使其他的位元線處於浮接狀態。 介於電源供應電壓VCC與感應節點SO之間的是會回應控 制訊號PLOAD的PMOS電晶體M5。PMOS電晶體M6係連接於 VCC與主要鎖存器LAT1的主要鎖存節點nB之間，其以一訊 號PBRST控制。在鎖存節點nB與接地電壓VSS之間的是串接 的NMOS電晶體M7及M8，會分別回應感應節點S〇的電壓位 準及控制訊號PBLHCM。PMOS電晶體M9係連接於VCC與輸出 端點nWDO之間，會回應主要鎖存節點B的邏輯狀態而導通 或關閉。輸出端點nWDO會導致顯示於圖2中的通過/失敗 1231937 發明說明續頁 (3) 檢查電路。輸出端點nWDO的邏輯狀態係互補於主要鎖存 節點B的邏輯狀態。例如，當主要鎖存節點B為低位準時 ，輸出端點nWDO係連接至VCC。否則，當主要鎖存節點B 設定為高位準時，輸出端點nWDO會與VCC電性隔離（處於 浮接狀態）。 連接於應感應節點SO與主要鎖存器LAT1的主要鎖存節 點B之間的NMOS電晶體M10會回應訊號BLSLT。介於内部節 點ND1與主要鎖存節點B之間的是會回應訊號PBDO的NMOS 電晶體Mil。連接於VCC與快取鎖存器LAT2的快取鎖存節點 A之間的PMOS電晶體M12會回應訊號PBSET。連接於快取鎖 存節點A與感應節點SO之間的NMOS電晶體M13會回應訊號 PDUMP。介於主要鎖存節點A與VSS之間的是串接的NMOS電 晶體M14及M15。NMOS電晶體M14及M15會分別回應感應節 點SO的邏輯狀態及訊號PBLCHC。介於内部節點ND1與快取 鎖存器LAT2的快取鎖存節點nA( A的相反節點）的是NMOS電 晶體M16，而在内部節點ND1與快取鎖存節點A之間，會連 接至NMOS電晶體M17。NMOS電晶體M16及M17會分別回應互 相互補的資料訊號DLi及nDLi。 當將程式資料位元為「1」（如二進位碼）載入到圖1的分 頁緩衝器電路中時，資料訊號DLi邏輯上會設定為高位準 ，而資料訊號nDLi會設定成低位準。内部節點ND1係經由 會組成分別回應行選擇訊號YA及YB的行閘極電路之NMOS 電晶體M18及M19，而連接至資料線DLi。介於資料線DLi與 接地電壓之間的NMOS電晶體M20會回應訊號DLD。 1231937 (4) I發明說明續頁_ 顯示於圖i中的分頁緩衝器可以抹除、程式化、讀取以 及反向複製程式化模式來運作。反向複製程式化係有關於 將儲存於一分頁中的資料移動到另一分頁之運作，並且已 在美國專利唬5,996,04卜稱為「具有表示分頁資料之非真狀 悲的真貫之分頁旗標單元的積體電路記憶體裝置及其運 作方法」中提出來。 在以圖1的分頁緩衝器之程式化中，程式資料位元會載 入到鎖存器LAT2。例如，如果程式資料位元為「丨」，則 貝料釩唬DLi會變成高位準，而資料訊號nDLi會變成低位準 。NMOS電晶體M16會導通，而NMOS電晶體M17會關閉。同 時’ NMOS電晶體M18及M19會藉由行選擇訊號ya及YB而導 通’藉此鎖存節點nA會經由M18及M19而連接至資料線DLi 。對於載入程式資料位元而言，資料線DLi會經由NM〇s電 晶體M20而連接至接地電壓。因此，「丨」的程式資料位元 會載入到鎖存節點A。如果程式資料位元為「〇」，則資料 訊號DLi會變成低位準，而資料訊號nDLi會變成高位準。當 NMOS電晶體M17使鎖存節點a連接到處於接地電壓的資料 線DLi時’程式資料位元r 〇」會載入到鎖存節點a。經由 以上的程序’所有的程式資料位元會依序載入到分頁緩衝 器。 在％成將程式資料位元載入到快取鎖存器LAT2的運作 之後’資料位元會轉移到主要鎖存器LAT1。首先，主要鎖 存器LAT1會藉由NMOS電晶體M6的導通而初始化，並且感 應節點SO會藉由PM〇s電晶體M5而充電到高位準。然後， 1231937 (5) 發明說明續頁 NMOS電晶體_M13會導通，而將程式資料位元從LAT2轉移到 LAT1。如果「1」的程式資料位元已載入到快取鎖存器LAT2 ，當NMOS電晶體M7及M8導通時，其會鎖存在LAT1的節點B 。反之，當「0」的程式資料位元載入到快取鎖存器LAT2 中時，NMOS電晶體M7會關閉，藉此LAT1的節點B會保持其 初始狀態，無論NMOS電晶體M8的導通是否藉由控制訊號 PBLCHM。 載入到主要鎖存器LAT1中的程式資料位元會放入選擇 記憶體單元將會程式化的選擇位元線之程式運作中，而其 他的非選擇記憶體單元將會禁止程式化。在以保持於主要 鎖存器LAT1中的資料位元之程式化期間，當作快取的快取 鎖存器LAT2會將下個程式資料位元帶來此處。 在讀取運作或程式驗證運作期間，主要鎖存器LAT1會偵 測儲存於屬於選擇分頁之記憶體單元中的資料位元，而在 反向複製程式化運作或抹除驗證運作期間，快取鎖存器 LAT2也會如此做。 在讀取或程式驗證運作中，一旦位元線BLe與BLo及感應 節點SO已放電，選擇位元線（例如，BLe)在已充電到預定 電壓後，會處於浮接狀態。當此發生時，位元線電壓將會 降低或保持其先前的位準。當NMOS電晶體Ml導通時，電 流會經由NMOS電晶體M5而送到節點SO。如果選擇記憶體 單元為導通單元，則節點SO的電流會流經選擇記憶體單 元的通道路徑，並且導致節點SO的電壓降低在NMOS電晶 體M7的臨界電壓之下。雖然NMOS電晶體M8導通，但是鎖 1231937 發明說明續頁 (6) 存器LAT1不會改變其電壓狀態。如果選擇記憶體單元為關 閉單元，則來自於NMOS電晶體M5的電流會使位於節點SO 的電壓逐步地增加到超過NMOS電晶體M7的臨界電壓之較 高的位準。在NMOS電晶體M8導通的時間期間，鎖存節點B 會連接至接地電壓，以使主要鎖存器LAT1的邏輯狀態反向 或保持主要鎖存器LAT1的邏輯狀態。
在反向複製程式化或抹除驗證運作期間，快取鎖存器 LAT2會偵測儲存於選擇分頁之記憶體單元中的資料位元 ，然後將感應的結果轉移到主要鎖存器LAT1。詳細地說， 位元線BLe與BLo及感應節點SO會放電，而選擇位元線（例 如，BLe)在充電到預定電壓後，會變成浮接。由於NMOS 電晶體Ml的導通，電流會會經由PMOS電晶體M5而送到節 點SO。如果選擇記憶體單元為導通單元，則送到節點SO 的電流會流經選擇記憶體單元，並且導致節點SO的電壓 在選擇記憶體單元的臨界電壓之下。雖然NMOS電晶體M15 會藉由控制訊號PBLCHC從低位準到高位準的轉態而導通 ，但是主要鎖存器LAT1會保持目前的狀態。如果選擇記憶 體單元為關閉單元，則來自於PMOS電晶體M5的電流會對 感應節點SO逐步地充電，並且導致節點SO的電壓增加到 超過NMOS電晶體M14的臨界電壓。NMOS電晶體M15會導通 ，以使快取鎖存器LAT2的邏輯狀態反向。藉此，快取鎖存 器LAT2會偵測選擇記憶體單元的狀態，其會轉移到主要鎖 存器LAT1。 程式化或抹除會伴隨驗證運作，以確認已程式化或抹除 -10- 1231937 ⑺ 發暇說明續頁 議_鐘麟纖缀麵魏_赫酶議德il議 的A fe體早元是否處於預定臨界電壓。程式化或抹除選擇 刀頁的$己丨思體早元之結果會藉由保持於主要銷存器Lati 中的邏輯狀態，以及顯示於圖2中的通過/失敗檢查電路而 決定。圖2的通過/失敗檢查電路2 (其為接線_或型式）通常 包括多個保險絲F1〜Fk、NMOS電晶體M2：l、反相器INV5以及 鎖存器LAT3。保險絲會連接到分頁緩衝器3的輸出端點 nWDO，每一個會連接到一群分頁緩衝器。當在其對應的 位元線中至少有一個缺陷時，保險絲會燒斷。 分配到每個分頁緩衝器的輸出端點nWD〇會藉由主要鎖 存器LAT1 (圖1)的鎖存節點A而設定。例如，如果鎖存節點 A設定成高位準，PMOS電晶體M9會導通，而使輸出端點 nWDO變成高位準，並且得知選擇記憶體單元已完全地程 式化或抹除。在此情況中，節點ND2會保持低位準，而使 通過/失敗訊號PF變成低位準。如果鎖存節點a處於低位準 ，PMOS電晶體M9會關閉，並且得知選擇記憶體單元尚未 完全地程式化或抹除。在此情況中，節點ND2的高位準會 使通過/失敗訊號PF變成高位準。 因為一個保險絲會分配給一群分頁緩衝器或位元線（因 為使用目前的設計技術’將其與每個單一分頁緩衝器結合 是不可能的），所以對應此處之位元線中的一個有缺== ，放棄多個連接至燒斷的保險絲之分頁緩衝器是不可避免 的。關於保險絲結構之這樣的條件需要為較多的拓撲維度 、降低佈局效率以及增加冗餘單元陣列的尺寸。 用以驗證程式化或抹除的結果之另一種技術（免於使用 1231937 發明說明續頁 ⑻
保險絲的缺點）是「行掃描」，其已在韓國專利擬定公開 號2001-029546，稱為「具有偵測電路的程式化狀態之快閃記 憶體裝置及其程式化方法」中提出來。在行掃描的方式中 ，在偵測出記憶體單元狀態後，分頁緩衝器會儲存選擇分 頁之記憶體單元的狀態，然後保持於分頁緩衝器中的資料 位元會藉由回應於行位址的增加之位元組或字組的單元 ，而經由行通過電路（例如，圖1的NMOS電晶體M19及M20) 而循序地轉移到通過/失敗檢查電路。在此期間，對應於 缺陷的行之來自於分頁緩衝器中的資料位元是不可存取 的，因為缺陷的行會藉由包含其偵測資訊的行位址而以冗 餘的行來取代。
然而，在含有顯示於圖1中之此種的分頁緩衝器10中， 行掃描是不可運作的，因為在程式運作期間，快取鎖存器 LAT2會藉由主要鎖存器LAT1而連接至另一分頁的程式資 料位元。如上所述，快取鎖存器LAT2在載入程式資料位元 時，會與資料線DLi —起導通，這會導致載入資料位元與 驗證資料位元之間的衝突。 發明内容 本發明的具體實施例提供了一種快閃記憶體，其不使用 無保險絲，而會增加驗證程式化或抹除記憶體單元之運作 的效率。 因此，具體實施例可提供一種快閃記憶體，其具有將通 過資料載入到對應於缺陷的行之分頁緩衝器中，而能執行 程式化、抹除以及反向複製程式化之運作。 -12- 發明說明續頁 1231937 (9) 此外，本發明的具體實施例係藉由將通過資料載入到對 應於缺陷的行之分頁缓衝器中，而提供了快閃記憶體關於 驗證程式化或抹除記憶體單元之運作的增加效率。 實施方式
應該要了解的是，較佳具體實施例的說明只是例子，並 且不應該視為限制。在以下詳細的說明中，許多特定的詳 述會提及，以提供本發明之全盤的了解。然而，對於熟習 此項技術者而言，顯然可知的是，本發明可不以這些特定 的詳述來實施。 現在，本發明之實際的具體實施例將配合圖3到10的圖 式來做說明。在本發明的實際使用中，雖然顯示於圖1中 的分頁緩衝器可用於本發明的具體實施例中，但是可使用 其他型式之使用單一分頁緩衝器中之一對主要及快取鎖 存器的分頁緩衝器電路。
圖3係顯示根據本發明之一具體實施例之反及快閃記憶 體的功能結構。反及快閃記憶體包括主要單元陣列11、冗 餘單元陣列12、分頁緩衝器電路13、時脈產生器14、位址 計數器15、冗餘電路16、行解碼器17、行閘極電路18、資料 輸入緩衝器19、第一資料載入電路20、第二資料載入電路 21以及通過/失敗檢查電路22。每個單元陣列係由多個反 及串所組成，其中的每個會連接到主要位元線及冗餘位元 線。每個反及串係由一串選擇電晶體、共同源極線、接地 選擇電晶體以及連接於此串選擇電晶體與此接地選擇電 晶體之間之一系列的1己憶體單元。 -13 - (10) 1231937 發明說明續頁、 分頁緩衝器電路13係由细由、 至單元陣列的多個分頁緩；哭：：及冗餘位元線而連接 分配對應於於-對位元線(例：成。每個分頁緩衝器係 以下關於本發明之一具髀余、A如圖1中所顯示）。遍及 Μ € ^ 13^ ^ ^ ^ 會產生時脈説號CLK，用於反:；；、是衝器。時脈產生器14 時脈產生器Η會致能而產生時脈一憶體的運作模式。 將程式資料載入分百緩衝乂脈訊號⑽，並且會與用以 节柳、 、爱衝益電路13中的外部寫入致能訊 號nWExi下降轉態同步 緩衝器電路”的資料之:用以輸出來自於串接的分頁 轉態，或者是在反向複製程^；又致#訊號舰x的下降 裂心式化或抹除運作期間，包含用 以將通過資料載入在對應 、 μ缺的仃之分頁緩衝器上之内 亀訊號…計數器15會產生與來自於時脈產生㈣ 又時脈訊號CLK同步的行位址訊號。 多…、圖4，位址計數器15可由反相器invu、反或閘以以 及多個D型正反器FF〇〜FF9(每個具有關於輸入資料位元di 、時脈訊號CLK、設定訊號SET、重置訊號RST以及輸出DQ 及nDQ之端點）所組成。當控制訊號FYA處於低位準（得知目 岫的行位址為最後一個）時，位址計數器15會循序地產生 ώ組成一單元的行位址之行位址訊號AY〇〜aγ9。如果控制 以號FYA為高位準，則不會產生行位址訊號Αγ0〜ΑΥ9，亦即 ’位址計數器15不為導通的狀態。 冗餘電路16(圖3)會儲存用來指明主要單元陣列η的行 中又多個（或位元線）之行位址，並且會將位址計數器15的 -14- 1231937 ⑴) 發明說明續頁 订位址與缺.陷的行位址做比較。如果來自於計數器15的目 ㈤行位址匹配於缺陷的行位址，冗餘電路16會使冗餘選擇 Λ 5虎中的一個致能，以指明缺陷的行。行解碼器17及行閘 極電路18會、選擇一部份的分頁緩衝器，以使其連接至其對 應的資料線DU。 資料輸入緩衝器19會接收載入到位元組或字組之單元 中的分頁緩衝器電路13之程式資料位元。第一資料載入電 路20會將來自於資料輸入緩衝器19的程式資料位元轉移 到避擇分頁緩衝器的鎖存器（例如，圖1的LAT2)。參照y圖5 ’第一貧料載入電路20包括或閘G2、反及閘G3、反或閘G4 以及反相器INV21及INV22。程式資料位元Di及冗餘選擇訊
號CRl會施加到或閘G2 (其輸出會與資料載入致能訊號DLE 一起施加到反及閘G3的輸入）的輸入。反及閘G3的輸出會 、’、二由反相器INV22 (如同資料訊號DLi)而轉移到分頁緩衝器 %路13 (例如，轉移到圖1之NMOS電晶體M16的閘極）。反或 閘G4 s接收經由反相器INV21的訊號DLE、程式資料位元Di =及几餘選擇訊號CRi，並且會輸出會轉移到分頁緩衝器 包各13 (例如，轉移到NM〇s電晶體“π的閘極）的資料訊號 、/、料載入電路20係對應一個資料位元。當程式資料 位=载入到分頁緩衝器電路13中時，以及在反向複製程式 化或抹除運作中的通過資料載入項目期間，資料載入致能 訊號DLE會欵能。 田A諕DLE正處於南位準時，資料訊號DLi及nDLi會藉由 程式資料位元Di或冗餘選擇訊號CRi而做邏輯上的設定。 -15- 1231937 (12) 發明說明續頁
如果程式資料位元Di為「丨」且冗餘選擇訊號〇幻為低位準 ’則資料訊號DLi會變成高位準，而nDLi會變成低位準。如 果程式資料位元Di為「0」且冗餘選擇訊號CRJ為低位準， 則資料訊號DLi會變成低位準，而nDLi會變成高位準。具有 冗餘選擇訊號CRi的高位準，資料訊號DLi會保持高位準， 無論程式資料位元Di， 「〇」或「丨」之目前的二進位狀態 。此會使仔快取鎖存器LAT2的鎖存節點A會連接到資料位 元「1」（或通過資料位元），而轉移到主要鎖存器LAT1。
當私式資料位元載入到分配給主要單元陣列11的分頁 緩衝器（亦即，「主要分頁緩衝器」）時，第二資料載入電 路21 (圖6)會將目前程式資料位元中的程式資料位元（對應 於缺陷的行）載入到分配給冗餘單元陣列12的分頁緩衝器 (亦即’ 「冗餘分頁緩衝器」）。參照圖6，第二資料載入 電路21包括及閘G5〜G12、反或閘Gn〜G16與G19、反及閘Gn 、G18、與G20以及反相器INV23及INV24。當程式化時，送到 第二貧料載入電路21的控制訊號（邏輯上為互相互補的 RDIen與nDIen)會與資料載入致能訊號DLE—起致能。控制訊 號nDIen為低致能訊號。當缺陷的行位址由冗餘電路16發現 時’施加到閘G18〜G20的輸入之控制訊號REDen (亦即，冗餘 致此訊唬）會變成致能。冗餘資料訊號奶〗與nRDI會共同施 加到分頁緩衝器（例如，施加至圖i之NM〇s電晶體的MW及 M17足閘極）。在冗餘致能訊號的致能狀態期間，分頁 、、爰衝斋中的一個會經由行閘極電路18，而連接到對應於缺 陷的行之資料線。 -16- 1231937 _ (13) 發明說明續頁 在使用位元組單元的程式資料之循序地載入運作期間 ，控制訊號RDIen與nDIen分別會設定成高及低位準。如果目 前的行位址為缺陷的位址，則冗餘選擇訊號CRO〜CR7 (例如 CRO)會變成致能。同時，冗餘致能訊號會從低位準 · 而成為高位準。假設對應於缺陷的行之程式資料位元（例 輸 如，D1 )為「1」，則反及閘G17會輸出高位準訊號，而使 冗餘資料訊號RDI及nRDI分別變成高及低位準。如果對應 於缺陷的行之程式資料位元D1為「〇」，則反及閘G17會輸 _ 出低位準的訊號，而使冗餘資料訊號如丨及nRDI分別設定 成低及高位準。 通過/失敗檢查電路22會根據分頁緩衝器電路13之主要 鎖存器LAT1的資料，來判斷記憶體單元是否已完全地程式 化或抹除。參照圖7，所繪示的通過/失敗檢查電路22與圖 2中所員不6勺不同之處在於沒有保險絲。、沒有用來保護根 據通過/失敗驗證結果的行失敗之傳統的保險絲，不會影 響在來自於通過/失敗驗證結果的情況之分頁緩衝器中所 鎖存的資料位元。那是因為通過資料位元會放人主要鎖存 器LATi’來取代對應於缺陷的行之程式資料位元，並且可 解決由於保險絲配置所造成的拓撲缺點。 在根據本發明的具體實施 貝她例义反及快閃記憶體中，因為 在程式貧料位元放入分頁緩衝器期間，通過資料位元合夢 由…止資訊而載入到對應於缺陷的行之分頁緩衝 以在缺陷的行之分頁緩衝器中所鎖存的資料 響在沒有保險絲的情況中之通過/失敗驗證結果。 -17- 1231937 發明說明續頁 (14) 在反向複製程式化模式中且在抹除運作後的抹除驗證 運作之前，根據本發明的具體實施例之反及快閃記憶體會 執行感應運作，並且在程式化運作之前，會將通過資料位 元載入到對應於缺陷的行之分頁緩衝器中。之後會更詳細 地說明程式化、抹除以及反向複製程式化的運作。
在程式化運作中，參圖8，當程式資料位元從外部來 源而載入到分頁緩衝器電路13中時，通過資料位元會放入 對應於回應缺陷的行位址之缺陷的行之分頁緩衝器中，來 取代程式資料位元。對應於缺陷的行之程式資料位元會複 製到冗餘的分頁緩衝器中。
一旦用於程式模式的指令（例如80h ; 16進位碼）引入此處 ，在步驟S1，包含列及行資訊的初始位址會根據預定的位 址鎖存致能週期而送到記憶體中。同時，送到分頁緩衝器 電路13的鎖存器LAT2之快取在載入程式資料位元之前，會 藉由低位準致能的控制訊號PBSET而初始化。在步驟S2中 ，在位元組/字組之單元中的程式資料位元會回應寫入致 能訊號nWEx的轉態，而施加到資料輸入緩衝器19中。程式 資料位元會經由第一資料載入電路20而轉移到分頁緩衝 器電路13。在步驟S3中，冗餘電路16會判斷目前的行位址 是否為缺陷的行中的一個。如果目前的行位址不是缺陷的 一個，在步驟S4，施加到資料輸入緩衝器19中的程式資料 位元會經由第一資料載入電路20而載入到其對應的分頁 緩衝器中。載入程式資料位元到分頁緩衝器中的程序與上 述相同。 -18- 1231937 〇5) 發明說明續頁 如果目前的行位址是缺陷的一個，冗餘電路16會使冗餘 選擇訊號CRi中的一個致能。在步驟S5，第一資料載入電 路20會回應致能的冗餘選擇訊號，而將通過資料位元「1」 轉移到分頁缓衝器電路13，同時會隔離對應於缺陷的行之 -程式資料位元的傳輸。如上所述，程式資料位元會藉由選 m 擇性地致能資料訊號DLi及nDLi，以及使資料線連接到接地 電壓，而載入到快取鎖存器LAT2中。如果目前的行位址指 明缺陷的行，則通過資料位元「1」會分別藉由使資料訊 φ 號DI及nDI變為「1」及「0」，而送到快取鎖存器LAT2。同 時，在步騾S6，對應於缺陷的行之程式資料位元會經由第 二資料載入電路21，而載入到對應於此處之冗餘分頁緩衝 器中。 在步驟S7中，會判斷目前的行位址（或目前的程式資料 位元）是否為最後一個。如果目前的行位址不是最後一個 ，則在步驟S8，位址計數器15會產生下個位址，並且程序 會返回步驟S2，以輸入新的程式資料位元。從S2到S8的步 φ 驟會重複，直到目前的行位址（或程式資料位元）到達最後 一個。如果目前的行位址是最後一個，則程式資料載入程. 序會終止。載入到快取鎖存器LAT2的程式資料位元會藉由 上述的方式而轉移到主要鎖存器LAT1。在步驟S9之回應與 ‘ 程式資料載入的終止一起引入的指令（10h)後，熟知的程式 運作會以用於選擇分頁的載入程式資料位元來開始。 在將選擇分頁中的載入資料位元程式化之後，會繼續進 行程式驗證運作，以檢查程式資料位元是成功地寫入選擇 ， -19- 1231937 (16) 發明說明續頁 分頁中。不缺乏來自於選擇分頁中所偵須 證運作會以與讀取運作相同的程序，而 LAT1來進行。所偵測的資料位元會轉移j 電路22，其會找出已使用以下正常的情況 擇分頁中的記憶體單元。 首先，分配給選擇分頁的位元線在充電 ，會變成浮接。藉此，位元線的電壓會回 元的狀態（程式化或抹除）而增加或降低 電晶體Ml為導通），PMOS電晶體M5會將電 點SO。如果其為藉由抹除的導通單元，則 的電流會經由選擇記憶體單元而放電， 電壓低於NMOS電晶體M7的臨界電壓。主 保持目前的狀態，即使NMOS電晶體M8為 記憶體單元為關閉單元（或已程式化足參 電晶體M5的電流會使感應節點SO的電壓 感應節點SO的電壓會增加到超過NMOS電 壓，以致於當NMOS電晶體M8導通時，主 保持通過資料位元「1」。 保持在主要鎖存器LAT1的資料位元會， M9而轉移到通過/失敗檢查電路22。例如 LAT1將通過資料位元「1」儲存於鎖存節黑 體M9會關閉，以使節點ND2保持在低位準 /失敗訊號PF具有低位準，而得知關於目前 位元之成功的程式。另一方面，主要鎖存 !]的資料，程式驗 藉由主要鎖存器 &J通過/失敗檢查 ,，而程式化之選 到預定電壓之後 應選擇記憶體單 。參照圖1(NM〇S 流供應至感應節 送到感應節點SO 並且使節點SO的 要鎖存器LAT1會 導通。如果選擇 ί))，則流經PMOS 逐步地提升。在 晶體Μ7的臨界電 要鎖存器LAT1會 經由PMOS電晶體 ，當主要鎖存器 Β時，PMOS電晶 。這會導致通過 的載入程式資料 器LAT1保持「0」 -20- 1231937 發明說明續頁 (17) 會當作鎖存·節點B的失敗資料，PMOS電晶體M9會導通，以 使節點ND2充電到電源供應電壓，會導致通過/失敗訊號PF 為高位準，而得知關於載入資料位元之不足的程式。 在低位準的通過/失敗訊號PF，而得知關於目前的載入 · 程式資料位元之足夠的程式之情況中，載入到快取鎖存器 ~ LAT2的下個程式資料位元將會寫入於新選擇的分頁中。並 且，在以用於選擇分頁的程式資料而程式化的期間，新的 _ 程式資料位元會載入到快取鎖存器LAT2。當通過/失敗訊 φ 號PF為高位準，而得知關於目前的載入程式資料位元之不 足的程式結果時，程式週期會重複地用於不足地程式化分 頁，直到通過/失敗訊號PF變成低位準，或位於預定數目 的程式週期中。 甚至沒有用於除了缺陷的行之外的傳統保險絲，保持於 對應缺陷的行之分頁緩衝器中的資料位元不會影響通過/ 失敗驗證結果，因為在程式資料位元的載入運作期間，通 過資料位元會藉由偵測的行資訊安置在缺陷的行之分頁 _ 緩衝器中。因此，本方案可免於由於傳統的保險絲配置之 存在所導致的拓撲缺點，並且可免於冗餘效率的降低。 圖9係顯示根據本發明之具體實施例之反向複製程式化 運作的程序。反向複製程式化模式會將分頁的資料儲存到 ‘ 另一分頁，其具有感應、通過資料載入、資料傾倒、程式 化以及程式驗證之運作週期。在感應週期期間，快取鎖存 器LAT2會以上述的方式，偵測儲存於分頁之記憶體單元中 的資料。在藉由快取鎖存器LAT2來完成感應運作之後，感 · -21 - 1231937 發明說明續頁 (18) 應資料會寫入另一分頁。在本具體實施例中，在偵測的資 料位元寫入另一分頁之前，通過資料位元會載入到對應於 缺陷的行之分頁緩衝器中，如圖9中所顯示。 首先，會引入例如85h ( 16進位碼）的指令訊號，以使反向 複製程式化模式開始。如同使程式模式開始之80h的指令 訊號，85h的指令訊號不會使快取鎖存器LAT2初始化，其 目的是防止寫入至另一分頁之鎖存資料位元的變化。為了 部份地重新寫入載入於快取鎖存器LAT2中之資料位元，在 步驟S11中，第一位址及程式資料位元會以上述的相同方 式，藉由資料輸入緩衝器19及第一資料載入電路20，而傳 送到分頁緩衝器電路13。根據本發明的具體實施例，在此 期間，對應於缺陷的行之程式資料位元會經由第二載入電 路21，而放入冗餘分頁緩衝器中。 接著，會回應步驟S12中所接收到的例如10h( 16進位碼） 的指令訊號，其會藉由步騾S13中所產生的内部振盪致能 訊號，而設定位址計數器15的行位址「0」。步驟S14會判 斷來自於位址計數器15的行位址是否是缺陷的行。如果來 自於位址計數器15的行位址是缺陷的，則冗餘電路16會使 冗餘選擇訊號CRi中的一個致能。第一資料載入電路20會 回應致能的冗餘選擇訊號，而輸出資料訊號DLi及nDLi，每 一個具有高（如通過資料位元「1」）及低位準。在此期間 ，接地資料線DLi會藉由行閘極電路18，而電性連接到節 點ND1。具有那些條件，在步騾S15中，通過資料位元「1」 會載入到快取鎖存器LAT2的鎖存節點A。 -22- (19) 1231937 發明說明續頁 如果來自於位址計數器15的行位址未指明是缺陷的行 ’則會繼續進行步驟S16，〃判斷目前由位址計數器㈣ 送出的行位址是否是最後的。當目前的行位址不是最後時 在v % S17中么址計數器15會使行位址增加r丨」。步 驟S14到S17會重複，直到來自於位址計數器15的行位址為 最後的一個。在反覆的常式後，「1」的通過資料位元合 安置在對應於缺陷的行之分頁緩衝器中，當在步驟si6, 有最後行位i止時’貞入通過資料的運作會完&，然後程式 運作會開始。 在圖9的程序之後，保持在快取鎖存器LAT2的程式資料 仏元曰轉私到主要鎖存器LAT1，而寫入另一分頁中（以下 多考第 刀/、」）。然後，通過/失敗檢查電路22會評估 第二分頁的程式結果（「通過」或「失敗」），這實質上與 先前的程式驗證運作相同。與程式運作相同，在無保險絲 的通過/失敗檢查電路22中，反向複製程式驗證運作也會 在無保險絲下進彳亍。 如圖9中所顯示，部份重新寫人的資料位元會在指令訊 號85h後的指令訊號1〇h之前，載入到快取鎖存器·中。 當發生時，取初由外部的記憶體裝置引進此處的位址會 包含列及行資訊，而下個位址只會包含行資訊，這會發生 ，因為反向複製運作係包含於一個分頁中。 圖，係解釋根據本發明的具體實施例之抹除的. 1¾模式的作係由抹除、通過貧料載入以及抹除驗證的週 期所組成。在抹除模式期間，在抹除驗證運作開始確認記 -23 - 1231937 (20) 發明說明續買 憶體單元已祙除於無失敗的先前抹除週期中之前，通過資 料位元會儲存於對應缺陷的行之分頁緩衝器中。 在抹除後，參照圖10，在步驟S21中，位址計數器15會將 行位址設定成「〇」。下個步驟S22會判斷產生自位址計數 器15的行位址是否是對應於缺陷的行之一個。如果來自於 位址計數器15的位址是缺陷的，冗餘電路16會使冗餘選擇 訊號CRi中的一個致能。第一資料載入電路2〇會回應致能 的冗餘選擇訊號，而輸出資料訊號DLi及nDLi，每一個具有 高（如通過資料位元「1」）及低位準。在此期間，接地资 料線DLi會藉由行閘極電路18，而電性連接到節點NDi。具 有那些條件，在步驟S23中，通過資料位元「1」會載入到 快取鎖存器LAT2的鎖存節點A。 如果來自於位址計數器15的行位址未指明是缺陷的行 ，則會繼續進行步驟S24，以判斷目前由位址計數器15所 送出的行位址疋否是最後的一個。如果目前的行位址不是 最後的，在步驟S25中，位址計數器15會使行位址增加「i」 。步驟S22到S25會重複，直到來自於位址計數器15的行位 址為最後的一個。在從步驟S22到步驟S25之反覆的常式後 ’ 「1」的通過資料位元會儲存於對應於缺陷的行之分頁 緩衝器中’當在步騾S24，偵測到最後行位址時，載入通 過貝料的運作會芫成，然後程式驗證運作會開始。 在上述的貝料傳輸過程中，載入到快取鎖存器的資 料位兀會轉移到主要鎖存器LAT1，並且通過/失敗檢查電 各22 g知出來自於轉移的資料位元之通過/失敗訊號ρρ -24- 1231937 發明說明續頁 (21) 。資料轉移及通過/失敗檢查的那些運作與上述的相同， 參考上述的程式驗證運作。與程式模式相同，在無保險絲 的通過/失敗檢查電路22中，抹除驗證運作也可在無保險 絲下進行。並且，通過資料載入及驗證運作會重複，直到 以抹除模式，選擇到所有分頁。 藉由使用加速的行掃描方案，如2001年8月28日申請之指 配給本發明的讓渡人之韓國專利申請號2001-52057且實質 上在此會全部併入做為參考，以抹除模式或反向複製程式 模式來縮短載入通過資料位元的時間是可行的，這會使内 部資料匯流排的寬度延伸到超過資料輸入/輸出寬度。 如上所述，目前的反及快閃記憶體係藉由將通過資料位 元載入到對應於缺陷的行之分頁緩衝器中，而使用無保險 絲的通過/失敗檢查電路，這可克服由於保險絲配置所造成 之較大的電路拓撲及冗餘效率的缺點。在程式模式中，在 程式資料載入週期期間，通過資料位元會放入對應於缺陷 的行之分頁緩衝器中。在抹除，或反向複製程式化模式中 ，在感應資料位元從快取鎖存器轉移到主要鎖存器之前， 通過資料位元會載入到對應於缺陷的行之分頁緩衝器中。 本發明之具體實施例的特定例子現在會做說明，並且給 予本發明如何可具體實施的例子。根據本發明的觀點，會 提供在程式化、讀取、反向複製程式化以及抹除的運作模 式中，會導通的不變性記憶體，包括配置於列及行的矩陣 中之多個記憶體單元的單元陣列。不變性記憶體包括：在 運作模式中，用以產生可運作的時脈訊號之時脈產生器； -25- 1231937 發明說明續買 (22) 用以產生回應於時脈訊號的行位址之位址產生器；包括對 應於行之多個分頁緩衝器的分頁緩衝器電路，每個分頁緩 衝器包括主要及快取鎖存器；用以選擇一部份的分頁缓衝 器及用以將選擇分頁緩衝器連接到對應於選擇分頁緩衝 器的資料線之行選擇電路；用以將外部的程式資料位元放 入選擇分頁緩衝器中的快取鎖存器之資料載入電路；以及 回應行位址而控制資料載入電路的方式，藉此，當在程式 運作模式期間，行位址中的一個指明缺陷的行時，通過資 料位元會載入到連接至缺陷的行之選擇分頁緩衝器中的 快取鎖存器中，來取代缺陷的行中之程式資料位元。 控制資料載入電路的方式包括冗餘電路，用以儲存包含 於缺陷的行中之位址資訊，以及當行位址指明缺陷的行時 ，用以使冗餘選擇訊號中的一個致能。 在抹除記憶體單元後的驗證運作開始之前，時脈訊號會 調整連續產生的行位址；並且通過資料位元會回應冗餘選 擇訊號之致能的一個，而載入到連接至缺陷的行之選擇分 頁緩衝器中的快取鎖存器。另一方面，在感應及保持於快 取鎖存器中的資料位元轉移到分頁緩衝器中的主要鎖存 器之前，時脈訊號會調整連續產生的行位址；並且通過資 料位元會回應冗餘選擇訊號之致能的一個，而載入到連接 至缺陷的行之選擇分頁緩衝器中的快取鎖存器。在程式化 運作模式期間，會回應内部振盪致能訊號，或回應寫入致 能訊號的邏輯轉態，而產生時脈訊號。 實際上，控制資料載入電路之一種範例的方式包括：冗 -26- 1231937 發明說明續頁 (23) 餘單元陣列·，包括配置於列及冗餘行之矩陣中的冗餘記憶 體單元；冗餘分頁缓衝器，每個係對應於冗餘行，每個冗 餘分頁緩衝器包括冗餘主要鎖存器及冗餘快取鎖存器；以 及冗餘資料載入電路，用以回應冗餘選擇訊號，而將對應 於缺陷的行之程式資料位元放入冗餘分頁緩衝器中的一 個之冗餘快取鎖存器中。 不變性記憶體的另外例子更包括通過/失敗檢查電路， 用以在程式化、抹除或反向複製程式化運作模式的驗證週 期期間，決定分頁緩衝器中之主要鎖存器的資料位元為通 過資料位元。通過/失敗檢查電路（如無保險絲的型式）包 括：共同連接至分頁緩衝器的PMOS電晶體之内部節點； 放電電晶體，用以回應放電控制訊號，而將内部節點連接 到接地電壓；以及鎖存器，用以保持内部節點的邏輯狀態 ，以及用以輸出通過/失敗訊號。 每個分頁緩衝器可包括PMOS電晶體，其會回應儲存於對 應此處之分頁緩衝器的主要鎖存器中之資料位元，而將電 源供應電壓連接到通過/失敗檢查電路。 將不變性記憶體（其具有配置於列及第一行之矩陣中之 記憶體單元的主要單元陣列、配置於列及第二行之矩陣中 之冗餘記憶體單元的冗餘單元陣列、以及對應於第一及第 二行的分頁緩衝器，每個分頁緩衝器包括主要及快取鎖存 器）中的資料程式化之方法可包括，例如：在初始位址輸 入後，接收程式資料位元；找出初始位址的行位址是用以 選擇第一行中之缺陷的一個之位址；當行位址分配給缺陷 -27- 1231937 (24) 發明說明續頁 的行時，會將通過資料位元載入到對應缺陷的行之分頁緩 衝器中的快取鎖存器；找出行位址為最後一個；當行位址 不是最後一個時，使行位址增加1 ;以及重複先前的步騾 ，直到行位址到達最後一個。 在程式化模式中，對應於缺陷的行之程式資料位元會載 入到對應第二行之分頁緩衝器中的快取鎖存器，而通過資 料位元會載入到連接至缺陷的行之分頁緩衝器中的快取 鎖存器。如果行位址不是缺陷的行之位址，則程式資料位 元會載入到對應第一行的分頁緩衝器中。並且，載入到快 取鎖存器的程式資料位元會轉移到主要鎖存器，以將主要 及冗餘單元陣列程式化。 將不變性記憶體（其具有配置於列及第一行之矩陣中之 記憶體單元的主要單元陣列、配置於列及第二行之矩陣中 之冗餘記憶體單元的冗餘單元陣列以及對應於第一及第 二行的分頁緩衝器，每個分頁緩衝器包括主要及快取鎖存 器）中的資料反向複製程式化之方法可包括，例如：在感 應及保持第一行的分頁資料後，會藉由快取鎖存器，而產 生行位址「0」；找出行位址是用以選擇第一行中之缺陷 的一個之位址；當行位址分配給缺陷的行時，會將通過資 料位元載入到對應缺陷的行之分頁緩衝器中的快取鎖存 器；判斷行位址是否是最後一個；當行位址不是最後一個 時，使行位址增加1 ;以及重複先前的步驟，直到行位址 到達最後一個。 在反向複製程式化模式中，當行位址不是用來選擇缺陷 -28- 1231937 發明說明續頁 (25) 的行之位址時，也會判斷行位址是最後一個。當行位址是 最後一個時，快取鎖存器中的程式資料位元會轉移到主要 鎖存器，以將主要及冗餘單元陣列程式化。 將不變性記憶體（其具有配置於列及第一行之矩陣中之 記憶體單元的主要單元陣列、配置於列及第二行之矩陣中 之冗餘記憶體單元的冗餘單元陣列以及對應於第一及第 二行的分頁緩衝器，每個分頁緩衝器包括主要及快取鎖存 器）中的資料抹除之方法可包括，例如：在抹除主要及冗 餘單元陣列後，藉由快取鎖存器來感應分頁資料；產生行 位址「0」；判斷行位址是否是用以選擇第一行中之缺陷 的一個之位址；當行位址分配給缺陷的行時，會將通過資 料位元載入到對應缺陷的行之分頁緩衝器中的快取鎖存 器；判斷行位址是否是最後一個；當行位址位於最後一個 之前時，會使行位址增加1 ;以及重複先前的步驟，直到 行位址到達最後一個。 在抹除模式中，當行位址不是用來選擇缺陷的行之位址 時，也會找出行位址是最後一個。 雖然為了說明的目的，本發明的較佳具體實施例已揭露 ，但是熟習此項技術者將了解到的是，在不達反如所附的 申請專利範圍所述之本發明的範圍及精神之下，可做各種 修飾、增加及取代。 圖式簡單說明 本發明之更完整的了解，及其許多伴隨的優點將藉由參 考以下考慮與附圖結合時的詳細說明，而將立即變成顯然 -29- 1231937 發明說明續頁 (26) 可知（與變成更佳了解相同），其中相似的參考標號係表示 相同或相似的組件。 圖1係用於反及快閃記憶體中之傳統的分頁緩衝器之示 意圖； 圖2係用於反及快閃記憶體中之傳統的通過/失敗檢查 電路之概要方塊圖； 圖3係根據本發明的一具體實施例之反及快閃記憶體的 方塊圖； 圖4係可用於圖3的電路中之位址計數器的電路圖； 圖5係可用於圖3的電路中之第一資料載入電路的電路 圖； 圖6係可用於圖3的電路中之第二資料載入電路的電路 圖， 圖7係可用於圖3的電路中之通過/失敗檢查電路的電路 圖
圖8係可執行於圖3的反及快閃記憶體中之程式化的流 程圖； 圖9係可執行於圖3的反及快閃記憶體中之反向複製程 式化的流程圖；以及 圖10係可執行於圖3的反及快閃記憶體中之抹除的流程 圖式代表符號說明 1 記憶體單元陣列 2 通過/失敗檢查電路 -30- (27) 發明說明續頁 分頁緩衝器 主要單元陣列 冗餘單元陣列 分頁緩衝器電路 時脈產生器 位置計數器 冗餘電路 行解碼器 行閘極電路 資料輸入緩衝器 第一資料載入電路 第二資料載入電路 通過/失敗檢查電路 -31 -

Claims (1)

  1. t正替換 更 93. 4. 1 4 年月 1231937 第092100504號專利申請案 中文申請專利範圍替換本(93年4月） 拾、申請專利範圍 1. 一種不變性記憶體，包括配置於列及行的一矩陣中之 複數個記憶體單元之一單元陣列，在程式化、讀取、 反向複製程式化以及抹除的運作模式中會導通，該記 憶體包括： 一時脈產生器，用以產生可運作於該等運作模式中 之一時脈訊號； 一位址產生器，用以回應該時脈訊號而產生行位址； ® 一分頁緩衝器電路，包括對應於該等行之複數個分 頁緩衝器，每一該等分頁緩衝器包括主要及快取鎖存 备， 一行選擇電路，用以選擇一部份的分頁緩衝器及用 以將該等選擇分頁緩衝器連接到對應於該等選擇分頁 緩衝器的資料線； 一資料載入電路，用以將外部的程式資料位元放入 該等選擇分頁緩衝器中的快取鎖存器；以及 春 一控制電路，其結構會回應該等行位址而控制該資 料載入電路，其中當在該程式化運作模式期間，該等 行位址中的一個指明一缺陷行時，一通過資料位元會 載入到連接至一缺陷行之一選擇分頁緩衝器的該快取 栓鎖鎖存器中，來取代該缺陷行中的一程式資料位元。 2. 如申請專利範圍第1項之記憶體，其中該控制電路包括 一冗餘電路，用以儲存該缺陷行中的位址資訊，以及 當該行位址指明該缺陷行時，用啟動冗餘選擇訊號中
    的一個。 3. 如申請專利範圍第2項之記憶體，其中在一驗證運作開 始之前及抹除該等記憶體單元後，該時脈訊號會調整 連續產生的該等行位址；並且該等通過資料位元會回 應該等冗餘選擇訊號之有效的一個，而載入到連接至 該缺陷行之該選擇分頁緩衝器中的快取鎖存器。
    4. 如申請專利範圍第2項之記憶體，其中在感應及保持於 該等快取鎖存器中的資料位元轉移到該等分頁緩衝器 中的主要鎖存器之前，該時脈訊號會調整連續產生的 該等行位址；並且該等通過資料位元會回應該等冗餘 選擇訊號之有效的一個，而載入到連接至該缺陷行之 該選擇分頁緩衝器中的快取鎖存器。 5. 如申請專利範圍第3項之記憶體，其中會回應一内部振 盪致能訊號而產生該時脈訊號。 6. 如申請專利範圍第2項之記憶體，其中該控制電路包括：
    一冗餘單元陣列，包括配置於該等列及冗餘行之一 矩陣中的冗餘記憶體單元； 冗餘分頁緩衝器，每個係對應於該等冗餘行，每一 該等冗餘分頁緩衝器包括一冗餘主要鎖存器及冗餘快 取鎖存器；以及 一冗餘資料載入電路，用以回應該冗餘選擇訊號， 而將對應於該缺陷行之該程式資料位元放入該等冗餘 分頁緩衝器中的一個之該冗餘快取鎖存器中。 7. 如申請專利範圍第6項之記憶體，進一步包括一通過/ -2-
    失敗檢查電路，用以在該程式化、抹除或反向複製程 式化運作模式的一驗證週期期間，判斷該等分頁緩衝 器中之該等主要鎖存器的資料位元是否為通過資料位 元0 8. 如申請專利範圍第7項之記憶體，其中每一該等分頁緩 衝器包括一 PMOS電晶體，用以回應儲存於對應此處之 該分頁緩衝器的該主要鎖存器中之一資料位元，而將 一電源供應電壓連接到該通過/失敗檢查電路。 9. 如申請專利範圍第8項之記憶體，該通過/失敗檢查電 路包括： 一内部節點，會共同連接至該等分頁緩衝器中的該 PMOS電晶體； 一放電電晶體，用以回應一放電控制訊號，而將該 内部節點連接到一接地電壓；以及
    一鎖存器，用以保持該内部節點的一邏輯狀態，以 及用以輸出一通過/失敗訊號。 10. 如申請專利範圍第1項之記憶體，其中在該程式化運作 模式期間，會回應一寫入致能訊號的邏輯轉態而產生 該時脈訊號。 11. 一種將一不變性記憶體中的資料程式化之方法，其具 有配置於列及第一行之一矩陣中之記憶體單元的一主 要單元陣列、配置於該等列及第二行之一矩陣中之冗 餘記憶體單元的一冗餘單元陣列以及對應於該第一及 第二行的分頁緩衝器，每一分頁緩衝器包括主要及快
    取鎖存器，該方法包括： 在一初始位址輸入後，接收一程式資料位元； 判斷該初始位址中的一行位址是否是用以選擇該第 一行中之一缺陷行的一位址； 當該行位址分配給該缺陷行時，會將一通過資料位 元載入到對應該缺陷行之該分頁緩衝器中的該快取鎖 存器；
    判斷該行位址是否為一最後一個； 當該行位址在該最後一個之前時，使該行位址增加1 ;以及 重複先前的程序，直到該行位址到達最後一個。 12. 如申請專利範圍第11項之方法，其中對應於該缺陷行 之一程式資料位元會載入到對應該第二行之該分頁緩 衝器中的該快取鎖存器，而該通過資料位元會載入到 連接至該缺陷行之該分頁緩衝器中的該快取鎖存器。
    13. 如申請專利範圍第11項之方法，其中如果該行位址不 是該缺陷行中的一位址，則該程式資料位元會載入到 對應該第一行的該分頁緩衝器中。 14. 如申請專利範圍第1 2項之方法，其中載入到該快取鎖 存器的程式資料位元會轉移到主要鎖存器，以將該等 主要及冗餘單元陣列程式化。 15. —種將一不變性記憶體中的資料反向複製程式化之方 法，其具有配置於列及第一行之一矩陣中之記憶體單 元的一主要單元陣列、配置於該等列及第二行之一矩 -4-
    ^]14 El
    陣中之冗餘記憶體單元的一冗餘單元陣列以及對應於 該第一及第二行的分頁緩衝器，每一該等分頁緩衝器 包括主要及快取鎖存器，該方法包括： 在感應及保持該第一行的分頁資料後，會藉由該等 快取鎖存器，而產生「0」的一行位址； 判斷該行位址是否是用以選擇該等第一行中之一缺 陷行的一位址； 當該行位址分配給該缺陷行時，會將一通過資料位 元載入到對應該缺陷行之該分頁緩衝器中的該快取鎖 存器； 判斷該行位址是否為一最後一個； 當該行位址在該最後一個之前時，使該行位址增加1 ;以及 重複先前的程序，直到該行位址到達最後一個。 16. 如申請專利範圍第15項之方法，更包括： 當該行位址不是用來選擇該缺陷行的一位址時，會 判斷該行位址是最後一個。 17. 如申請專利範圍第15項之方法，其中當該行位址是該 最後一個時，該等快取鎖存器中的該等程式資料位元 會轉移到該等主要鎖存器，以將該等主要及冗餘單元 陣列程式化。 18. —種將一不變性記憶體中的資料抹除之方法，其具有 配置於列及第一行之一矩陣中之記憶體單元的一主要 單元陣列、配置於該等列及第二行之一矩陣中之冗餘
    記憶體單元的一冗餘單元陣列以及對應於該第一及第 二行的分頁緩衝器，每一該等分頁緩衝器包括主要及 快取鎖存器，該方法包括： 在抹除該等主要及冗餘單元陣列後，藉由該等快取 鎖存器來感應分頁資料； 產生「0」的一行位址；
    判斷該行位址是否是用以選擇該第一行中之一缺陷 行的一位址； 當該行位址分配給該缺陷行時，會將一通過資料位 元載入到對應該缺陷行之該分頁緩衝器中的該快取鎖 存备， 判斷該行位址是否為一最後一個； 當該行位址在該最後一個之前時，使該行位址增加1 ;以及 重複先前的程序，直到該行位址到達最後一個。
    19.如申請專利範圍第18項之方法，進一步包括： 當該行位址不是用來選擇該缺陷行的一位址時，會 判斷該行位址是最後一個。
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