KR20050066607A - 플래시메모리, 그의 구동방법 및 그의 배치구조 - Google Patents

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KR20050066607A
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Abstract

본 발명은 이중 부동게이트의 구조를 갖는 비휘발성 메모리소자로 구성된 플래시메모리 및 이 플래시메모리가 프로그램 및 소거 동작을 안정적으로 수행할 수 있는 구동방법을 제공한다.
본 발명에 따른 플래시메모리는 어레이 형태로 배열된 복수의 단위 메모리셀을 포함한다. 여기서 메모리셀은 게이트전극이 제1제어선 연결되고 드레인전극은 제2제어선에 연결되며 소스전극은 인접한 소스전극과 제3제어선에 접속되는 비휘발성 메모리소자를 포함한다. 이 비휘발성 메모리소자는 터널산화막 상에 서로 접하여 병렬로 형성된 부동게이트와 주입게이트와, 부동게이트 및 주입게이트상에 형성된 절연막, 및 절연막 상에 형성된 제어게이트를 포함한다. 또한 이 비휘발성 메모리소자가 형성되는 기판은 제4제어선에 의해 바이어스 전압이 인가된다.
본 발명에 따르면, 부동게이트보다 에너지 밴드 갭이 높은 물질로 이루어진 주입게이트를 통하여 주입된 전자가 부동게이트로 이동되게 할 수 있다. 따라서 부동게이트 하부의 터널산화막 계면 및 내부에 생성된 트랩 사이트로 전자 또는 정공들이 역류되는 것을 방지할 수 있다.

Description

플래시메모리, 그의 구동방법 및 그의 배치구조{Flash memory, driving method therefor and layout structure therefor}
본 발명은 플래시메모리에 관한 것으로서, 보다 상세하게는 이중 부동게이트의 구조를 갖는 비휘발성 메모리소자로 구성되어 프로그램 및 소거 동작을 안정적으로 수행할 수 있는 플래시메모리에 관한 것이다.
반도체 메모리 소자 중에서 기능적으로 가장 이상적인 소자는, 사용자가 임의로 전기적인 방법에 의해 기억상태를 스위칭하여 용이하게 프로그래밍할 수 있으며 전원이 제거되어도 메모리 상태를 그대로 유지할 수 있는 비휘발성의 메모리소자(non-volatile memory device, 이하 NVM소자이라고 명명함)이다.
현재, 공정기술 측면에서 볼 때, NVM소자는 크게 부동게이트(floating gate) 계열과 두 종류 이상의 유전막이 2중, 3중으로 적층된 MIS(Metal-Insulator-Semiconductor) 계열로 구분된다.
상기 부동게이트 계열의 NVM소자는 전위 우물(potential well)을 이용하여 메모리 특성을 구현하며, 현재 플래쉬 EEPROM(Electrically Erasable & Programmable Read Only Memory)으로 가장 널리 응용되고 있는 ETOX(EPROM Tunnel Oxide) 구조가 대표적이다. 반면, 상기 MIS 계열의 비휘발성 메모리 소자는 유전막, 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩을 이용하여 메모리 기능을 수행한다.
상기 부동게이트 계열의 NVM소자의 대표적인 구조와 그를 이용한 프로그램(program) 방법 및 소거(erase) 방법을 도면을 참조하여 설명하면 다음과 같다. 도 1은 종래 기술에 따른 부동게이트 계열의 비휘발성 메모리 소자 중 ETOX 구조를 갖는 메모리 소자의 구조 단면도이다.
도 1에 도시한 바와 같이, p형 반도체 기판(11) 상에 터널 산화막(12), 부동게이트(13), 유전체막(14), 콘트롤 게이트(15)가 순차적으로 적층되어 있고, 상기 적층된 구조체 양측의 반도체 기판 표면 내에는 소스(S) 영역과 드레인(D) 영역이 형성되어 있다.
이와 같은 구조를 갖는 부동게이트 계열의 NVM소자의 프로그램 및 소거 방법은 다음과 같은 과정으로 이루어진다. 먼저, 프로그램 방법은 상기 부동게이트에 형성된 전위 우물에 전자(electron)를 주입시켜 문턱 전압을 증가시키는 방법을 이용하며, 소거 방법은 정공(hole)을 상기 전위 우물에 주입하여 전자와 정공을 재결합시키는 방법으로 문턱 전압을 낮추는 방법을 이용한다. 여기서, 상기 전자 및 전공의 주입은 통상적으로 핫 전자 주입(hot electron injection) 및 핫 홀 주입(hot hole injection)을 이용한다. 소거(erase)시 상기 핫 홀 주입 방법 대신에 F-N(Fowler-Nordheim) 터널링(tunneling)을 사용하는 경우도 있으나, 소거 속도가 매우 느리기 단점이 있어 상기와 같은 핫 홀 주입 방법을 주로 택하고 있다.
상기와 같이, 프로그램 및 소거 수행시 핫 전자 주입 및 핫 홀 주입 방법을 이용함에 따라, 핫 전자 및 핫 홀에 의해 터널 산화막과 기판 사이의 계면 또는 터널 산화막의 내부 또는 터널 산화막과 부동게이트 사이의 계면에 트랩 사이트(trap site)가 발생하고 이러한 트랩 사이트에 의해 문턱 전압이 일정하게 유지되지 않는 문제점이 상존한다.
또한, 상기 부동게이트에 저장되어 있는 전자 또는 정공이 상기 트랩 사이트를 통하여 빠져나가게 되는 문제점이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 이중 부동게이트의 구조를 갖는 비휘발성 메모리소자로 구성된 플래시메모리를 제공하는 것이다.
본 발명의 다른 기술적 과제는 이중 부동게이트의 구조를 갖는 비휘발성 메모리소자로 구성된 플래시메모리가 프로그램 및 소거 동작을 안정적으로 수행할 수 있는 플래시메모리의 구동방법을 제공하는 것이다.
본 발명의 또 다른 기술적 과제는 이중 부동게이트의 구조를 갖는 비휘발성 메모리소자로 구성된 플래시메모리의 배치구조를 제공하는 것이다.
본 발명의 하나의 특징에 따른 플래시메모리는, 어레이 형태로 배열된 복수의 단위 메모리셀을 포함하는 플래시메모리로서,
상기 메모리셀은,
게이트전극이 제1제어선 연결되고, 드레인전극은 제2제어선에 연결되며, 소스전극은 인접한 소스전극과 제3제어선에 접속되는 비휘발성 메모리소자를 포함하고,
상기 비휘발성 메모리소자는, 터널산화막 상에 서로 접하여 병렬로 형성된 제1부동게이트와 제2부동게이트; 상기 제1 및 제2부동게이트 상에 형성된 절연막; 및 상기 절연막 상에 형성된 제어게이트를 포함하고
상기 비휘발성 메모리소자가 형성되는 기판은 제4제어선에 의해 바이어스 전압이 인가된다.
상기 제1부동게이트는 에너지 밴드 갭이 상기 제2부동게이트보다는 높고 상기 유전체막보다는 낮은 물질로 형성될 수 있다.
상기 제1부동게이트는, Al2O3, Y2O3, HfO2, ZrO 2, BaZrO2, BaTiO3, Ta2O5, CaO, SrO, BaO, La2O3, Ce2O3, Pr2O3, Nd 2O3, Pm2O3, Sm2O3, Eu2 O3, Gd2O3, Tb2O3, Dy2O 3, Ho2O3, Er2O3, Tm2O3, Yb2O3, Lu2 O3으로 이루어진 그룹 중에서 선택된 산화물로 형성될 수 있다.
상기 제1부동게이트는, SiC, AlP, AlAs, AlSb, GaP, GaAs, InP, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe으로 이루어진 그룹 중에서 선택된 화합물 반도체로 형성될 수 있다.
본 발명의 다른 특징에 따른 플래시메모리의 구동방법은,
a) 상기 제1제어선에 제1데이터전압을 인가하고, 상기 제2제어선에 제2데이터전압을 인가하여 상기 비휘발성메모리에 데이터를 프로그램하는 단계;
b) 상기 제1제어선에 제1독출전압을 인가하고, 상기 제2제어선에 제2독출전압을 인가하여 상기 비휘발성메모리에 데이터를 독출하는 단계; 및
c) 상기 제1제어선에 제1소거전압을 인가하고, 상기 제2제어선은 플로팅시키고, 제3제어선은 제2소거전압을 인가하고 제4제어선에는 제3소거전압을 인가하는 상기 비휘발성메모리에 프로그램된 데이터를 소거하는 단계를 포함한다.
상기 a) 단계 및 b) 단계에서, 상기 제3제어선 및 상기 제4제어선에는 0V의 전압을 인가할 수 있다.
상기 c) 단계에서, 상기 제2소거전압은 플로팅전압이고, 상기 제3소거전압은 축적된 전자를 소거하기 위한 소정의 바이어스전압일 수 있다.
상기 c) 단계에서, 상기 제2소거전압은 소정의 축적된 전자를 소거하기 위한 바이어스전압이고, 상기 제3소거전압은 플로팅전압일 수 있다.
상기 제1데이터전압은 상기 제1소거전압과 부호가 반대일 수 있다.
본 발명의 또 다른 플래시메모리의 배치구조는, 어레이 형태로 워드라인 및 비트라인이 교차하는 영역들마다 배열된 메모리셀들을 포함하는 플래시메모리의 배치구조로서,
상기 비휘발성 메모리셀은,
활성영역을 구비하는 기판;
상기 활성영역의 기판 상에 형성된 터널산화막;
상기 터널산화막 상에 서로 접하여 병렬로 형성된 제1부동게이트와 제2부동게이트;
상기 제1부동게이트와 제2부동게이트 상에 형성된 절연막;
상기 절연막에 형성된 제어게이트;
상기 구성물들의 조합체 좌우의 반도체 기판 내부에 각각 형성된 소스영역과 드레인영역을 포함하는 비휘발성 메모리소자를 포함하고,
상기 제1부동게이트는 상기 드레인영역의 부근에 상기 워드라인과 나란하게 배치된다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
먼저, 도 2는 본 발명의 실시예에 따른 NVM소자(100)의 구성을 개략적으로 보여주는 단면도이다.
본 발명의 실시예에 따른 NVM소자(100)는 부동게이트(104), 제어게이트(106)에 더하여 주입게이트(103)를 포함하는 구성이다.
구체적으로, 도 2에서, NVM소자(100)는 기판(101)상에 터널산화막(102), 드레인영역(109), 공통소스영역(110) 및 소스/드레인확장영역(107)이 형성된다.
일부 터널산화막(102) 위에, Al2O3, Y2O3, HfO2 , ZrO2, BaZrO2, BaTiO3, Ta2O5, CaO, SrO, BaO, La2O3, Ce2O3, Pr2O3 , Nd2O3, Pm2O3, Sm2O3, Eu 2O3, Gd2O3, Tb2O3, Dy2 O3, Ho2O3, Er2O3, Tm2O3, Yb2 O3, Lu2O3으로 이루어진 그룹 중에서 선택된 산화물 또는 SiC, AlP, AlAs, AlSb, GaP, GaAs, InP, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe으로 이루어진 그룹 중에서 선택된 화합물 반도체를 증착하고 패터닝하여, 주입게이트(103)가 형성된다. 그 위에 폴리실리콘이 증착되고 패터닝되어 부동게이트(104)를 형성하여 이중 구조를 갖는 부동게이트가 형성된다.
이렇게 하여, 주입게이트(103)는 에너지 밴드 갭(energy band gap)(Eg)이 상기 반도체 기판(101)인 실리콘(Si)보다는 크고, 접하는 혼합층(105)보다는 작은 물질로 이루어진다.
그 다음에, ONO(oxide-nitride-oxide)혼합층(105)이 절연체로서 형성된다. 그 위에 폴리실리콘이 증착되고 패터닝되어 제어게이트(106)가 형성된다.
다음은, NVM(100)의 동작에 대하여 설명한다.
프로그램 동작 시에, 주입 게이트(103)가 위치하는 터널산화막(102a)에서 열전자 주입(Hot electron injection)이 발생하여 주입게이트(103)의 도전밴드(Conduction Band)에 전자들이 주입된다. 주입된 전자들은 더 안정된 낮은 에너지 준위인 부동게이트(104)의 도전밴드(Conduction Band)로 이동하게 된다. 그러므로, 프로그램 동작 시에 터널산화막으로서 동작하는 것은 터널산화막(102a)이 된다.
한편, 실제 NVM소자(100)의 문턱전압을 결정하는 터널산화막은 부동게이트(104)가 위치하는 곳에 존재하는 터널산화막(102)이 된다. 따라서 열전자 주입에 의해 터널산화막(102a) 내에 또는 터널산화막(102a)의 계면에 트랩 사이트가 발생하더라도 NVM소자(100)의 문턱전압은 거의 변화가 없다.
결국, 열전자 주입에 의해 NVM소자의 문턱전압의 변화없이 NVM소자의 내성(Endurance) 특성이 현저히 개선시킬 수 있다.
또한, 주입된 전자가 저장되어 있는 부동게이트(104)의 아래에 위치하는 터널산화막(102)은 열전자 주입에 의해서는 트랩 사이트가 발생하지 않으므로 트랩 사이트에 의한 보유(Retention) 특성이 저하되는 문제도 발생하지 않는다.
다음, 소거동작 시에, F/N 터널링(Tunneling) 방식에 의해 부동게이트(104)에서 실리콘 기판(101)으로 전자를 빼내어 문턱전압을 감소시킨다.
독출동작의 경우에는, 프로그램된 상태의 문턱전압과 소거된 상태의 문턱전압의 중간 정도 되는 전압을 제어게이트(106)에 인가한 후, 채널에 흐르는 전류를 검출하여 프로그램된 상태인지 소거된 상태인지 판별하게 된다.
도 3은 본 발명의 실시예에 따른 NVM소자(100)를 이용하여 구현한 NOR 플래시 메모리 어레이(NOR Flash Memory Array)의 평면도이다.
도 3에서와 같이, 주입게이트를 가지는 부동게이트 NVM 소자(100)가 매트릭스 형태로 배열된다. NVM소자(100)의 게이트는 워드라인에 연결된다.
이와 같은 NOR 플래시 메모리 어레이에서 선택적으로 프로그램 또는 독출하는 경우와, 블록단위로 소거하는 경우에 각각에 대하여 워드라인(제어게이트), 비트라인, 공통소스, 공통바디에 인가하는 바이어스전압(단위 [v])은 표 1과 같다.
구분 WL1 WL2 WL3 WL4 BL1 BL2 BL3 BL4 Source Body
프로그램 0 Vwlp 0 0 0 0 Vblp 0 0 0
소거 1 -Vwle -Vwle -Vwle -Vwle F F F F F 0, Vb
소거 2 -Vwle -Vwle -Vwle -Vwle F F F F 0, Vs F
독출 0 Vref 0 0 0 0 Vblr 0 0 0
선택적으로 프로그램시키는 경우, 워드라인(WL2)에만 Vwlp[V]를 인가하고 나머지 워드라인(WL1, WL3, WL4)에는 0[V]를 인가한다. 또한 비트라인(BL3)에만 Vblp[V]를 인가하고 나머지 비트라인(BL1, BL2, BL4)에는 0[V]를 인가하고, 공통소스 및 공통바디는 모두 0[V]를 인가한다.
프로그램 바이어스 조건에서, 드레인에 비트라인(BL3)이 연결되고, 제어게이트(106)에 워드라인(WL2)에 연결된 NVM소자(201)만이 드레인과 제어게이트에 동시에 전압이 인가된다.
NVM소자(201)의 드레인에서 공통소스로 전류가 흘러 열전자 주입에 의해 전자가 주입게이트(103)에 주입되며 주입된 전자들은 부동게이트(104)의 전위우물로 이동하여 문턱전압이 높아져 프로그램 동작이 수행된다.
여기서 프로그램 동작시에 비트라인과 워드라인 각각 인가되는 전압(Vblp, Vwlp)는 열전자 주입 효율(Efficiency), 드레인정합항복(Drain Junction Breakdown), 게이트디스터번스(gate Disturbance), 프로그램전류(Program Current), 드레인 디스터번스(Drain Disturbance) 등 여러 가지 요인들에 의해 가장 최적화된 조건으로 정해진다.
소거동작의 경우, 크게 부동게이트에서 채널쪽으로 전자를 F/N 터널링 시켜 빼내는 방법과 부동게이트에서 소스쪽으로 전자를 F/N 터널링 시켜 빼내는 방법 두가지가 있다.
표 1에서 소거 1은 게이트에서 채널쪽으로 전자를 F/N 터널링 시켜 빼내는 경우 바이어스 조건을 나타낸 것이다.
워드라인(WL1, WL2, WL3, WL4)에는 -Vwle[V]를 가하고 공통바디에는 0[V] 또는 Vb[V]를 가하며 나머지 비트라인(BL1, BL2, BL3, BL4)과 공통소스는 모두 부동 시킨다.
따라서 채널에서 제어게이트 쪽으로 강한 전계가 인가되고 이렇게 인가된 강한 전계에 의해 부동게이트의 전위우물에 갇혀 있던 전자들이 F/N 터널링하여 실리콘 기판으로 빠져나가게 되어 문턱전압이 낮아지는 소거 동작이 이루어진다.
다른 소거 방법은 부동게이트에서 소스 쪽으로 전자를 F/N 터널링 시켜 빼내는 방법으로, 표 1에서 소거 2는 이 방법의 바이어스 조건을 나타낸 것이다.
워드라인(WL1, WL2, WL3, WL4)에는 -Vwle[V]를 가하고 공통소스에는 0[V] 또는 Vs[V]를 가하며 나머지 비트라인(BL1, BL2, BL3, BL4)과 공통바디는 모두 부동 시킨다.
따라서 소스에서 제어게이트 쪽으로 강한 전계가 인가되고 이렇게 인가된 강한 전계에 의해 부동게이트의 전위우물에 갇혀 있던 전자들이 F/N 터널링하여 소스쪽으로 빠져나가게 되어 문턱전압이 낮아지는 소거 동작이 이루어진다.
다음으로 독출동작의 경우, 워드라인(WL2)에 기준전압인 Vref를 인가하고 비트라인(BL3)에는 Vblr을 인가하며, 나머지 워드라인(WL1, WL3, WL4)과 비트라인(BL1, BL2, BL4), 공통소스, 공통바디는 모두 0[V]를 인가한다.
이와 같은 독출 바이어스 조건에서, 도 3에 도식된 NVM(201)이 소거된 상태이면 비트라인(BL3)에서 공통소스로 전류가 흐르게 되며 프로그램 상태이면 비트라인(BL3)에서 공통소스로 전류가 흐르지 않아 각각의 프로그램/소거 상태가 검출된다.
여기서 독출 동작 시, 제어게이트에 인가하는 기준전압(Reference Voltage)은 대개의 경우 소거 상태의 문턱 전압 중 가장 높은 전압과 Program 상태의 문턱 전압 중 가장 낮은 전압의 중간 정도에 해당되는 전압을 선정한다.
그리고 독출 동작 시, 비트라인에 인가하는 전압의 경우 비트라인의 전압이 너무 높으면 독출되는 셀에 프로그램 동작이 진행될 수도 있기 때문에 대개의 경우 프로그램동작이 진행되지 않을 정도로 낮은 전압을 인가한다.
다음은, 도 4 내지 도 6을 참조하여 NOR 플래시메모리의 배치구조에 대하여 설명한다.
도 4는 NVM소자(100)를 사용하여 NOR 플래시메모리의 배치(Layout)를 나타낸 도면이다.
도 4에서, 지시번호 308은 플래시메모리의 단위셀을 나타낸다.
각 단위셀(308)의 소스영역은 인접한 단위셀의 소스영역이 공통으로 형성된 공통소스영역(301)으로 구성되고, 각 단위셀(308)의 드레인영역은 인접한 단위셀의 드레인영역이 공통으로 형성된 공통드레인영역(302)으로 구성된다.
드레인영역(302)은 콘택(307)을 통하여 비트라인(306)에 접촉된다.
부동게이트(305)의 상부에는 워드라인/제어게이트(303)가 형성된다.
또한 주입게이트(304)는 부동게이트(305)가 형성되는 영역 중에서 드레인영역(302)에 인접한 부분에 워드라인(303)과 나란하게 얇은 폭으로 형성된다.
비트라인과 비트라인 사이는 STI(Shallow Trench Isolation)(310)에 의해 절연된다.
도 5는 도 4의 A-A'의 단면도이다.
기판(320)위에 터널산화막(311), 부동게이트(305), 주입게이트(304), ONO(313), 제어게이트(303)가 있으며 제어게이트 옆에 공통소스영역(301)과 드레인영역(302)이 위치한다.
드레인(302)은 비트라인 콘택(307)이 형성되며 이러한 이 콘택(307)은 메탈비트라인(306)에 의해 모두 하나로 연결되게 된다.
도 6은 도 4의 B-B'의 단면도이다.
기판(320)위에 터널산화막(311)과 부동게이트(305)가 있으며 이러한 터널산화막(311)과 부동게이트(305)는 STI(310)에 의해 분리된다.
그리고 이렇게 분리되어 있는 터널산화막(311)과 부동게이트(305)를 ONO층(313)과 워드라인(303)이 감싸는 구조로 되어 있다.
따라서 본 발명의 실시예에 따른 주입게이트를 갖는 NVM소자를 사용함으로써, 소자의 내구(Endurance) 특성과 보유(Retention) 특성이 우수한 NOR 플래시메모리를 구성할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명은 이에 한정되는 것은 아니며, 그 외의 다양한 변경이나 변형이 가능하다.
본 발명에 따르면, 부동게이트보다 에너지 밴드 갭이 놀은 물질로 이루어진 주입게이트가 마련된 NVM소자에서, 주입게이트를 통하여 주입된 전자가 부동게이트로 이동되게 할 수 있다. 따라서 부동게이트 하부의 터널산화막 계면 및 내부에 생성된 트랩 사이트로 전자 또는 정공들이 역류되는 것을 방지할 수 있다.
또한 본 발명에 따른 주입게이트를 갖는 NVM소자를 이용한 플래시메모리는 소자의 프로그램, 독출 및 소거 특성이 향상되며, 내구성 및 보유력이 우수하다.
도 1은 종래 기술에 따른 플로팅게이트 계열의 비휘발성 메모리소자 중 ETOX 구조를 갖는 메모리 소자의 구조 단면도이다.
도 2는 본 발명의 실시예에 따른 비휘발성 메모리소자(100)의 구성을 개략적으로 보여주는 단면도이다.
도 3은 본 발명의 실시예에 따른 비휘발성 메모리소자(100)를 이용하여 구현한 NOR 플래시 메모리의 평면도이다.
도 4는 비휘발성 메모리소자소자(100)를 사용하여 구현한 NOR 플래시메모리의 배치구조를 보여주는 평면도이다.
도 5는 도 4의 A-A'의 단면도이다.
도 6은 도 4의 B-B'의 단면도이다.

Claims (10)

  1. 어레이 형태로 배열된 복수의 단위 메모리셀을 포함하는 플래시메모리에 있어서,
    상기 메모리셀은,
    게이트전극이 제1제어선 연결되고, 드레인전극은 제2제어선에 연결되며, 소스전극은 인접한 소스전극과 제3제어선에 접속되는 비휘발성 메모리소자를 포함하고,
    상기 비휘발성 메모리소자는, 터널산화막 상에 서로 접하여 병렬로 형성된 제1부동게이트와 제2부동게이트; 상기 제1 및 제2부동게이트 상에 형성된 절연막; 및 상기 절연막 상에 형성된 제어게이트를 포함하고
    상기 비휘발성 메모리소자가 형성되는 기판은 제4제어선에 의해 바이어스 전압이 인가되는 플래시메모리.
  2. 제 1 항에 있어서,
    상기 제1부동게이트는 에너지 밴드 갭이 상기 제2부동게이트보다는 높고 상기 유전체막보다는 낮은 물질로 형성되는 플래쉬 메모리.
  3. 제2항에 있어서,
    상기 제1부동게이트는, Al2O3, Y2O3, HfO2, ZrO 2, BaZrO2, BaTiO3, Ta2O5, CaO, SrO, BaO, La2O3, Ce2O3, Pr2O3, Nd 2O3, Pm2O3, Sm2O3, Eu2 O3, Gd2O3, Tb2O3, Dy2O 3, Ho2O3, Er2O3, Tm2O3, Yb2O3, Lu2 O3으로 이루어진 그룹 중에서 선택된 산화물로 형성된 플래쉬 메모리.
  4. 제2항에 있어서,
    상기 제1부동게이트는, SiC, AlP, AlAs, AlSb, GaP, GaAs, InP, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe으로 이루어진 그룹 중에서 선택된 화합물 반도체로 형성된 플래쉬 메모리.
  5. 제1항에 기재된 플래시메모리의 구동방법에 있어서,
    a) 상기 제1제어선에 제1데이터전압을 인가하고, 상기 제2제어선에 제2데이터전압을 인가하여 상기 비휘발성메모리에 데이터를 프로그램하는 단계;
    b) 상기 제1제어선에 제1독출전압을 인가하고, 상기 제2제어선에 제2독출전압을 인가하여 상기 비휘발성메모리에 데이터를 독출하는 단계; 및
    c) 상기 제1제어선에 제1소거전압을 인가하고, 상기 제2제어선은 플로팅시키고, 제3제어선은 제2소거전압을 인가하고 제4제어선에는 제3소거전압을 인가하는 상기 비휘발성메모리에 프로그램된 데이터를 소거하는 단계
    를 포함하는 플래시메모리의 구동방법.
  6. 제5항에 있어서.
    상기 a) 단계 및 b) 단계에서, 상기 제3제어선 및 상기 제4제어선에는 0V의 전압을 인가하는 플래시메모리의 구동방법.
  7. 제5항에 있어서.
    상기 c) 단계에서, 상기 제2소거전압은 플로팅전압이고, 상기 제3소거전압은 축적된 전자를 소거하기 위한 소정의 바이어스전압인 플래시메모리의 구동방법.
  8. 제5항에 있어서.
    상기 c) 단계에서, 상기 제2소거전압은 소정의 축적된 전자를 소거하기 위한 바이어스전압이고, 상기 제3소거전압은 플로팅전압인 플래시메모리의 구동방법.
  9. 제5항 내지 제8항에 있어서.
    상기 제1데이터전압은 상기 제1소거전압과 부호가 반대인 플래시메모리의 구동방법.
  10. 어레이 형태로 워드라인 및 비트라인이 교차하는 영역들마다 배열된 메모리셀들을 포함하는 플래시메모리의 배치구조에 있어서,
    상기 비휘발성 메모리셀은,
    활성영역을 구비하는 기판;
    상기 활성영역의 기판 상에 형성된 터널산화막;
    상기 터널산화막 상에 서로 접하여 병렬로 형성된 제1부동게이트와 제2부동게이트;
    상기 제1부동게이트와 제2부동게이트 상에 형성된 절연막;
    상기 절연막에 형성된 제어게이트;
    상기 구성물들의 조합체 좌우의 반도체 기판 내부에 각각 형성된 소스영역과 드레인영역을 포함하는 비휘발성 메모리소자를 포함하고,
    상기 제1부동게이트는 상기 드레인영역의 부근에 상기 워드라인과 나란하게 배치되는 플래시메모리의 배치구조.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771517B1 (ko) * 2006-02-17 2007-10-30 삼성전자주식회사 칩 사이즈를 줄일 수 있는 플래시 메모리 장치
US7733695B2 (en) 2006-02-17 2010-06-08 Samsung Electronics Co., Ltd. Non-volatile memory device and method of operation therefor
US8081509B2 (en) 2006-02-17 2011-12-20 Samsung Electronics Co., Ltd. Non-volatile memory device and method of operation therefor
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