KR20010010734A

KR20010010734A - 고밀도 노어형 플래시 메모리 장치 및 그것의 프로그램 방법

Info

Publication number: KR20010010734A
Application number: KR1019990029786A
Authority: KR
Inventors: 이두섭
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1999-07-22
Filing date: 1999-07-22
Publication date: 2001-02-15
Also published as: FR2798218B1; CN1168095C; JP3854042B2; CN1282077A; DE10034743B4; KR100322470B1; JP2001052486A; FR2798218A1; TW526495B; DE10034743A1; CN1542858A; US6212101B1; CN1542858B

Abstract

여기에는 개시되는 플래시 메모리 장치의 프로그램 방법에 따르면, 먼저, 메모리 셀 어레이의 플래시 메모리 셀들 중 워드/바이트 단위에 따른 플래시 메모리 셀들이 선택된다. 그 다음에, 상기 선택된 메모리 셀들이 목표 문턱 전압보다 낮은 소정의 문턱 전압까지 순차적으로 프로그램된다. 이후, 상기 선택된 플래시 메모리 셀들은 상기 소정의 문턱 전압에서 상기 목표 문턱 전압까지 동시에 또는 플래시 메모리 셀들의 그룹들으로 나눠 순차적으로 프로그램된다. 이러한 프로그램 알고리즘에 의하면, 플래시 메모리 장치의 집적도가 증가하더라도 차지 펌프 회로로 인한 집적 회로 다이의 사이즈 증가없이 프로그램에 필요한 충분한 양의 전류를 공급할 수 있다.

Description

고밀도 노어형 플래시 메모리 장치 및 그것의 프로그램 방법{HIGH-DENSITY NOR-TYPE FLASH MEMORY DEVICE AND A PROGRAMMING METHOD THEREOF}

본 발명은 플래시 메모리 장치에 관한 것으로서, 구체적으로는 저전압에서 동작하는 고밀도 NOR형 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.

플래시 메모리 장치는 불휘발성 정보 저장 매체로서 매우 다양한 컴퓨터 시스템에 일반적으로 사용된다. 플래시 메모리 장치는 통상적으로 플래시 메모리 셀들에 정보를 프로그램하기 위한 프로그램 회로 뿐만 아니라 메모리 셀들을 소거하기 위한 소거 회로를 포함한다. 하지만, 그러한 프로그램 및 소거 회로에 요구되는 전압 레벨들은 컴퓨터 시스템의 전원으로부터 이용 가능한 전원 전압 레벨들과는 다르다.

몇몇 플래시 메모리 장치들은 프로그램 및 소거 회로에 공급하기 위한 다양한 전압원들을 필요로 한다. 예를 들면, 전원 전압 그리고 프로그램 회로를 위한 별도의 고전압이 플래시 메모리 장치에 요구된다. 2개의 전압원을 필요로 함으로써 2개의 전압원을 사용하는 컴퓨터 시스템의 전원 시스템 설계가 더욱 복잡해질 뿐만 아니라 시스템의 전반적인 비용 역시 증가된다.

반면, 단일 전압원의 플래시 메모리 장치는 통상적으로 플래시 메모리 셀들을 프로그램하고 소거하는 데 요구되는 전압 및 전류를 발생하는 특정 회로를 포함한다. 그러한 플래시 메모리 장치는 단일 전원을 프로그램 동안 플래시 메모리 셀들에 입력 데이터를 구동하는 데 요구되는 적정 전압 레벨로 변환하는 차지 펌프 회로를 포함한다.

포터블 컴퓨터와 같은 최근의 컴퓨터 시시템은 초기 시스템과 비교하여 볼 때 비교적 낮은 전원 전압 레벨로 동작하는 많은 집적 회로들을 사용한다. 예를 들면, 5V 전원 전압을 사용하던 컴퓨터 시스템은 3V 또는 더 낮은 전원 전압으로 진보하고 있다.

불행하게도, 플래시 메모리 장치에서 차지 펌프 회로에 의해서 생성 가능한 전기적인 프로그램 전류의 양은 그러한 낮은 전원 전압 레벨으로 인해서 실질적으로 제한된다. 이용 가능한 프로그램 전류가 제한됨에 따라, 그러한 플래시 메모리 장치의 전반적인 속도는 감소될 것이며, 이는 동시에 프로그램 가능한 플래시 메모리 셀들의 수가 제한되기 때문이다.

이론적으로는, 낮은 전원 전압 하에서, 바이트 (byte) 또는 워드 (word) 단위의 모든 플래시 메모리 셀들을 동시에 프로그램하는 데 요구되는 전류는 챠지 펌프 회로를 보다 크게 그리고 보다 복잡하게 구현함으로써 공급될 것이다. 만약 전원 전압 레벨이 더욱 낮아지면, 예를 들면, 2V 이하로 낮아지면, 차지 펌프 회로는 더욱 커지고 복잡해질 것이다. 이로 인해서, 그러한 차지 펌프 회로는 집적 회로 다이 (또는 칩)의 많은 면적을 차지한다. 차지 펌프 회로 전용의 집적 회로 다이 공간을 위한 많은 면적은 플래시 메모리 셀들 그리고 관련된 액세스 회로에 사용 가능한 다이 공간을 감소시킬 것이다. 결국, 플래시 메모리 장치의 전반적인 저장 용량이 제한될 것이다. 게다가, 다이 공간의 많은 면적은 집적 회로 다이의 전반적인 사이즈에 있어서 상당한 증가를 요구하며, 제조 비용의 증가 원인이 된다.

본 발명의 목적은 프로그램 동작이 수행되는 동안 소모되는 최대 전류를 줄임으로써 차아지 펌프의 크기를 줄일 수 있는 고밀도 NOR형 플래시 메모리 장치 및 그것의 프로그램 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 프로그램 시간을 단축할 수 있는 고밀도 NOR형 플래시 메모리 장치 및 그것의 프로그램 방법을 제공하는 것이다.

도 1은 플래시 메모리 셀의 구조를 보여주는 단면도;

도 2는 동시에 2개의 데이터 비트들을 프로그램하는 방법에 따른 셀 전류와 프로그램 시간의 관계를 보여주는 도면;

도 3은 프로그램 동작이 수행되는 동안 플래시 메모리 셀의 문턱 전압과 프로그램 시간의 관계를 보여주는 도면;

도 4는 프로그램 시간에 따른 문턱 전압 및 셀 전류의 변화를 보여주는 도면;

도 5는 본 발명의 제 1 실시예에 따른 플래시 메모리 장치를 보여주는 블록도;

도 6은 본 발명의 제 1 실시예의 프로그램 방법에 따른 셀 전류와 프로그램 시간의 관계를 보여주는 도면;

도 7은 본 발명의 바람직한 제 2 실시예에 따른 NOR형 플래시 메모리 장치를 보여주는 블록도;

도 8은 도 7의 펌프 회로를 보여주는 블록도;

도 9는 비트 라인으로 공급되는 드레인 전압의 변화에 따른 플래시 메모리 셀의 문턱 전압 및 프로그램 시간의 변화를 보여주는 도면;

도 10a 차아지 펌프의 전류 공급 능력을 보여주는 도면;

도 10b 차아지 펌프의 단수와 전원 전압에 따른 전류 변화를 보여주는 도면; 그리고

도 10c 펌프 단수에 따른 전류 용량 변화를 보여주는 도면이다.

* 도면의 주요 부분에 대한 간단한 설명

2 : 기판 3 : 소오스 영역

4 : 드레인 영역 5, 7 : 절연막

6 : 플로팅 게이트 8 : 제어 게이트

100 : 플래시 메모리 장치 110 : 메모리 셀 어레이

120 : 행 디코더 130 : 열 디코더

140 : 열 패스 게이트 150 : 프로그램 구간 제어 회로

160 : 데이터 입력 버퍼 회로 170 : 선택 회로

180 : 펌프 회로 190 : 기입 드라이버 회로

(구성)

본 발명의 특징에 따르면, 행들과 열들로 배열된 플래시 메모리 셀들의 어레이를 갖는 노어형 플래시 메모리 장치의 프로그램 방법이 제공된다. 상기 프로그램 방법에 따르면, 먼저, 바이트/워드 단위에 따라 프로그램될 플래시 메모리 셀들이 행 디코더, 열 디코더 및 열 패스 게이트에 의해서 선택된다. 그 다음에, 제 1 프로그램 동작 동안 상기 선택된 플래시 메모리 셀들은 목표 문턱 전압보다 낮은 소정의 문턱 전압까지 순차적으로 프로그램된 후, 제 2 프로그램 동작 동안 상기 선택된 메모리 셀들은 상기 소정의 문턱 전압에서 상기 목표 문턱 전압까지 동시에 또는 복수의 그룹들로 나눠 순차적으로 프로그램된다. 이러한 프로그램 동작은 프로그램 구간 제어 회로, 선택 회로, 펌프 회로 그리고 기입 드라이버 회로에 의해서 수행될 수 있다.

이 실시예에 있어서, 상기 선택된 메모리 셀들에 각각 대응하는 열들 각각은 제 1 프로그램 동작 및 상기 제 2 프로그램 동작에서 서로 상이한 레벨의 드레인 전압으로 구동된다.

이 실시예에 있어서, 상기 제 1 프로그램 동작 동안 상기 선택된 메모리 셀들에 각각 대응하는 열들로 공급되는 드레인 전압은 상기 제 2 프로그램 동작 동안 상기 선택된 메모리 셀들에 각각 대응하는 열들로 공급되는 드레인 전압보다 높다.

본 발명의 다른 특징에 따르면, 노어형 플래시 메모리 장치가 제공되며, 상기 장치에는, 행들과 열들로 배열된 복수의 메모리 셀들의 어레이와; 상기 행들 중 하나의 행을 선택하는 행 디코더와; 상기 열들 중 일군의 열들을 선택하는 열 선택 회로와; 프로그램 동작이 수행되는 동안 상기 선택된 열들로 공급될 드레인 전압을 발생하는 펌프 회로와; 상기 선택된 행 및 열들에 의해서 지정된 메모리 셀들의 프로그램 구간을 나타내는 제 1 및 제 2 프로그램 구간 신호들을 발생하는 프로그램 구간 제어 회로와; 상기 지정된 메모리 셀들에 프로그램될 데이터 비트들과 상기 제 1 및 제 2 프로그램 구간 신호들에 응답해서 상기 선택된 열들을 지정하기 위한 선택 신호들을 발생하는 선택 회로 및; 상기 선택 신호들에 응답해서 상기 선택된 열들을 상기 펌프 회로로부터의 드레인 전압으로 구동하는 기입 드라이버 회로를 포함하며, 상기 프로그램 구간 제어 회로는 상기 선택된 메모리 셀들 각각이 목표 문턱 전압보다 낮은 소정의 문턱 전압까지 순차적으로 프로그램되도록 상기 선택된 메모리 셀들 각각에 대응하는 상기 제 1 프로그램 구간 제어 신호들을 발생하고, 상기 선택된 메모리 셀들이 상기 소정의 문턱 전압에서 상기 목표 문턱 전압까지 동시에 프로그램되도록 상기 제 2 프로그램 구간 신호를 발생한다.

(작용)

이러한 장치 및 방법에 의하면, NOR형 플래시 메모리 장치의 집적도가 증가하고 상기 메모리 장치에서 사용되는 전원 전압이 낮아지더라도 차지 펌프 회로로 인한 집적 회로 다이의 사이즈 증가없이 프로그램에 필요한 충분한 양의 전류를 공급할 수 있다.

(실시예)

본 발명의 바람직한 실시예가 이하 참조도면에 의거하여 상세히 설명된다.

플래시 메모리 셀의 단면도를 보여주는 도 1을 참조하면, 플래시 메모리 셀은 p형 기판 (2)에 형성된 n⁺형의 소오스 및 드레인 영역들 (3) 및 (4), 100Å이하의 얇은 절연막 (5)을 사이에 두고 채널 영역 상에 형성된 플로팅 게이트 (floating gate) (6), 그리고 다른 절연막 (7) (또는 ONO막)을 사이에 두고 상기 플로팅 게이트 (6) 상에 형성된 제어 게이트 (control gate) (8)를 갖는다.

도 1의 플래시 메모리 셀은 소오스 영역 (3)과 기판 (2)을 접지시키고, 제어 게이트 (8)에 약 +10V의 고전압 (Vg)을 인가하고, 그리고 드레인 영역 (4)에 약 +5V 내지 +6V의 전압 (Vd)을 인가함으로써 프로그램된다. 이러한 전압 조건하에서 소정 시간 (단위 프로그램 시간)이 경과하면, 드레인 영역 (4)에 인접한 채널 영역으로부터의 음의 전하가 플로팅 게이트 (6)에 충분히 주입된다. 이때, 상기 플로팅 게이트 (6)는 (-) 전위를 가지며, 이는 읽기 동작 동안 플래시 메모리 셀의 문턱 전압 (threshold voltage)을 높이는 역할을 한다. 그러한 상태의 플래시 메모리 셀은 "오프 셀" (off cell)이라 불린다. 프로그램 동안 약 +5V 내지 +6V의 전압 (Vd)이 플래시 메모리 셀의 드레인 영역 (4)에 인가될 때, 플래시 메모리 셀 당 약 200μA의 셀 전류가 채널 영역을 통해 드레인 영역 (4)에서 접지된 소오스 영역 (3)으로 흐른다.

이 분야에 숙련된 자에게 잘 알려진 바와같이, 플래시 메모리 장치 특히, NOR형 플래시 메모리 장치의 선택된 플래시 메모리 셀들은 바이트 단위 또는 워드 단위로 프로그램된다. 만약 바이트/워드 단위의 데이터 비트들이 동시에 프로그램되면, 바이트 단위에서는 최대 1.6㎃(200㎂×8)의 전류가 그리고 워드 단위에서는 최대 3.2㎃(200㎂×16)의 전류가 필요로 된다. 프로그램 동안에, 드레인 영역 (4)에 인가되는 약 +5V 내지 +6V의 전압 (Vd)을 발생함과 동시에 대용량 (예를 들면, 1.6㎃ 또는 3.2㎃)의 전류를 생성하기 위해서는, 매우 큰 용량의 차아지 펌프가 요구될 것이다. 이로인해, 앞서 설명된 바와같이, 상기 차아지 펌프는 집적 회로 다이의 많은 면적을 차지한다. 차아지 펌프를 위한 집적 회로 다이의 많은 면적은 플래시 메모리 셀들 그리고 관련된 액세스 회로에 사용 가능한 다이 공간의 감소 원인이 된다. 결국, 플래시 메모리 장치의 전반적인 저장 용량을 제한하기 때문에, 차아지 펌프를 위한 다이 공간의 많은 면적은 집적 회로 다이의 전반적인 크기에서 상당한 증가를 요구한다 (이는 집적 회로 다이의 사이즈가 커짐을 의미한다). 게다가, 많은 양의 셀 전류가 순간적으로 소모될 때 전원 노이즈가 유발되어 플래시 메모리 장치의 오동작의 원인이 된다. NOR형 플래시 메모리 장치에 공급되는 전원 전압 레벨이 낮아짐에 따라, 이러한 문제는 더욱 심각해질 것이다.

차아지 펌프에 의해서 점유되는 면적을 줄이기 위한 프로그램 방법에 따르면, 먼저, 프로그램하고자 하는 데이터 비트들을 복수의 그룹들로 나눈다. 그 다음에, 각 그룹의 데이터 비트들을 단위 프로그램 시간 (Tcycle) (플래시 메모리 셀을 목표 문턱 전압까지 충분하게 프로그램하는 데 필요한 시간에 상응함)에 동시에 프로그램한다. 예컨대, 도 2를 참조하면, 각 그룹이 2개의 데이터 비트들로 구성되는 경우, 단위 프로그램 시간 (Tcycle)에 소모되는 최대 전류는 이전의 프로그램 방법 (워드 단위의 데이터 비트들을 동시에 프로그램하는 방법)에 비해서 최대 1/8 즉, 약 400㎂로 감소된다. 결과적으로, 차아지 펌프의 크기는 감소된 최대 전류에 비례해서 감소된다. 여기서, 플래시 메모리 셀의 피크 전류를 Ipeak라 하면, 도 2에 도시된 바와같이, 각 단위 프로그램 시간 (Tcycle)의 최대 전류는 플래시 메모리 셀의 최대 전류의 2배 (2×Ipeak)에 상응한다. 반면, 총 프로그램 시간 (Tpgm)은 이전의 프로그램 방법에 비해서 8배 (Tcycle=1㎲일 때, Tpgm=1㎲×8=8㎲)로 늘어남을 알 수 있다.

NOR형 플래시 메모리 장치가 매우 낮은 전원 전압 (예를 들면, 2.0V 이하)에서 동작하는 경우, 차아지 펌프가 프로그램 동안 플래시 메모리 셀의 드레인 영역 (4)으로 공급되는 전류 및 전압 (Vd)을 생성하는 데 필요한 시간이 늘어날 것이다. 반면, 총 프로그램 시간을 단축하기 위해서는, 상기 차아지 펌프의 사이즈가 증가될 것이다. 이러한 경우, NOR형 플래시 메모리 장치가 고집적될 때, 상기 차아지 펌프가 집적 회로 다이의 많은 면적을 차지한다. 이는 차지 펌프 회로를 위한 집적 회로 다이의 많은 면적이 플래시 메모리 셀들 그리고 관련된 액세스 회로에 사용 가능한 다이 공간을 감소시킴을 의미한다. 결국, 플래시 메모리 장치의 전반적인 저장 용량을 제한하기 때문에, 차아지 펌프를 위한 다이 공간의 많은 면적은 집적 회로 다이의 전반적인 사이즈에서 상당한 증가를 요구한다 (이는 집적 회로 다이의 사이즈가 커짐을 의미한다).

이하, 본 발명의 실시예들이 이하 참조 도면들에 의거하여 상세히 설명된다.

〈제 1 실시예〉

도 3을 참조하면, 프로그램 시간과 플래시 메모리 셀의 문턱 전압 변화의 관계를 보여주는 도면이 도시되어 있다. 도 3에서, 종축은 플래시 메모리 셀의 문턱 전압 (Vth)을 나타내고, 횡축은 로그 스케일 (log scale)로 표시된 플래시 메모리 셀의 프로그램 시간을 나타낸다. 프로그램하고자 하는 플래시 메모리 셀의 목표 문턱 전압 (target threshold voltage) (Vth_pgm)은 8V이고, 플래시 메모리 셀을 프로그램하는 데 요구되는 단위 프로그램 시간 (Tcycle)은 1㎲라 가정하자. 이러한 가정하에서, 프로그램하고자 하는 플래시 메모리 셀의 문턱 전압 (Vth)이 단위 프로그램 시간 (Tcycle)의 절반인 0.5㎲ 이내에 약 7V (약 85%)까지 증가됨을 알 수 있다.

프로그램 시간에 따른 문턱 전압 및 셀 전류의 변화를 보여주는 도 4를 참조하면, 프로그램하고자 하는 플래시 메모리 셀의 문턱 전압 (Vth)은 도 4의 제 1 프로그램 시간 (0-T1) 동안 전압 (Vth1)까지 급격하게 증가되는 반면에, 플래시 메모리 셀을 통해 흐르는 셀 전류는 상기 제 1 프로그램 시간 (0-T1) 동안 최대 전류 (Ipeak)에서 전류 (It1)까지 급격하게 감소된다. 그 다음에, 제 2 프로그램 시간 (T1-Tcycle) 동안, 플래시 메모리 셀의 문턱 전압 (Vth)은 전압 (Vth1)에서 목표 문턱 전압 (Vth_pgm)까지 완만하게 증가되고, 상기 제 2 프로그램 시간 (T1-Tcycle) 동안 상당히 적은 양의 셀 전류가 소모된다.

결과적으로, 플래시 메모리 셀의 문턱 전압 (Vth)이 단위 프로그램 시간 (Tcycle)의 초기에 급격히 증가됨에 따라, 도 3 및 도 4에서 알 수 있듯이, 채널 영역을 통해 드레인 영역 (4)에서 소오스 영역 (3)으로 흐르는 셀 전류는 급격히 감소된다. 여기서, 플래시 메모리 셀의 특성에 따라 문턱 전압이 증가되는 기울기가 변화됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 이는 상기 제 1 프로그램 시간 (0-T1)이 플래시 메모리 셀 특성에 따라 길어지거나 짧아짐을 의미한다.

본 발명의 바람직한 제 1 실시예에 따른 NOR형 플래시 메모리 장치를 보여주는 블록도가 도 5에 도시되어 있다. NOR형 플래시 메모리 장치 (100)는 메모리 셀 어레이 (110)을 포함하며, 상기 어레이 (110)는, 비록 도면에는 도시되지 않았지만, 행들을 따라 배열된 복수의 워드 라인들, 열들을 따라 배열된 복수의 비트 라인들, 그리고 워드 라인들과 비트 라인들의 교차 영역들에 배열되는 복수의 플래시 메모리 셀들 (또는 EEPROM 셀들)로 구성될 것이다. 상기 워드 라인들 중 하나의 워드 라인이 행 어드레스에 따라 행 디코더 (120)에 의해서 선택되고, 상기 비트 라인들 중 일군의 비트 라인들이 열 어드레스에 따라 열 디코더 (130) 및 열 패스 게이트 (140)에 의해서 선택된다. 예컨대, 바이트 단위로 프로그램되는 경우, 8개의 비트 라인들이 선택되고, 워드 단위로 프로그램되는 경우, 16개의 비트 라인들이 선택된다. 그러므로, 상기 선택된 워드 라인과 상기 선택된 비트 라인들의 교차 영역들에 배열된 16개의 플래시 메모리 셀들이 선택된다.

NOR형 플래시 메모리 장치 (100)에는, 프로그램 구간 제어 회로 (150), 데이터 입력 버퍼 회로 (160), 선택 회로 (170), 펌프 회로 (180) 그리고 기입 드라이버 회로 (190)가 제공된다. 데이터 입력 버퍼 회로 (160)에는, 워드 단위 또는 바이트 단위에 따라 '0' 또는 '1'의 데이터 비트들이 임시적으로 저장된다. 프로그램 구간 제어 회로 (150)는 상기 선택된 메모리 셀들에 대한 프로그램이 수행되는 동안 펄스 형태의 프로그램 구간 신호들 (PGM_BLi)을 순차적으로 발생한다. 상기 프로그램 구간 제어 회로 (150)는, 예를 들면, 카운터로 구성될 수 있다.

계속해서, 선택 회로 (170)는 프로그램 구간 신호들 (PGM_BLi)와 데이터 비트들 (Din_i)을 받아들이고, 상기 선택된 비트 라인들에 각각 대응하는 데이터 라인 선택 신호들 (DLSELi) (i=0-15)을 발생한다. 예를 들면, 프로그램 구간 신호 (PGM_BL0)가 활성화되고 그에 대응하는 데이터 비트 (Din_0)가 프로그램될 데이터 비트 (예를 들면, '0')일 때, 데이터 라인 선택 신호 (DLSEL0)가 활성화된다. 반면에, 프로그램 구간 신호 (PGM_BL0)가 활성화되고 데이터 비트 (Din_0)가 프로그램 금지된 데이터 비트 (예를 들면, '1')일 때, 데이터 라인 선택 신호 (DLSEL0)가 비활성화된다. 이러한 방법에 따라, 나머지 데이터 라인 선택 신호들 (DLSEL1)-(DLSEL15) 역시 활성화 또는 비활성화된다.

상기 펌프 회로 (180)는 상기 선택된 메모리 셀들을 프로그램하는 동안 상기 선택된 비트 라인(들)으로 공급될 드레인 전압 (Vd)과 전류를 기입 드라이버 회로 (190)로 제공한다. 상기 기입 드라이버 회로 (190)는 데이터 라인 선택 신호들 (DLSELi)에 응답해서 상기 선택된 비트 라인들으로 상기 펌프 회로 (180)로부터의 드레인 전압 (Vd)과 전류를 공급한다.

상기 펌프 회로 (180)의 일예가 "AUTO-PROGRAM CIRCUIT IN A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE"라는 제목으로 U.S. Patent No. 5,642,309에 게재되어 있으며, 레퍼런스로 포함된다.

앞서 설명된 NOR형 플래시 메모리 장치가 워드 단위로 프로그램 동작을 수행한다고 가정하여, 본 발명에 따라 프로그램 방법이 설명될 것이다. 하지만, NOR형 플래시 메모리 장치가 바이트 단위로 프로그램 동작을 수행하는 경우 역시 본 발명의 프로그램 방법이 적용됨은 자명하다. 상기 NOR형 플래시 메모리 장치는 프로그램 동작과 읽기 동작이 동시에 수행되는 RWW (Read-While-Write) 동작 모드를 지원하며, 상기 RWW 동작 모드를 갖는 메모리 장치가 "BANK ARCHITECTURE FOR A NON-VOLATILE MEMORY ENABLING SIMULTANEOUS READING AND WRITING"라는 제목으로 U.S. Patent No. 5,867,430에 게재되어 있으며, 레퍼런스로 포함된다.

도 6은 본 발명의 제 1 실시예의 프로그램 방법에 따른 셀 전류와 프로그램 시간의 관계를 보여주는 도면이다. 본 발명에 따른 프로그램 방법을 설명하기에 앞서, 플래시 메모리 셀의 문턱 전압 (Vth)이 목표 문턱 전압 (Vth_pgm)보다 낮은 전압 (예를 들면, 6-7V)에 도달하는 시간을 제 1 프로그램 시간 (T1)으로, 플래시 메모리 셀을 원하는 목표 문턱 전압 (Vth_pgm)까지 프로그램하는 데 요구되는 단위 프로그램 시간 (Tcycle)에서 상기 제 1 프로그램 시간 (T1)을 뺀 시간을 제 2 프로그램 시간 (T2)으로 각각 정의한다.

프로그램 동작이 시작되면, 도 5에 도시된 메모리 셀 어레이 (110)의 워드 라인들 중 하나의 워드 라인이 상기 행 디코더 (120)에 의해서 선택되고, 상기 어레이 (110)에 연결된 비트 라인들 중 워드 단위 즉, 16개의 비트 라인들이 상기 열 디코더 (130) 및 상기 열 패스 게이트 (140)에 의해서 선택된다. 이러한 동작의 결과로서, 상기 선택된 워드 라인과 상기 선택된 비트 라인들의 교차 영역들에 각각 배열된 16개의 플래시 메모리 셀들이 선택된다. 비록 도면에 도시되지 않았지만, 약 10V의 고전압이 상기 선택된 플래시 메모리 셀들의 제어 게이트들에 공통 연결된 워드 라인으로 공급될 것이다.

그 다음에, 상기 프로그램 구간 제어 회로 (150)로부터의 제 1 프로그램 구간 신호 (PGM_BL0)가 로우 레벨에서 하이 레벨로 천이될 때, 상기 선택 회로 (170)는 상기 데이터 입력 버퍼 회로 (160)에 임시적으로 저장된 프로그램될 데이터 비트들 중 제 1 데이터 비트 (예를 들면, 로직 '0')와 상기 제 1 프로그램 구간 신호 (PGM_BL0)에 응답해서 제 1 데이터 라인 선택 신호 (DLSEL0)를 활성화시킨다. 이는 기입 드라이버 회로 (190)를 통해 펌프 회로 (180)로부터의 드레인 전압 (Vd) 및 전류가 상기 선택된 비트 라인들 중 상기 제 1 데이터 비트에 대응하는 제 1 비트 라인으로 공급되게 한다. 결과적으로, 상기 제 1 비트 라인에 연결된 제 1 플래시 메모리 셀은 프로그램되기 시작한다. 이때, 앞서 설명된 바와같이, 상기 제 1 플래시 메모리 셀을 통해 흐르는 셀 전류는 약 200㎂의 최대 전류 (Ipeak)에 상응하며, 상기 제 1 플래시 메모리 셀은 상기 제 1 프로그램 시간 (T1) 동안 목표 문턱 전압 (Vth_pgm)보다 낮은 문턱 전압 (Vth1)까지 프로그램될 것이다.

계속해서, 도 6에 도시된 바와 같이, 제 1 프로그램 시간 (T1)이 경과한 후, 상기 제 1 프로그램 구간 신호 (PGM_BL0)가 하이 레벨에서 로우 레벨로 천이한다. 이와 동시에, 상기 프로그램 구간 제어 회로 (150)는 상기 프로그램될 데이터 비트들 중 제 2 데이터 비트의 프로그램을 알리는 제 2 프로그램 구간 신호 (PGM_BL1)를 활성화시킨다. 이에 따라, 상기 제 2 데이터 비트에 대응하는 제 2 플래시 메모리 셀의 프로그램 동작이 앞서 설명된 것과 동일한 과정을 통해 수행된다. 마찬가지로, 상기 제 2 플래시 메모리 셀을 통해 흐르는 셀 전류는 약 200㎂의 최대 전류 (Ipeak)에 상응하며, 상기 제 2 플래시 메모리 셀 역시 제 1 프로그램 시간 (T1) 동안 문턱 전압 (Vth1)까지 프로그램될 것이다.

상기 프로그램될 데이터 비트들 중 나머지 데이터 비트들에 대응하는 플래시 메모리 셀들 역시 앞서 설명된 것과 동일한 과정을 통해 문턱 전압 (Vth1)까지 순차적으로 프로그램된다. 상기 프로그램될 데이터 비트들에 대응하는 플래시 메모리 셀들 모두 문턱 전압 (Vth1)까지 순차적으로 프로그램된 후, 펌프 회로 (180)의 전류 용량에 따라 상기 플래시 메모리 셀들이 동시에 또는 복수의 그룹들로 나누어 프로그램될 수 있다. 이 실시예에 있어서, 상기 펌프 회로 (180)의 전류 용량이 Ipeak(약 200㎂)라 가정하면, 동시에 프로그램될 데이터 비트 수 (N)는 제 2 프로그램 시간 (T2) 초기에 플래시 메모리 셀에 의해서 소모되는 셀 전류 (It1)와 펌프 회로 (180)의 전류 용량 (Ipeak)에 의해서 결정될 것이다 (It1×N≤Ipeak). 만약 N=8이라 가정하면, 16개의 플래시 메모리 셀들은 2개의 그룹들로 구분되며, 각 그룹은 다음과 같이 프로그램될 것이다.

도 6에 도시된 바와 같이, 상기 프로그램 구간 제어 회로 (150)로부터의 프로그램 구간 신호 (PGM_BL16)가 로우 레벨에서 하이 레벨로 활성화될 때, 상기 프로그램될 데이터 비트들 중 하나의 그룹에 대응하는 데이터 라인 선택 신호들 (DLSEL0)-(DLSEL7)은 상기 선택 회로 (170)에 의해서 로우 레벨에서 하이 레벨로 동시에 활성화된다. 이는 기입 드라이버 회로 (190)를 통해 펌프 회로 (180)로부터의 드레인 전압 (Vd) 및 전류가 상기 선택된 비트 라인들 중 상기 활성화된 신호들 (DLSEL0)-(DLSEL7)에 각각 대응하는 제 1 비트 라인 내지 제 8 비트 라인으로 공급되게 한다. 결과적으로, 상기 제 1 내지 제 8 비트 라인들에 각각 연결된 플래시 메모리 셀들은 제 2 프로그램 시간 (T2) (T2=Tcycle-T1) 동안 문턱 전압 (Vth1)에서 목표 문턱 전압 (Vth_pgm)까지 동시에 프로그램된다. 다른 그룹의 플래시 메모리 셀들 역시 앞서 설명된 것과 동일한 방법에 따라 동시에 프로그램된다. 설명의 중복을 피하기 위해서, 이에 대한 설명은 여기서 생략된다.

이러한 일련의 과정을 통해 프로그램 동작이 완료된다. 본 발명의 제 1 프로그램 방법에 따르면, 총 프로그램 시간 (Tpgm)은 다음과 같다.

여기서, N은 프로그램하고자 하는 데이터 비트 수를 나타내고, 바이트 단위에서 N=8이고, 워드 단위에서 N=16이다. 그리고, r은 동시에 프로그램될 플래시 메모리 셀들의 그룹수를 나타내며, 앞서 설명된 바와 같이, 이는 전류 (It1)과 최대 전류 (Ipeak)에 따라 결정된다. 예컨대, Tcycle=1㎲, T1=0.5㎲, r=2일 때, 워드 단위의 총 프로그램 시간 (Tpgm)은 9㎲ (0.5㎲*16+0.5㎲*2)이다.

프로그램 동작이 수행되는 동안 소모되는 최대 전류는 하나의 플래시 메모리 셀에 의해서 소모되는 전류 (Ipeak)에 상응함을 앞서 설명된 프로그램 알고리즘으로부터 알 수 있다. 본 발명의 프로그램 방법에 따라 설계될 펌프 회로 (180)의 크기는 2개의 데이터 비트들을 동시에 프로그램하는 방법과 비교하여 볼 때 절반으로 줄어든다. 결과적으로, NOR형 플래시 메모리 장치의 집적도가 증가하고 상기 메모리 장치에서 사용되는 전원 전압이 낮아지더라도 펌프 회로 (180)로 인한 집적 회로 다이의 사이즈 증가없이 프로그램에 필요한 충분한 양의 전류를 공급할 수 있다.

〈제 2 실시예〉

본 발명의 바람직한 제 2 실시예에 따른 NOR형 플래시 메모리 장치를 보여주는 블록도가 도 7에 도시되어 있다. 도 7에 있어서, 도 5의 구성 요소들과 동일한 구성 요소들은 동일한 참조 번호로 표기되며, 그것에 대한 설명은 생략된다. 제 2 실시예에 있어서, 선택된 비트 라인에 공급되는 드레인 전압 (Vd)이 플래시 메모리 셀을 목표 문턱 전압보다 낮은 문턱 전압까지 프로그램하는 데 필요한 제 1 프로그램 시간에서 그리고 상기 플래시 메모리 셀을 낮은 문턱 전압에서 목표 문턱 전압까지 프로그램하는 데 필요한 제 2 프로그램 시간에서 상이하다는 점이 제 1 실시예와 다르다.

도 7을 참조하면, 본 발명의 제 2 실시예에 따른 펌프 회로 (180)는 제어 신호들 (Svd1) 및 (Svd2)에 응답해서 비트 라인으로 전달될 드레인 전압 (Vd)을 기입 드라이버 회로 (190)로 공급한다. 구체적으로는, 제어 신호 (Svd1)가 활성화될 때 상기 펌프 회로 (180)로부터 상기 기입 드라이버 회로 (190)로 공급되는 드레인 전압 (Vd)은 제어 신호 (Svd2)가 활성화될 때 상기 펌프 회로 (180)로부터 상기 기입 드라이버 회로 (190)로 공급되는 드레인 전압 (Vd)보다 낮다. 상기 펌프 회로 (180)는, 도 8에 도시된 바와 같이, 차아지 펌프 (181), 레귤레이터 (182), 제 1 및 제 2 검출기들 (183) 및 (184), 그리고 발진기 (185)로 구성되어 있다.

상기 차아지 펌프 (181)는 발진기 (185)로부터의 발진 신호 (OSC)에 응답해서 펌핑 동작을 수행하여, 플래시 메모리 셀의 드레인으로 공급될 전압 (Vout)을 생성한다. 상기 발진기 (185)는 발진 인에이블 신호 (OSCE)에 응답하여 동작한다. 상기 펌프 (181)는 직렬 연결된 복수의 펌프단들 (pump stages)로 구성되며, 이는 "CHARGE PUMP WHICH OPERATES ON A LOW VOLTAGE POWER SUPPLY"라는 제목으로 U.S. Patent No. 5,280,420에 게재되어 있으며, 레퍼런스로 포함된다. 상기 레귤레이터 (182)는 차아지 펌프 (181)로부터 생성된 불안정한 전압 (Vout)을 안정시키기 위한 것이며, 상기 레귤레이터 (182)의 출력 전압 (Vd), 즉 드레인 전압은 상기 기입 드라이버 회로 (190)로 공급된다. 그 다음, 상기 제 1 검출기 (183)는 제어 신호 (Svd1)가 활성화될 때 상기 레귤레이터 (182)의 출력 전압 (Vd)이 소정의 전압 (Vd1), 예를 들면, 4.5V, 보다 높은지의 여부를 검출한다. 만약 Vd〉Vd1일 때, 상기 발진기 (182)는 상기 제 1 검출기 (184)에 의해서 비활성화되며, 그 결과 차아지 펌프 (182)의 펌핑 동작이 중단된다. 마찬가지로, 상기 제 2 검출기 (184)는 제어 신호 (Svd2)가 활성화될 때 상기 레귤에이터 (182)의 출력 전압 (Vd)이 소정의 전압 (Vd2), 예를 들면 5.5V,보다 높은 지의 여부를 검출한다. 만약 Vd〉Vd2일 때, 상기 발진기 (182)는 상기 제 2 검출기 (185)에 의해서 비활성화되며, 그 결과 차아지 펌프 (182)의 펌핑 동작이 중단된다.

비트 라인으로 공급되는 전압 (Vd)의 변화에 따른 플래시 메모리 셀의 문턱 전압 및 프로그램 시간의 변화를 보여주는 도 9를 참조하면, Vd=Vd2(예컨대, 5.5V)일 때 플래시 메모리 셀이 문턱 전압 (Vth1)까지 프로그램되는 데 필요한 제 1 프로그램 시간 (T1')은 Vd=Vd1(예컨대, 4.5V)일 때의 제 1 프로그램 시간 (T1) (이는 본 발명의 제 1 실시예에서 설명된 시간에 상응함)보다 짧다. 이러한 결과부터 알 수 있듯이, 플래시 메모리 셀의 드레인으로 공급되는 전압 (Vd)을 높임으로써 총 프로그램 시간 (Tpgm)이 단축될 수 있다. 도 9에 도시된 바와 같이, Vd=Vd2일 때 플래시 메모리 셀을 통해 흐르는 셀 전류 역시 최대 전류 (Ipeak)에 상응한다.

차아지 펌프의 전류 공급 능력을 보여주는 도 10a에 도시된 바와 같이, 차아지 펌프 (182)로부터의 출력 전압 (Vout)이 높아짐에 따라, 상기 차아지 펌프 (182)로부터의 출력 전류 (Iout)는 감소한다. 예를 들면, 전원 전압 (Vcc)이 2V이고 차아지 펌프 (182)가 8개의 직렬 연결된 펌프단들로 구성되는 경우, 차아지 펌프 (182)의 출력 전압 (Vout)이 4.5V일 때 출력 전류 (Iout)은 약 200㎂이다. 반면에, 차아지 펌프 (182)의 출력 전압 (Vout)이 5.5V로 증가될 때, 출력 전류 (Iout)는 약 150㎂로 감소된다.

앞서 설명된 바와 같이, Vd=Vd2일 때 플래시 메모리 셀을 통해 흐르는 셀 전류 역시 최대 전류 (Ipeak)에 상응하기 때문에, 제 2 실시예에 따른 차아지 펌프 (180)를 구성하는 펌프단의 수는 제 1 실시예의 것에 비해서 증가되어야 한다. 예컨대, 5.5V의 출력 전압 (Vout)과 약 200㎂의 출력 전류 (Iout)를 공급하기 위해서는, 도 10b 및 도 10c에서 알 수 있듯이, 차아지 펌프 (182)가 10개의 직렬 연결된 펌프단들로 구성되어야 한다. 이러한 경우, 10개의 펌프단들로 구성되는 차아지 펌프 (182)는 Vd=Vd1일 때 약 240㎂의 출력 전류 (Iout)를 공급할 수 있다. 이는 제 2 프로그램 시간 (T1-Tcycle) 동안 동시에 프로그램될 데이터 비트 수가 많아짐을 의미한다. 반면, 본 발명의 제 2 실시예에 따른 차아지 펌프 (182)의 크기는 제 1 실시예 (Vd=Vd1)에 따른 것과 비교하여 볼 때 추가된 2개의 펌프단들에 비례하여 다소 증가될 것이다.

도 11은 본 발명의 제 2 실시예의 프로그램 방법에 따른 셀 전류와 프로그램 시간의 관계를 보여주는 도면이다. 이하, 본 발명의 제 2 프로그램 방법이 참조 도면들에 의거하여 설명된다.

프로그램 동작이 시작되면, 도 7에 도시된 메모리 셀 어레이 (110)의 워드 라인들 중 하나의 워드 라인이 상기 행 디코더 (120)에 의해서 선택되고, 상기 어레이 (110)에 연결된 비트 라인들 중 워드 단위 즉, 16개의 비트 라인들이 상기 열 디코더 (130) 및 상기 열 패스 게이트 (140)에 의해서 선택된다. 이러한 동작의 결과로서, 상기 선택된 워드 라인과 상기 선택된 비트 라인들의 교차 영역들에 배열된 16개의 플래시 메모리 셀들이 선택된다.

그 다음에, 상기 프로그램 구간 제어 회로 (150)로부터의 제 1 프로그램 구간 신호 (PGM_BL0)가 로우 레벨에서 하이 레벨로 천이될 때, 상기 선택 회로 (170)는 상기 데이터 입력 버퍼 회로 (160)에 임시적으로 저장된 프로그램될 데이터 비트들 중 제 1 데이터 비트와 상기 제 1 프로그램 구간 신호 (PGM_BL0)에 응답해서 제 1 데이터 라인 선택 신호 (DLSEL0)를 활성화시킨다. 이는 기입 드라이버 회로 (190)를 통해 펌프 회로 (180)로부터의 드레인 전압 (Vd=Vd2) 및 전류 (Iout)가 상기 선택된 비트 라인들 중 상기 제 1 데이터 비트에 대응하는 제 1 비트 라인으로 공급되게 한다. 결과적으로, 상기 제 1 비트 라인에 연결된 제 1 플래시 메모리 셀은 프로그램되기 시작한다. 이때, 앞서 설명된 바와같이, 상기 제 1 플래시 메모리 셀을 통해 흐르는 셀 전류가 약 200㎂의 피크 전류 (Ipeak)에 상응하며, 상기 제 1 플래시 메모리 셀은 제 1 프로그램 시간 (T1') 동안 문턱 전압 (Vth1)까지 프로그램될 것이다. 앞서 설명된 바와 같이, 상기 시간 (T1')은 도 6의 시간 (T1)보다 짧다 (T1'〈T1).

계속해서, 도 11에 도시된 바와 같이, 제 1 프로그램 시간 (T1')이 경과한 후, 상기 제 1 프로그램 구간 신호 (PGM_BL0)가 하이 레벨에서 로우 레벨로 천이한다. 이와 동시에, 상기 프로그램 구간 제어 회로 (150)는 상기 프로그램될 데이터 비트들 중 제 2 데이터 비트의 프로그램을 알리는 제 2 프로그램 구간 신호 (PGM_BL1)를 활성화시킨다. 이에 따라, 상기 제 2 데이터 비트에 대응하는 제 2 플래시 메모리 셀의 프로그램 동작이 앞서 설명된 것과 동일한 과정을 통해 수행된다. 마찬가지로, 상기 제 2 플래시 메모리 셀을 통해 흐르는 셀 전류는 약 200㎂의 최대 전류 (Ipeak)에 상응하며, 제 2 플래시 메모리 셀은 제 1 프로그램 시간 (T1') 동안 문턱 전압 (Vth1)까지 프로그램될 것이다.

이후, 상기 프로그램될 데이터 비트들 중 나머지 데이터 비트들에 대응하는 플래시 메모리 셀들 역시 앞서 설명된 것과 동일한 과정을 통해 문턱 전압 (Vth1)까지 순차적으로 프로그램된다. 상기 프로그램될 데이터 비트들에 대응하는 플래시 메모리 셀들 모두 문턱 전압 (Vth1)까지 순차적으로 프로그램된 후, 펌프 회로 (180)의 전류 용량에 따라 상기 플래시 메모리 셀들이 동시에 또는 복수의 그룹들로 나누어 프로그램될 수 있다. 차아지 펌프 (182)의 전류 용량이 Ipeak(이 실시예에 있어서, 240㎂)라 가정하면, 동시에 프로그램될 데이터 비트 수 (N)는 제 2 프로그램 시간 (T2) 초기에 플래시 메모리 셀에 의해서 소모되는 셀 전류 (It1)와 펌프 회로 (180)의 전류 용량 (Ipeak)에 의해서 결정될 것이다 (It1×N≤Ipeak). 만약 N=16이라고 가정하면, 16개의 플래시 메모리 셀들은 동시에 프로그램될 것이다. 반면에, N=8인 경우, 16개의 플래시 메모리 셀들은 2개의 그룹들로 구분되며, 각 그룹은 순차적으로 프로그램될 것이다. 후자의 경우에 따른 프로그램 동작은 다음과 같다.

도 11에 도시된 바와 같이, 상기 프로그램 구간 제어 회로 (150)로부터의 프로그램 구간 신호 (PGM_BL16)가 로우 레벨에서 하이 레벨로 활성화될 때, 상기 프로그램될 데이터 비트들 중 하나의 그룹에 대응하는 데이터 라인 선택 신호들 (DLSEL0)-(DLSEL7)은 상기 선택 회로 (160)에 의해서 로우 레벨에서 하이 레벨로 동시에 활성화된다. 이는 기입 드라이버 회로 (190)를 통해 상기 제 1 프로그램 시간 (T1)에서 사용된 드레인 전압 (Vd2)보다 낮은 레벨의 드레인 전압 (Vd=Vd1) 및 전류가 상기 선택된 비트 라인들 중 상기 활성화된 신호들 (DLSEL0)-(DLSEL7)에 각각 대응하는 제 1 비트 라인 내지 제 8 비트 라인으로 공급되게 한다. 결과적으로, 상기 제 1 내지 제 8 비트 라인들에 각각 연결된 플래시 메모리 셀들은 제 2 프로그램 시간 (T2) (T2=Tcycle-T1) 동안 문턱 전압 (Vth1)에서 목표 문턱 전압 (Vth_pgm)까지 동시에 프로그램된다. 다른 그룹의 플래시 메모리 셀들 역시 앞서 설명된 것과 동일한 방법으로 프로그램될 것이다. 설명의 중복을 피하기 위해서, 이에 대한 설명은 여기서 생략된다.

이러한 일련의 과정에 따라 프로그램 동작이 종료된다. 본 발명의 제 2 프로그램 방법에 따르면, 총 프로그램 시간 (Tpgm)은 다음과 같다.

여기서, N은 프로그램하고자 하는 데이터 비트 수를 나타내고, 바이트 단위에서 N=8이고, 워드 단위에서 N=16이다. 그리고, r은 동시에 프로그램될 플래시 메모리 셀들의 그룹수를 나타내며, 앞서 설명된 바와 같이, 이는 전류 (It1)과 피크 전류 (Ipeak)에 따라 결정된다. 예컨대, T1=0.5㎲, T1'=0.3㎲, T2=1㎲, r=2일 때, 워드 단위의 총 프로그램 시간 (Tpgm)은 5.8㎲ (0.3㎲*16+0.5㎲*2)로 단축된다. 결과적으로, 본 발명의 제 2 프로그램 방법에 따른 총 프로그램 시간 (Tpgm)은 제 1 실시예의 그것에 비해 {(T1-T1')*16 + T2*(r-r')}만큼 단축될 수 있다.

여기서, r은 제 1 실시예에 따라 동시에 프로그램될 데이터 비트들의 그룹수를 나타내며, r'은 제 2 실시예에 따라 동시에 프로그램될 데이터 비트들의 그룹수를 나타낸다.

프로그램 동작이 수행되는 동안 소모되는 최대 전류는 플래시 메모리 셀의 최대 전류 (Ipeak)에 상응함을 앞서 설명된 프로그램 알고리즘으로부터 알 수 있다. 본 발명의 제 2 실시예에 따라 설계될 펌프 회로 (180)의 크기는 2개의 데이터 비트들을 동시에 프로그램하는 방법에 따라 설계된 펌프 회로와 비교하여 볼 때 상당히 감소된다. 개략적으로는, 본 발명의 제 2 실시예에 따른 펌프 회로의 크기는 2개의 데이터 비트들을 동시에 프로그램하는 방법에 따라 설계된 펌프 회로의 크기의 약 63%에 상응한다. 결과적으로, NOR형 플래시 메모리 장치의 집적도가 증가하고 상기 메모리 장치에서 사용되는 전원 전압이 낮아지더라도 펌프 회로로 인한 집적 회로 다이의 사이즈 증가없이 프로그램에 필요한 충분한 양의 전류를 공급할 수 있다.

게다가, 앞서 설명된 바와같이, NOR형 플래시 메모리 장치가 RWW 동작 모드를 갖기 때문에, 임의의 뱅크에서는 프로그램 동작이 수행되고, 다른 뱅크에서는 읽기 동작이 수행된다. 프로그램에 필요한 고전압 및 드레인 전류를 생성할 때 전원 노이즈가 생길 수 있음은 이 분야에 숙련된 자에게는 잘 알려져 있다. 프로그램 동안 생기는 전원 노이즈는 다른 뱅크에서 수행되는 읽기 동작에 영향을 미친다. 그러므로, 전원 노이즈의 원인이 되는 드레인 전류의 최대값 즉, 최대 전류가 적은 것이 바람직하다. 결과적으로, 본 발명의 제 1 및 제 2 프로그램 방법들을 이용함으로써 전원 노이즈의 원인이 되는 최대 전류가 줄어든다.

상술한 바와같이, 본 발명의 프로그램 방법들을 이용함으로써 단위 프로그램 시간 내에서 소모되는 최대 전류가 감소한다. 그러므로, NOR형 플래시 메모리 장치의 집적도가 증가하고 상기 메모리 장치에서 사용되는 전원 전압이 낮아지더라도 차지 펌프 회로로 인한 집적 회로 다이의 사이즈 증가없이 프로그램에 필요한 충분한 양의 전류를 공급할 수 있다. 뿐만아니라, 본 발명의 프로그램 방법들을 이용함으로써 총 프로그램 시간 역시 단축될 수 있다.

Claims

행들과 열들로 배열된 메모리 셀들의 어레이를 갖는 플래시 메모리 장치의 프로그램 방법에 있어서:

상기 메모리 셀들 중 적어도 하나의 메모리 셀을 선택하는 제 1 단계 및;

상기 선택된 메모리 셀을 목표 문턱 전압보다 낮은 소정의 문턱 전압까지 제 1 시간 동안 프로그램하는 제 2 단계를 포함하는 것을 특징으로 하는 프로그램 방법.
제 1 항에 있어서,

상기 플래시 메모리 장치는 NOR형 플래시 메모리 장치인 것을 특징으로 하는 프로그램 방법.
행들과 열들로 배열된 메모리 셀들의 어레이를 갖는 플래시 메모리 장치의 프로그램 방법에 있어서:

상기 메모리 셀들 중 적어도 2개의 메모리 셀들을 선택하는 제 1 단계 및;

상기 선택된 메모리 셀들 각각을 목표 문턱 전압보다 낮은 소정의 문턱 전압까지 순차적으로 제 1 시간 동안 프로그램하는 제 2 단계 및;

상기 선택된 메모리 셀들을 상기 소정의 문턱 전압에서 상기 목표 문턱 전압까지 제 2 시간 동안 동시에 프로그램하는 제 3 단계를 포함하는 것을 특징으로 하는 프로그램 방법.
제 3 항에 있어서,

상기 선택된 메모리 셀들에 각각 대응하는 열들 각각은 상기 제 2 단계에서 그리고 상기 제 3 단계에서 서로 상이한 레벨의 드레인 전압을 공급받는 것을 특징으로 하는 프로그램 방법.
제 4 항에 있어서,

상기 제 2 단계에서 상기 선택된 메모리 셀들에 각각 대응하는 열들로 공급되는 드레인 전압은 상기 제 3 단계에서 상기 선택된 메모리 셀들에 각각 대응하는 열들로 공급되는 드레인 전압보다 높은 것을 특징으로 하는 프로그램 방법.
제 4 항에 있어서,

상기 제 2 단계에서 상기 선택된 메모리 셀들에 각각 대응하는 열들로 공급되는 드레인 전압은 상기 제 3 단계에서 상기 선택된 메모리 셀들에 각각 대응하는 열들로 공급되는 드레인 전압과 동일한 것을 특징으로 하는 프로그램 방법.
제 3 항에 있어서,

상기 소정의 문턱 전압을 갖는 상기 선택된 메모리 셀들을 적어도 2개의 그룹들로 분류하는 제 4 단계 및;

상기 선택된 메모리 셀들이 상기 목표 문턱 전압을 갖도록 상기 선택된 메모리 셀들의 각 그룹을 순차적으로 프로그램하는 제 5 단계를 부가적으로 포함하며, 상기 각 그룹의 선택된 메모리 셀들은 상기 제 2 시간 동안 동시에 프로그램되는 것을 특징으로 하는 프로그램 방법.
제 7 항에 있어서,

상기 선택된 메모리 셀들에 각각 대응하는 열들 각각은 상기 제 2 단계에서 그리고 상기 제 5 단계에서 서로 상이한 레벨의 드레인 전압을 공급받는 것을 특징으로 하는 프로그램 방법.
제 8 항에 있어서,

상기 제 2 단계에서 상기 선택된 메모리 셀들에 각각 대응하는 열들로 공급되는 드레인 전압은 상기 제 5 단계에서 상기 선택된 메모리 셀들에 각각 대응하는 열들로 공급되는 드레인 전압보다 높은 것을 특징으로 하는 프로그램 방법.
제 8 항에 있어서,

상기 제 2 단계에서 상기 선택된 메모리 셀들에 각각 대응하는 열들로 공급되는 드레인 전압은 상기 제 5 단계에서 상기 선택된 메모리 셀들에 각각 대응하는 열들로 공급되는 드레인 전압과 동일한 것을 특징으로 하는 프로그램 방법.
제 3 항에 있어서,

상기 각 메모리 셀의 단위 프로그램 시간은 상기 제 1 시간 및 상기 제 2 시간의 합인 것을 특징으로 하는 프로그램 방법.
행들과 열들로 배열된 복수의 메모리 셀들의 어레이와;

상기 행들 중 하나의 행을 선택하는 행 선택 회로와;

상기 열들 중 일군의 열들을 선택하는 열 선택 회로와;

프로그램 동작이 수행되는 동안 상기 선택된 열들로 공급될 드레인 전압을 발생하는 펌프 회로와;

상기 선택된 행 및 열들에 의해서 지정된 메모리 셀들의 프로그램 구간을 나타내는 제 1 및 제 2 프로그램 구간 신호들을 발생하는 프로그램 구간 제어 회로와;

상기 지정된 메모리 셀들에 프로그램될 데이터 비트들과 상기 제 1 및 제 2 프로그램 구간 신호들에 응답해서 상기 선택된 열들을 지정하기 위한 선택 신호들을 발생하는 선택 회로 및;

상기 선택 신호들에 응답해서 상기 선택된 열들을 상기 펌프 회로로부터의 드레인 전압으로 구동하는 기입 드라이버 회로를 포함하며,

상기 프로그램 구간 제어 회로는 상기 선택된 메모리 셀들 각각이 목표 문턱 전압보다 낮은 소정의 문턱 전압까지 순차적으로 프로그램되도록 상기 선택된 메모리 셀들 각각에 대응하는 상기 제 1 프로그램 구간 제어 신호들을 발생하고, 상기 선택된 메모리 셀들이 상기 소정의 문턱 전압에서 상기 목표 문턱 전압까지 동시에 프로그램되도록 상기 제 2 프로그램 구간 신호를 발생하는 노어형 플래시 메모리 장치.
제 12 항에 있어서,

상기 선택된 메모리 셀들이 상기 소정의 문턱 전압까지 프로그램되는 제 1 시간 동안 상기 선택된 열들로 공급되는 제 1 드레인 전압은 상기 선택된 메모리 셀들이 상기 소정의 문턱 전압에서 상기 목표 문턱 전압까지 프로그램되는 제 2 시간 동안 상기 선택된 열들로 공급되는 제 2 드레인 전압과 상이한 노어형 플래시 메모리 장치.
제 13 항에 있어서,

상기 제 2 드레인 전압은 상기 제 1 드레인 전압보다 높은 노어형 플래시 메모리 장치.
제 13 항에 있어서,

상기 선택된 메모리 셀들 각각의 단위 프로그램 시간은 상기 제 1 시간 및 상기 제 2 시간의 합인 노어형 플래시 메모리 장치.
행들과 열들로 배열된 복수의 메모리 셀들의 어레이와;

상기 행들 중 하나의 행을 선택하는 행 선택 회로와;

상기 열들 중 일군의 열들을 선택하는 열 선택 회로와;

프로그램 동작이 수행되는 동안 상기 선택된 열들로 공급될 드레인 전압을 발생하는 펌프 회로와;

상기 선택된 행 및 열들에 의해서 지정된 메모리 셀들의 프로그램 구간을 나타내는 제 1 및 제 2 프로그램 구간 신호들을 발생하는 프로그램 구간 제어 회로와;

상기 지정된 메모리 셀들에 프로그램될 데이터 비트들과 상기 제 1 및 제 2 프로그램 구간 신호들에 응답해서 상기 선택된 열들을 지정하기 위한 선택 신호들을 발생하는 선택 회로 및;

상기 선택 신호들에 응답해서 상기 선택된 열들을 상기 펌프 회로로부터의 드레인 전압으로 구동하는 기입 드라이버 회로를 포함하며,

상기 프로그램 구간 제어 회로는 상기 선택된 메모리 셀들 각각이 목표 문턱 전압보다 낮은 소정의 문턱 전압까지 순차적으로 프로그램되도록 상기 선택된 메모리 셀들 각각에 대응하는 상기 제 1 프로그램 구간 제어 신호들을 발생하고, 상기 소정의 문턱 전압을 갖는 상기 선택된 메모리 셀들의 복수의 그룹들이 순차적으로 프로그램되도록 상기 그룹들에 각각 대응하는 상기 제 2 프로그램 구간 제어 신호들을 발생하되, 상기 각 그룹의 선택된 메모리 셀들은 동시에 프로그램되는 노어형 플래시 메모리 장치.
제 16 항에 있어서,

상기 선택된 메모리 셀들이 상기 소정의 문턱 전압까지 프로그램되는 제 1 시간 동안 상기 선택된 열들로 공급되는 제 1 드레인 전압은 상기 선택된 메모리 셀들이 상기 소정의 문턱 전압에서 상기 목표 문턱 전압까지 프로그램되는 제 2 시간 동안 상기 선택된 열들로 공급되는 제 2 드레인 전압과 상이하며, 상기 선택된 메모리 셀들 각각의 단위 프로그램 시간은 상기 제 1 시간 및 상기 제 2 시간의 합인 노어형 플래시 메모리 장치.
제 17 항에 있어서,

상기 제 2 드레인 전압은 상기 제 1 드레인 전압보다 높은 노어형 플래시 메모리 장치.