JP2006041165A - Ｎａｎｄ型不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】 シャント部付近のＷＬのオープンを抑制し、安定した歩留りを得ることが可能なＮＡＮＤ型不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】 半導体基板上に形成された複数のゲートが、前記半導体基板に形成されたソース及びドレインを共有して、直列に接続された複数のＮＡＮＤ列を具備し、各前記ＮＡＮＤ列の両端に配置されるセレクトゲート１０と、前記セレクトゲート間に配置された電荷蓄積領域であり、前記セレクトゲートにより制御される制御ゲートを構成する複数のワードライン９と、隣接する前記ＮＡＮＤ列間の、所定位置で分断された前記セレクトゲート１０間に形成され、前記半導体基板と上層配線とのコンタクトとなるシャント部１１を備え、分断された前記セレクトゲートは、夫々隣接する前記セレクトゲートと短絡されている。
【選択図】図２

Description

本発明は、特にシャント付近のワードラインのオープンの抑制を図ったＮＡＮＤ型不揮発性半導体記憶装置及びその製造方法に関するものである。

ＮＡＮＤ型不揮発性半導体記憶装置におけるメモリセルアレイは、例えば図１に示すように構成されている（例えば特許文献１参照）。この図に示すように、複数（例えば１６本）のメモリセル３が、ソース（図示せず）及びドレイン（図示せず）を共有して直列に接続されている。これらメモリセル３の両端には、メモリセル３のソース又はドレインを共有した選択トランジスタ４が配置されている。

このようなＮＡＮＤ型不揮発性半導体記憶装置において、これらのセルを構成する制御ゲート、セレクトゲート（以下ＳＧ）といった積層ゲートは、通常のＰＥＰ（Ｐｈｏｔｏ Ｅｔｃｈｉｎｇ Ｐｒｏｃｅｓｓ）により形成されている。すなわち、ゲートを構成する絶縁膜・導電膜を積層した後、フォトレジストを塗布し、ゲートパターンを焼き付けるが、このとき、近接効果によりパターンの疎な部分については、形成されるフォトレジストパターンが細ってしまう。

例えば、メモリセルアレイにおいて、ウエルとのコンタクトの形成されるシャント部には、ゲートが形成されないため、パターンが疎となり、シャント部近傍においてパターンの細りが生じる。そこで、図４に示すように、制御ゲートを構成するワードライン（以下ＷＬ）のマスクパターン１１５のシャント部１１１の形成される領域近傍に、予めバイアス１１６を設定し、パターンの補正を行っている。
特開２００２−５７２３０号公報

しかしながら、図５に示すように、ゲートパターン焼付け時の加工装置のゆらぎ等により、シャント部１１１近傍のＳＧ１１０のショートニング１１７が発生し、そのため、ＷＬパターン１１５のマスクバイアス１１６の設定されていない領域１１８が細り、ＷＬ１０９のオープンを引き起こしてしまうという問題があった。

そこで、本発明は、従来の問題を取り除き、シャント部付近のＷＬのオープンを抑制し、安定した歩留りを得ることが可能なＮＡＮＤ型不揮発性半導体記憶装置及びその製造方法を提供することを目的とするものである。

本発明の一態様によれば、半導体基板上に形成された複数のゲートが、前記半導体基板に形成されたソース及びドレインを共有して、直列に接続された複数のＮＡＮＤ列を具備し、各前記ＮＡＮＤ列の両端に配置されるセレクトゲートと、前記セレクトゲート間に配置された電荷蓄積領域であり、前記セレクトゲートにより制御される制御ゲートを構成する複数のワードラインと、隣接する前記ＮＡＮＤ列間の、所定位置で分断された前記セレクトゲート間に形成され、前記半導体基板と上層配線とのコンタクトとなるシャント部を備え、分断された前記セレクトゲートは、夫々隣接する前記セレクトゲートと短絡されていることを特徴とするＮＡＮＤ型不揮発性半導体記憶装置が提供される。

また、本発明の一態様によれば、半導体基板上のメモリセル形成領域に、ゲートを構成する絶縁膜及び導電膜を夫々形成する工程と、前記絶縁膜及び前記導電膜を、所定のマスクパターンを用いてパターニングし、セレクトゲート及びワードラインを形成する工程を備え、前記マスクパターンは、隣接する前記セレクトゲートのパターンがシャント部近傍で短絡し、前記ワードラインのパターンの前記シャント部に隣接する領域において、バイアスが設定されていることを特徴とするＮＡＮＤ型不揮発性半導体記憶装置の製造方法が提供される。

本発明の一実施態様によれば、シャント部付近のＷＬのオープンを抑制し、安定した歩留りを得ることが可能なＮＡＮＤ型不揮発性半導体記憶装置及びその製造方法を提供することができる。

以下本発明の実施形態について、図を参照して説明する。

図１にＮＡＮＤ型不揮発性半導体記憶装置のメモリセルアレイの構造を示す。図に示すように、半導体基板１は素子分離領域２により素子分離されており、この上に形成された複数のメモリセル３が、ソース（図示せず）及びドレイン（図示せず）を共有して直列に接続されている。これらメモリセル３の両端には、メモリセルのソース又はドレインを共有した選択トランジスタ４が配置されている。選択トランジスタのソース又はドレインは、ビット線コンタクト５を介してビット線６に、或いは共通ソースコンタクト７を介して共通ソース線８に接続されている。

このようなメモリセルアレイにおける、ウエルとのコンタクトの形成されるシャント部近傍の構造を図２に示す。複数のメモリセルを構成するＷＬ９の間で、選択トランジスタを構成するＳＧ１０は、シャント部１１により分断されており、シャント部１１近傍において隣接するＳＧ１０とブリッジ１２により短絡された構造となっている。

このようなメモリセルアレイを備えるＮＡＮＤ型不揮発性半導体記憶装置は、以下のように形成される。先ず、半導体基板上のメモリセル形成領域に、ゲートを構成する絶縁膜及び導電膜を夫々形成する。

次いで、これら絶縁膜及び導電膜をパターニングする。このとき、図３に示すように、隣接するＳＧのパターン１３がシャント部近傍でブリッジ１４により短絡し、ＷＬのパターン１５のシャント部１１に隣接する領域において、バイアス１６が設定されたマスクパターンが用いられる。このようなマスクパターンを用いて、フォトレジストの焼付けを行い、所定パターンのゲートが形成される。

そして、ソース・ドレイン領域が形成された後、層間膜、上層配線等が形成され、さらに周辺トランジスタ等が形成され、ＮＡＮＤ型不揮発性半導体記憶装置が構成される。

このように、シャント部近傍において、隣接するＳＧにブリッジを掛けて短絡することにより、ゲートパターン焼付け時の加工装置のゆらぎ等によるショートニングを抑制することができる。従って、ＷＬのオープンを抑制することができるため、設計マージンアップを図ることができ、安定したD／Ｓ（Ｄｉｅ Ｓｏｒｔｉｎｇ）及びＴｅｓｔ歩留りを得ることが可能となる。

このような構造において、ＳＧが短絡することにより、隣接するＳＧが同電位となるが、回路上何ら問題はない。また、ブリッジを入れるスペースも、デザインルール上可能な範囲に設計することが可能である。

尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。

ＮＡＮＤ型不揮発性半導体記憶装置のメモリセルアレイを示す図。 本発明の一態様におけるシャント部近傍の構造を示す図。 本発明の一態様におけるマスクパターンを示す図。 従来のマスクパターンを示す図。 従来のシャント部近傍の構造を示す図。

符号の説明

１ 半導体基板
２ 素子分離領域
３ メモリセル
４ 選択トランジスタ
５ ビット線コンタクト
６ ビット線
７ 共通ソースコンタクト
８ 共通ソース線
９、１０９ ワードライン
１０、１１０ セレクトゲート
１１、１１１ シャント部
１２ ブリッジ
１３、１１３ セレクトゲートパターン
１４ ブリッジパターン
１５、１１５ ワードラインパターン
１６、１１６ バイアス
１１７ ショートニング
１１８ ＷＬのマスクバイアスの設定されていない領域

Claims (2)

1. 半導体基板上に形成された複数のゲートが、前記半導体基板に形成されたソース及びドレインを共有して、直列に接続された複数のＮＡＮＤ列を具備し、
   各前記ＮＡＮＤ列の両端に配置されるセレクトゲートと、
   前記セレクトゲート間に配置された電荷蓄積領域であり、前記セレクトゲートにより制御される制御ゲートを構成する複数のワードラインと、
   隣接する前記ＮＡＮＤ列間の、所定位置で分断された前記セレクトゲート間に形成され、前記半導体基板と上層配線とのコンタクトとなるシャント部を備え、
   分断された前記セレクトゲートは、夫々隣接する前記セレクトゲートと前記シャント部近傍で短絡されていることを特徴とするＮＡＮＤ型不揮発性半導体記憶装置。
2. 半導体基板上のメモリセル形成領域に、ゲートを構成する絶縁膜及び導電膜を夫々形成する工程と、
   前記絶縁膜及び前記導電膜を、所定のマスクパターンを用いてパターニングし、セレクトゲート及びワードラインを形成する工程を備え、
   前記マスクパターンは、隣接する前記セレクトゲートのパターンがシャント部近傍で短絡し、前記ワードラインのパターンの前記シャント部に隣接する領域において、バイアスが設定されていることを特徴とするＮＡＮＤ型不揮発性半導体記憶装置の製造方法。

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