JP5553479B2 - 半導体装置及びその製造方法 - Google Patents
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Description
本発明の第1実施形態による半導体装置及びその製造方法について図1乃至図16を用いて説明する。図1は、本実施形態による半導体装置の1チップを示す平面図である。図2は、本実施形態による半導体装置の構造を示す断面図である。図3は、本実施形態による半導体装置におけるスタック構造のゲート電極のパターニングに用いるマスクを示す平面図である。図4は、図3に示すマスクを用いたドライエッチング後のメモリセルアレイ領域及びパッド領域を拡大して示す平面図である。図5乃至図16は、本実施形態による半導体装置の製造方法を示す工程断面図である。
本発明の第2実施形態による半導体装置及びその製造方法を図17乃至図19を用いて説明する。図17は、本実施形態による半導体装置の1チップを示す平面図である。図18は、本実施形態による半導体装置の構造を示す断面図である。図19は、本実施形態による半導体装置におけるスタック構造のゲート電極のパターニングに用いるマスクを示す平面図である。なお、第1実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本発明の第3実施形態による半導体装置及びその製造方法について図20及び図21を用いて説明する。図20は、本実施形態による半導体装置の1チップを示す平面図である。図21は、本実施形態による半導体装置におけるスタック構造のゲート電極のパターニングに用いるマスクを示す平面図である。なお、第1及び第2実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本発明の第4実施形態による半導体装置及びその製造方法について図22及び図23を用いて説明する。図23は、本実施形態による半導体装置の構造を示す断面図である。図24は、本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第1乃至第3実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本発明は上記実施形態に限らず種々の変形が可能である。
12…メモリセルアレイ領域
14…パッド領域
16…半導体基板
18…素子分離絶縁膜
20…トンネル絶縁膜
22…ポリシリコン膜
22R…フローティングゲート
22D…フローティングゲート
24…ONO膜
26…ポリシリコン膜
26R…コントロールゲート
26D…コントロールゲート
28R…ソース/ドレイン領域
28D…ソース/ドレイン領域
30…サイドウォールスペーサ
32…サイドウォールスペーサ
34…フラッシュメモリセル
36R…ゲート配線
36D…ゲート配線
38…ダミーセル
39…層間絶縁膜
40…多層配線
42…パッド電極
44…マスク
46…メモリパターン領域
48…ダミーパターン領域
50…フォトレジスト膜
52…シリコン窒化膜
54…フォトレジスト膜
56…フォトレジスト膜
58…チップ
60…マクロモジュール
62…ダミーセルアレイ領域
64…マスク
66…ダミーパターン領域
68…チップ
70…マスク
72…ダミーパターン
74…フォトレジスト膜
100…チップ
102…メモリセルアレイ領域
104…パッド領域
106…マスク
108…パターン領域
110…チップ
112…メモリセルアレイ領域
114…マスク
116…パターン領域
Claims (6)
- 第1の領域及び第2の領域を有し、第1の方向に沿って延在する素子分離領域と、前記素子分離領域により画定される活性領域とをそれぞれ複数有する半導体基板上に、第1の絶縁膜を介して第1の導電膜を形成する工程と、
前記第1の領域の前記第1の導電膜をパターニングして、それぞれの前記活性領域上で第1の方向に延在し、それぞれが前記第1の方向とは異なる第2の方向で分離されているフローティングゲート材料を形成する工程と、
前記第1の領域の前記フローティングゲート材料上及び前記第2の領域の前記第1の導電膜上に、第2の絶縁膜を介して第2の導電膜を形成する工程と、
複数のメモリセルを形成するための第1のパターンと複数のダミーセルを形成するための第2のパターンとを有するマスクを用いて、前記第2の領域の前記第1の導電膜及び前記第1の領域の前記フローティングゲート材料と、前記第2の絶縁膜と、前記第2の導電膜とをドライエッチングし、前記ドライエッチングにおいて観測される特定波長の光の発光強度の変化に基づいて前記ドライエッチングの終点を検出する工程であって、
前記第1の領域に、前記フローティングゲート材料をパターニングして成る第1のフローティングゲートと、前記第1のフローティングゲート上で、前記素子分離領域上及び前記活性領域上にまたがって前記第2の方向に延在し、前記第2の導電膜から成る第1のコントロールゲートとを有する前記メモリセルを、当該ドライエッチングによって複数形成するとともに、
前記第2の領域に、前記素子分離領域上及び前記活性領域上にまたがって前記第2の方向に延在し、前記第1の導電膜から成る第2のフローティングゲートと、前記第2のフローティングゲート上で前記第2の方向に延在し、前記第2の導電膜から成る第2のコントロールゲートとを有する前記ダミーセルを、当該ドライエッチングによって複数形成する工程と
を有する
ことを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第2の領域は、外部との電気的接続を行うためのパッド電極が形成される前記半導体基板上の周縁領域である
ことを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第2の領域は、前記半導体基板上の回路モジュールが形成される領域における空き領域である
ことを特徴とする半導体装置の製造方法。 - 半導体基板上の第1の領域に形成された複数のメモリセルであって、前記半導体基板上に第1の絶縁膜を介して形成された第1のフローティングゲートと、前記第1のフローティングゲート上に第2の絶縁膜を介して形成された第1のコントロールゲートとをそれぞれ有する複数のメモリセルと、
前記半導体基板上の前記第1の領域と異なる第2の領域に形成された複数のダミーセルであって、第1の方向に延在し、複数の活性領域をそれぞれ画定する複数の素子分離領域と、前記半導体基板上に第3の絶縁膜を介して形成され、前記第1のフローティングゲートと同一導電膜より成り、前記素子分離領域上及び前記活性領域上にまたがって前記第1の方向とは異なる第2の方向に延在する第2のフローティングゲートと、前記第2のフローティングゲート上に第4の絶縁膜を介して形成され、前記第1のコントロールゲートと同一導電膜より成り、前記第2の方向に延在する第2のコントロールゲートとをそれぞれ有する複数のダミーセルと
を有する
ことを特徴とする半導体装置。 - 請求項4記載の半導体装置において、
前記第2の領域は、外部との電気的接続を行うためのパッド電極が形成される前記半導体基板上の周縁領域である
ことを特徴とする半導体装置。 - 請求項4記載の半導体装置において、
前記第2の領域は、前記半導体基板上の回路モジュールが形成される領域における空き領域である
ことを特徴とする半導体装置。
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