JP2008022009A - 不揮発性メモリー素子及びその製造方法 - Google Patents
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Abstract
【解決手段】不揮発性メモリー素子は、活性領域を含む半導体基板及び前記活性領域上の第1及び第2メモリーセルストリングを含む。第1メモリーセルストリングは、第1接地選択ライン及び第1ストリング選択ラインの間の活性領域を横切る複数の第1ワードラインを含み、複数の第1ワードラインの中の隣り合うラインの間に第1配置間隔が提供される。第2メモリーセルストリングは、第2接地選択ライン及び第2ストリング選択ラインの間の活性領域を横切る複数の第2ワードラインを含み、同じ第1配置間隔が複数の第2ワードラインの中の隣り合うラインの間に提供される。第1接地選択ラインは、第2接地選択ライン及び複数の第1ワードラインの間にあり、第2接地選択ラインは、第1接地選択ライン及び複数の第2ワードラインの間にある。
【選択図】図2A
Description
BIL バリア絶縁膜
CSG 電荷貯蔵ゲート
GIL ゲート絶縁膜
GSL 接地選択ライン
SSL ストリング選択ライン
TIL トンネル絶縁膜
WL ワードライン
Claims (41)
- 活性領域を含む半導体基板と、
第1接地選択ライン及び第1ストリング選択ラインの間の前記活性領域を横切って第1配置間隔を置いて互いに隣り合う複数の第1ワードラインを含む前記活性領域上の第1メモリーセルストリングと、
第2接地選択ライン及び第2ストリング選択ラインの間の前記活性領域を横切って前記第1配置間隔を置いて互いに隣り合う複数の第2ワードラインを含む前記活性領域上の第2メモリーセルストリングとを含み、
前記第1接地選択ラインは、前記第2接地選択ライン及び前記第1ワードラインの間にあり、前記第2接地選択ラインは、前記第1接地選択ライン及び前記第2ワードラインの間にあり、前記活性領域の中の前記第1及び第2接地選択ラインの間の領域には、前記ワードラインが無く、前記第1及び第2接地選択ラインの間の第2配置間隔は、前記第1配置間隔より少なくとも3倍大きいことを特徴とする不揮発性メモリー素子。 - 前記第2配置間隔は、前記第1配置間隔の3乃至4倍の範囲の内で前記第1配置間隔より大きいことを特徴とする請求項1に記載の不揮発性メモリー素子。
- 前記第2配置間隔は、前記第1配置間隔より3倍以上大きいことを特徴とする請求項1に記載の不揮発性メモリー素子。
- 前記第2配置間隔は、前記第1配置間隔より少なくとも4倍大きいことを特徴とする請求項1に記載の不揮発性メモリー素子。
- 前記第1ワードラインは、偶数番目の不揮発性メモリーセルワードライン及びダミーワードラインを含み、前記ダミーワードラインは、前記偶数番目のメモリーセルワードラインの中の一番目及び前記第1接地選択ラインの間にあり、前記接地選択ライン及び前記ダミーワードラインの間に前記第1配置間隔が提供され、前記ダミーワードライン及び前記偶数番目のメモリーセルワードラインの中の前記一番目の間に前記第1配置間隔が提供され、前記偶数番目のメモリーセルワードラインの中の終わり及び前記ストリング選択ラインの間に前記第1配置間隔が提供されることを特徴とする請求項1に記載の不揮発性メモリー素子。
- 前記第1ワードラインは、偶数番目のメモリーセルワードライン及びダミーワードラインを含み、前記ダミーワードラインは、前記偶数番目のメモリーセルワードラインの中の一番目及び前記第1接地選択ラインの間にあり、前記ダミーワードライン及び前記偶数番目のメモリーセルワードラインの中の前記一番目の間に第1配置間隔が提供され、前記接地選択ライン及び前記ダミーワードラインの間に第3配置間隔が提供され、前記第3配置間隔は、前記第1配置間隔より大きく、前記第1配置間隔の2倍以下であることを特徴とする請求項1に記載の不揮発性メモリー素子。
- 前記第3配置間隔は、前記第1配置間隔の1.5乃至2倍であることを特徴とする請求項6に記載の不揮発性メモリー素子。
- 前記第1ワードラインは、偶数番目のメモリーセルワードラインを含み、前記接地選択ライン及び前記偶数番目のメモリーセルワードラインの中の一番目の間に前記第1配置間隔の少なくとも3倍の間隔が提供され、前記偶数番目のメモリーセルワードラインの中の終わり及び前記ストリング選択ラインの間に前記第1配置間隔が提供され、前記活性領域の中の前記接地選択ライン及び前記偶数番目のメモリーセルワードラインの中の前記終わりのラインの間の領域には、前記ワードラインが無いことを特徴とする請求項1に記載の不揮発性メモリー素子。
- 前記第1及び第2メモリーセルストリングの各メモリーセルは、各々のワードライン及び前記活性領域の間の電荷貯蔵層と前記電荷貯蔵層及び前記ワードラインの間のバリア絶縁層を含むことを特徴とする請求項1に記載の不揮発性メモリー素子。
- 前記第1メモリーセルストリングの配列は、前記第2メモリーセルストリングの配列に対して鏡像対称であることを特徴とする請求項1に記載の不揮発性メモリー素子。
- 活性領域を含む半導体基板と、
前記活性領域を横切る接地選択ラインと、
前記活性領域を横切って前記接地選択ラインから離隔されたストリング選択ラインと、
前記接地選択ライン及び前記ストリング選択ラインの間の前記活性領域を横切って第1配置間隔を置いて隣り合う複数のメモリーセルワードライン及び前記複数のメモリーセルワードラインの中の一番目及び前記第1接地選択ラインの間にあり、前記複数のメモリーセルワードラインの中の前記一番目の間に前記第1配置間隔を置いて離隔されるダミーワードラインとを含み、
前記複数のメモリーセルワードラインの中の終わり及び前記ストリング選択ラインの間に第2配置間隔が提供され、前記第2配置間隔は、前記第1配置間隔より大きく、前記第1配置間隔の2倍以下であり、前記接地選択ライン及び前記ダミーワードラインの間に第3配置間隔が提供され、前記第3配置間隔は、前記第1配置間隔より大きく、前記第1配置間隔の2倍以下であることを特徴とする不揮発性メモリー素子。 - 前記第3配置間隔は、前記第1配置間隔の1.5乃至2倍であることを特徴とする請求項11に記載の不揮発性メモリー素子。
- 前記複数のメモリーセルワードラインは、第1メモリーセルワードラインを含み、前記活性領域を横切る第2接地選択ラインと、
前記活性領域を横切って前記第2接地選択ラインから離隔された第2ストリング選択ラインと、
前記第2接地選択ライン及び前記第2ストリング選択ラインの間の前記活性領域を横切る第2メモリーセルワードラインとを含み、
前記第1接地選択ラインは、前記第2接地選択ライン及び前記第1メモリーセルワードラインの間にあり、前記第2接地選択ラインは、前記第2ストリング選択ライン及び前記第1接地選択ラインの間にあり、前記活性領域の中の前記第1及び前記第2接地選択ラインの間の領域には、前記ワードラインが無く、前記第1及び前記第2接地選択ラインの間の第2配置間隔は、前記第1配置間隔より少なくとも3倍大きいことを特徴とする請求項11に記載の不揮発性メモリー素子。 - 前記第2配置間隔は、前記第1配置間隔の3乃至4倍の範囲の内で前記第1配置間隔より大きいことを特徴とする請求項13に記載の不揮発性メモリー素子。
- 前記第2配置間隔は、前記第1配置間隔より3倍以上に大きいことを特徴とする請求項13に記載の不揮発性メモリー素子。
- 前記第2配置間隔は、前記第1配置間隔より少なくとも4倍大きいことを特徴とする請求項13に記載の不揮発性メモリー素子。
- 各々の前記複数のワードライン及び前記活性領域の間に個別的に介される複数の電荷貯蔵層及び前記各々のワードライン及び前記電荷貯蔵層の間に個別的に介される複数のバリア絶縁膜を含むことを特徴とする請求項11に記載の不揮発性メモリー素子。
- 前記複数のメモリーセルワードラインは、偶数番目のメモリーセルワードラインを含むことを特徴とする請求項11に記載の不揮発性メモリー素子。
- 活性領域を含む半導体基板と、
前記活性領域を横切る接地選択ラインと、
前記活性領域を横切って前記接地選択ラインから離隔されたストリング選択ラインと、
前記接地選択ライン及び前記ストリング選択ラインの間の前記活性領域を横切る複数のメモリーセルワードラインとを含み、
隣り合う前記複数のメモリーセルワードラインの間及び前記複数のメモリーセルワードラインの中の終わり及び前記ストリング選択ラインの間に同じ第1配置間隔が提供され、前記接地選択ライン及び前記複数のメモリーセルワードラインの中の一番目の間に第2配置間隔が提供され、前記第2配置間隔は、前記第1配置間隔より少なくとも3倍大きく、前記活性領域の中の前記接地選択ライン及び前記複数のメモリーセルワードラインの中の前記一番目の間の領域には、前記ワードラインが無いことを特徴とする不揮発性メモリー素子。 - 前記第2配置間隔は、前記第1配置間隔より3倍大きいことを特徴とする請求項19に記載の不揮発性メモリー素子。
- 前記第2配置間隔は、前記第1配置間隔の4倍以下であることを特徴とする請求項19に記載の不揮発性メモリー素子。
- 前記複数のメモリーセルワードラインは複数の第1メモリーセルワードラインを含み、
前記活性領域を横切る第2接地選択ラインと、
前記活性領域を横切って前記第2接地選択ラインから離隔された第2ストリング選択ラインと、
前記第2接地選択ライン及び前記第2ストリング選択ラインの間の前記活性領域を横切る複数の第2メモリーセルワードラインとを含み、
前記第1接地選択ラインは、前記第2接地選択ライン及び前記第1メモリーセルワードラインの間にあり、前記第2接地選択ラインは、前記第2ストリング選択ライン及び前記第1接地選択ラインの間にあり、前記活性領域の中の前記第1及び第2接地選択ラインの間の領域には、前記ワードラインが無く、前記第1及び第2接地選択ラインの間の第2配置間隔は、前記第1配置間隔より少なくとも3倍大きいことを特徴とする請求項19に記載の不揮発性メモリー素子。 - 前記第2配置間隔は、前記第1配置間隔の3乃至4倍の範囲の内で前記第1配置間隔より大きいことを特徴とする請求項22に記載の不揮発性メモリー素子。
- 前記第2配置間隔は、前記第1配置間隔より3倍大きいことを特徴とする請求項22に記載の不揮発性メモリー素子。
- 前記第2配置間隔は、前記第1配置間隔より少なくとも4倍大きいことを特徴とする請求項22に記載の不揮発性メモリー素子。
- 各々の前記複数のワードライン及び前記活性領域の間に個別的に介される複数の電荷貯蔵層と、
前記各々の前記複数のワードライン及び前記電荷貯蔵層の間に個別的に介される複数のバリア絶縁膜とを含むことを特徴とする請求項19に記載の不揮発性メモリー素子。 - 前記複数のメモリーセルワードラインは、偶数個のメモリーセルワードラインを含むことを特徴とする請求項19に記載の不揮発性メモリー素子。
- 基板の上に蝕刻ターゲット層を形成する段階と、
前記基板の上に第1ハードマスクパターンを形成する段階と、
前記第1ハードマスクパターンの上に犠牲マスク層を形成する段階と、
前記犠牲マスク層の上に第2ハードマスクパターンを形成する段階と、
前記第1及び第2ハードマスクパターンの間の前記蝕刻ターゲット層の一部の領域が露出されるように前記第1及び第2ハードマスクパターンの間の前記犠牲マスク層の一部の領域を除去する段階と、
前記第1及び第2ハードマスクパターンの間に露出された前記蝕刻ターゲット層の一部の領域を蝕刻する段階とを含み、
前記第1選択ラインパターン及び一番目の奇数番目のワードラインパターンの間、隣り合う奇数番目のワードラインパターンの間及び終わりの奇数番目のワードラインパターン及び前記第2選択ラインパターンの間に同じ配置間隔が提供され、前記第1ハードマスクパターンは、第1物質を含み、
前記犠牲マスク層が形成された隣り合う奇数番目のワードラインパターンの側壁の間にギャップがあり、前記犠牲マスク層は、第2物質を含み、前記第1及び第2物質は、相違なる組成をもち、
前記第2ハードマスクパターンは、ダミーワードラインパターン及び偶数番目のワードラインパターンを含み、前記ダミーワードラインパターンは、前記第1選択ラインパターン及び前記一番目の奇数番目のワードラインパターンの間にあり、前記偶数番目のワードラインパターンは、隣り合う奇数番目のワードラインパターンの間及び前記終わりの奇数番目のワードラインパターンと前記第2選択ラインパターンの間にあり、前記第2ハードマスクパターンは、第3物質を含み、前記第2及び第3物質は、相違なる組成をもつことを特徴とする不揮発性メモリー素子の製造方法。 - 前記第1選択ラインパターン及び前記一番目の奇数番目のワードラインパターンの間に提供される前記配置間隔は、前記一番目の奇数番目のワードラインパターンの幅の3倍になることを特徴とする請求項28に記載の不揮発性メモリー素子の製造方法。
- 前記第1ハードマスクパターンは、シリコン窒化物を含み、前記犠牲マスク層は、ポリシリコンを含み、前記第2ハードマスクパターンは、シリコン酸化物を含むことを特徴とする請求項28に記載の不揮発性メモリー素子の製造方法。
- 前記奇数番目のワードラインパターンは、同じ幅をもち、隣り合う前記複数の奇数番目のワードラインパターンの間の前記配置間隔は、前記奇数番目のワードラインパターンの幅より大きいことを特徴とする請求項28に記載の不揮発性メモリー素子の製造方法。
- 前記蝕刻ターゲット層を形成する段階は、
前記基板の上に電荷貯蔵層を形成する段階と、
前記電荷貯蔵層の上にバリア絶縁層を形成する段階と、
前記バリア絶縁層の上にコントロールゲート層を形成する段階とを含むことを特徴とする請求項28に記載の不揮発性メモリー素子の製造方法。 - 基板の上に蝕刻ターゲット層を形成する段階と、
前記基板の上に複数の偶数番目のワードラインパターン及びダミーワードラインパターンを含む第1ハードマスクパターンを形成する段階と、
前記第1ハードマスクパターンの上に犠牲マスク層を形成する段階と、
前記犠牲マスク層の上に第2ハードマスクパターンを形成する段階と、
前記第1及び第2ハードマスクパターンの間の前記蝕刻ターゲット層の一部の領域が露出されるように前記第1及び第2ハードマスクパターンの間の前記犠牲マスク層の一部の領域を除去する段階と、
前記第1及び第2ハードマスクパターンの間に露出された前記蝕刻ターゲット層の一部の領域を蝕刻する段階とを含み、
前記偶数番目のワードラインパターンは、第1及び第2選択ラインパターンの間にあり、前記ダミーワードラインパターンは、前記第1選択ラインパターン及び一番目の偶数番目のワードラインパターンの間にあり、同じ第1配置間隔が前記ダミーワードラインパターン及び前記一番目の偶数番目のワードラインパターンの間に提供され、隣り合う偶数番目のワードラインパターンの間に提供され、第2配置間隔が前記第1選択ラインパターン及び前記ダミーワードラインパターンの間に提供され、終わりの偶数番目のワードラインパターン及び前記第2選択ラインパターンの間に提供され、前記第2配置間隔は、前記第1配置間隔より小さく、前記第1ハードマスクパターンは、第1物質を含み、前記犠牲マスク層が形成された隣り合う偶数番目のワードラインパターンの側壁の間と前記ダミーワードラインパターン及び前記一番目の偶数番目のワードラインパターンの間にギャップがあり、前記犠牲マスク層は、第2物質を含み、前記第1及び第2物質は、相違なる組成をもち、
前記第2ハードマスクパターンは、前記ギャップの内に形成され、前記第2ハードマスクパターンは、奇数番目のワードラインパターンを含み、前記奇数番目のワードラインパターンは、隣り合う偶数番目のワードラインパターンの間及び前記ダミーワードラインパターンと前記一番目の偶数番目のワードラインパターンの間にあり、前記第2ハードマスクパターンは、第3物質を含み、前記第2及び第3物質は、相違なる組成をもち、
前記ダミーワードラインパターン及び前記第1選択ラインパターンの間の空間には、前記第2ハードマスクパターンが無い不揮発性メモリー素子の製造方法。 - 前記ダミーワードラインパターンと前記一番目の偶数番目のワードラインパターンの間及び隣り合う偶数番目のワードラインパターンの間に提供される前記第1配置間隔は、前記一番目の偶数番目のワードラインパターンの幅の3倍であることを特徴とする請求項33に記載の不揮発性メモリー素子の製造方法。
- 前記第2配置間隔は、前記一番目の偶数番目のワードラインパターンの幅より大きいが、前記一番目の偶数番目のワードラインパターンの幅の2倍以下であることを特徴とする請求項34に記載の不揮発性メモリー素子の製造方法。
- 前記第2配置間隔は、前記一番目の偶数番目のワードラインパターンの幅の1.5倍乃至2倍になることを特徴とする請求項33に記載の不揮発性メモリー素子の製造方法。
- 前記偶数番目のワードラインパターンは、同じ幅をもち、隣り合う前記複数の偶数番目のワードラインパターンの間の前記配置間隔は、前記偶数番目のワードラインパターンの前記幅より大きいことを特徴とする請求項33に記載の不揮発性メモリー素子の製造方法。
- 前記蝕刻ターゲット層を形成する段階は、
前記基板の上に電荷貯蔵層を形成する段階と、
前記電荷貯蔵層の上にバリア絶縁層を形成する段階と、
前記バリア絶縁層の上にコントロールゲート層を形成する段階とを含むことを特徴とする請求項33に記載の不揮発性メモリー素子の製造方法。 - 基板の上に蝕刻ターゲット層を形成する段階と、
第1及び第2選択ラインパターンの間に複数の奇数番目のワードラインパターンを含む第1ハードマスクパターンを形成する段階と、
前記第1ハードマスクパターンの上に犠牲マスク層を形成する段階と、
前記犠牲マスク層の上に第2ハードマスクパターンを形成する段階と、
前記第1及び第2ハードマスクパターンの間の前記蝕刻ターゲット層の一部の領域が露出されるように前記第1及び第2ハードマスクパターンの間の前記犠牲マスク層の一部の領域を除去する段階と、
前記第1及び第2ハードマスクパターンの間に露出された前記蝕刻ターゲット層の一部の領域を蝕刻する段階とを含み、
前記第1ハードマスクパターンは、第1及び第2選択ラインパターンの間にある複数の奇数番目のワードラインパターンを含み、同一な第1配置間隔が隣り合う奇数番目のワードラインパターンの間及び終わりの奇数番目のワードラインパターンと前記第2選択ラインパターンの間に提供され、第2配置間隔が前記第1選択ラインパターン及び一番目の奇数番目のワードラインパターンの間に提供され、前記第2配置間隔は、前記第1配置間隔より大きく、前記第1ハードマスクパターンは、第1物質を含み、
前記犠牲マスク層が形成された隣り合う第1ハードマスクパターンの側壁の間にギャップがあり、前記犠牲マスク層は、第2物質を含み、前記第1及び第2物質は、相違なる組成をもち、
前記第2ハードマスクパターンは、偶数番目のワードラインパターンを含み、前記偶数番目のワードラインパターンは、隣り合う奇数番目のワードラインパターンの間及び前記終わりの奇数番目のワードラインパターンと前記第2選択ラインパターンの間にあり、前記第1選択ラインパターン及び前記一番目の奇数番目のワードラインパターンの間の空間には、前記第2ハードマスクパターンが無く、前記第2ハードマスクパターンは、第3物質を含み、前記第2及び第3物質は、相違なる組成をもつ不揮発性メモリー素子の製造方法。 - 前記第1配置間隔は、前記一番目の奇数番目のワードラインパターンの幅の3倍になることを特徴とする請求項39に記載の不揮発性メモリー素子の製造方法。
- 前記蝕刻ターゲット層を形成する段階は、
前記基板の上に電荷貯蔵層を形成する段階と、
前記電荷貯蔵層の上にバリア絶縁層を形成する段階と、
前記バリア絶縁層の上にコントロールゲート層を形成する段階とを含むことを特徴とする請求項39に記載の不揮発性メモリー素子の製造方法。
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