TW201740278A - 用於存取異質記憶體的方法及含異質記憶體的記憶體模組 - Google Patents

Abstract

提供一種存取揮發性記憶體裝置、非揮發性記憶體裝置及對所述揮發性記憶體裝置及所述非揮發性記憶體裝置進行控制的控制器的方法、一種記憶體模組以及一種存取第一類型的快取記憶體及第二類型的主記憶體的方法。存取揮發性記憶體裝置、非揮發性記憶體裝置及對所述揮發性記憶體裝置及所述非揮發性記憶體裝置進行控制的控制器的方法包括：由所述控制器在第一定時經由第一線接收與所述揮發性記憶體裝置及所述非揮發性記憶體裝置相關聯的行位址；由所述控制器在第二定時經由第二線接收與所述非揮發性記憶體裝置相關聯的擴展位址；以及由所述控制器在第三定時經由第三線接收與所述非揮發性記憶體裝置及所述揮發性記憶體裝置相關聯的列位址。

Description

用於存取異質記憶體的方法及含異質記憶體的記憶體模組

本發明是有關於一種半導體記憶體裝置，且特別是有關於一種用於存取異質記憶體的方法及包括異質記憶體的記憶體模組。

半導體記憶體是指利用半導體（例如，矽（Si）、鍺（Ge）、砷化鎵（GaAs）、磷化銦（InP）等）進行實作的記憶體裝置。半導體記憶體裝置通常被分類為揮發性記憶體裝置或非揮發性記憶體裝置。

揮發性記憶體裝置是指在斷電時會丟失儲存在其中的資料的記憶體裝置。所述揮發性記憶體裝置包括靜態隨機存取記憶體（static random access memory，SRAM）、動態隨機存取記憶體（dynamic random access memory，DRAM）、同步動態隨機存取記憶體等。非揮發性記憶體裝置是指即使在斷電時也能保持儲存在其中的資料的記憶體裝置。非揮發性記憶體裝置包括唯讀記憶體（read only memory，ROM）、可程式設計唯讀記憶體（programmable read only memory，PROM）、電可程式設計唯讀記憶體（electrically programmable read only memory，EPROM）、電可擦除可程式設計唯讀記憶體（electrically erasable and programmable read only memory，EEPROM）、快閃記憶體裝置、相變隨機存取記憶體（phase-change random access memory，PRAM）、磁性隨機存取記憶體（magnetic random access memory，MRAM）、電阻式隨機存取記憶體（resistive random access memory，RRAM）、鐵電隨機存取記憶體（ferroelectric random access memory，FRAM）等。

由於動態隨機存取記憶體的反應速度及運行速度通常非常快，因此動態隨機存取記憶體被廣泛用作系統的主記憶體。然而，由於動態隨機存取記憶體是當電源被關閉時資料會丟失的揮發性記憶體，因此使用單獨裝置來保持儲存在動態隨機存取記憶體中的資料。此外，由於動態隨機存取記憶體使用電容器儲存資料，而單位胞元的大小通常是大的，從而難以在有限的區域內增大動態隨機存取記憶體的容量。

本發明概念的實施例提供一種通過使用非揮發性記憶體及揮發性記憶體而具有大容量及高性能的非揮發性記憶體模組。

本發明概念的實施例的一個方面涉及提供一種存取揮發性記憶體裝置、非揮發性記憶體裝置及對所述揮發性記憶體裝置及所述非揮發性記憶體裝置進行控制的控制器的方法，所述方法包括：由所述控制器在第一定時經由第一線接收與所述揮發性記憶體裝置及所述非揮發性記憶體裝置相關聯的行(row)位址；由所述控制器在第二定時經由第二線接收與所述非揮發性記憶體裝置相關聯的擴展位址；以及由所述控制器在第三定時經由第三線接收與所述非揮發性記憶體裝置及所述揮發性記憶體裝置相關聯的列(column)位址。所述第一線包括所述第二線及所述第三線。

本發明概念的實施例的另一方面涉及提供一種記憶體模組，所述記憶體模組包括：非揮發性記憶體裝置；揮發性記憶體裝置；以及控制器，用以控制所述非揮發性記憶體裝置及所述揮發性記憶體裝置，其中所述控制器在第一定時經由第一線接收與所述揮發性記憶體裝置及所述非揮發性記憶體裝置相關聯的行位址，在第二定時經由第二線接收與所述非揮發性記憶體裝置相關聯的擴展位址，以及在第三定時經由第三線接收與所述非揮發性記憶體裝置及所述揮發性記憶體裝置相關聯的列位址。

本發明概念的實施例的又一方面涉及提供一種存取第一類型的快取記憶體及第二類型的主記憶體的方法，所述方法包括：使用多個序列經由與所述第一類型的快取記憶體相關聯的位址線將共用位址發送至所述第一類型的所述快取記憶體及所述第二類型的所述主記憶體；以及使用至少一個序列經由與所述第一類型的所述快取記憶體相關聯的所述位址線將擴展位址發送至所述第二類型的所述主記憶體。

根據本發明的更進一步的實施例，操作其中含有揮發性記憶體裝置及非揮發性記憶體裝置的記憶體系統的方法包括在提供主動命令的同時，經由第一位址線向記憶體控制器提供與所述揮發性記憶體裝置及所述非揮發性記憶體裝置相關聯的行位址。接下來，自提供所述行位址起開始，在經過第一時間間隔之後，經由第一位址線中的至少某些第一位址線向所述記憶體控制器提供與所述揮發性記憶體裝置及所述非揮發性記憶體裝置相關聯的列位址。除提供所述列位址之外，同時還經由第一位址線中的至少附加的多條第一位址線提供非揮發性擴展區塊位址。所述向所述記憶體控制器提供列位址也可經由第一位址線中的至少某些第一位址線在向所述記憶體控制器提供啟動擴展命令的同時來執行。

根據本發明的某些進一步的實施例，可執行從所述揮發性記憶體裝置讀取標記並接著將所述標記與所述非揮發性擴展區塊位址進行比較以判斷其之間的等價性的操作。可更進一步地執行將具有髒狀態的髒標誌與寫入資料同時寫入至所述揮發性記憶體裝置中的操作。此外，在從所述揮發性記憶體裝置讀取標記並將所述標記與所述非揮發性擴展區塊位址進行比較以判斷其之間具有不等價性之後，可接著從所述揮發性記憶體裝置讀取髒標誌。

圖1是說明根據本發明概念實施例的使用者系統的方塊圖。參照圖1，使用者系統10包括非揮發性記憶體模組100、處理器101、晶片組102、圖形處理單元（graphic processing unit，GPU）103、輸入/輸出裝置104及儲存裝置105。在實施例中，使用者系統10可為計算系統，例如電腦、筆記本電腦、伺服器、工作站、可擕式通信終端、個人數位助理（personal digital assistant，PDA）、可擕式多媒體播放機（portable multimedia player，PMP）、智慧手機或可穿戴式裝置。

處理器101可控制使用者系統10的整體操作。處理器101可執行使用者系統10的各種操作且可處理資料。

非揮發性記憶體模組100可直接連接至處理器101。舉例來說，非揮發性記憶體模組100中的每一者可具有雙列直插記憶體模組（dual in-line memory module，DIMM）的形式且可安裝在直接連接至處理器101的雙列直插記憶體模組插口中，以與處理器101進行通信。在實施例中，非揮發性記憶體模組100中的每一者可基於非揮發性雙列直插記憶體模組協定與處理器101進行通信。

非揮發性記憶體模組100中的每一者可被用作主記憶體或工作記憶體（或運行記憶體）。非揮發性記憶體模組100中的每一者可包括非揮發性記憶體及揮發性記憶體。所述非揮發性記憶體包括即使在斷電時也不會丟失儲存在其中的資料的記憶體，例如唯讀記憶體（ROM）、可程式設計唯讀記憶體（PROM）、電可程式設計唯讀記憶體（EPROM）、電可擦除可程式設計唯讀記憶體（EEPROM）、快閃記憶體、相變隨機存取記憶體（PRAM）、磁性隨機存取記憶體（MRAM）、電阻式隨機存取記憶體（RRAM）或鐵電隨機存取記憶體（FRAM）。所述揮發性記憶體可包括在斷電時會丟失儲存在其中的資料的記憶體，例如靜態隨機存取記憶體（SRAM）、動態隨機存取記憶體（DRAM）或同步動態隨機存取記憶體（synchronous dynamic random access memory，SDRAM）。

在實施例中，每一非揮發性記憶體模組100中的非揮發性記憶體可被用作使用者系統10的主記憶體或處理器101的主記憶體，且每一非揮發性記憶體模組100中的揮發性記憶體可被用作使用者系統10的快取記憶體、處理器101的快取記憶體或對應的非揮發性記憶體模組100的快取記憶體。

晶片組102可電連接至處理器101且可在處理器101的控制下對使用者系統10的硬體進行控制。舉例來說，晶片組102可經由主匯流排分別連接至圖形處理單元103、輸入/輸出裝置104及儲存裝置105且可對所述主匯流排執行橋接操作（bridge operation）。

圖形處理單元103可執行用於輸出使用者系統10的圖像資料的一系列算數運算。在實施例中，圖形處理單元103可以片上系統（system-on-chip，SoC）的形式嵌入處理器101中。

輸入/輸出裝置104可包括使得將資料或指令輸入至使用者系統10或者將資料輸出至外部裝置成為可能的各種裝置。舉例來說，輸入/輸出裝置104可包括使用者輸入裝置（例如鍵盤、小鍵盤、按鈕、觸摸面板、觸控式螢幕幕、觸控板、觸摸球、照相機、麥克風、陀螺儀感測器、振動感測器、壓電元件、溫度感測器及生物識別感測器）及使用者輸出裝置（例如液晶顯示器（liquid crystal display，LCD）、有機發光二極體（organic light emitting diode，OLED）顯示裝置、有源矩陣有機發光二極體（active matrix organic light emitting diode，AMOLED ）顯示裝置、發光二極體（light emitting diode，LED）、揚聲器及馬達）。

儲存裝置105可被用作使用者系統10的大型存放區媒體。儲存裝置105可包括大型存放區媒體（例如硬碟驅動器（hard disk drive，HDD）、固態驅動器（solid state drive，SSD）、記憶體卡及記憶體棒）。

圖2是說明圖1所示的非揮發性記憶體模組的方塊圖。參照圖1及圖2，非揮發性記憶體模組100包括模組控制器110、異質記憶體裝置120、資料緩衝器（data buffer，DB）130及串列存在檢測晶片（serial presence detect，SPD）140。

模組控制器110可從處理器101接收命令/位址CA並可回應於所接收的命令/位址CA而控制異質記憶體裝置120。舉例來說，模組控制器110可回應於來自處理器101的命令/位址CA而向異質記憶體裝置120提供命令/位址CA_n及命令/位址CA_v。

在實施例中，命令/位址CA_n可為用於控制包含在異質記憶體裝置120中的非揮發性記憶體123的命令/位址，且命令/位址CA_v可為用於控制包含在異質記憶體裝置120中的揮發性記憶體121的命令/位址。

以下，為便於說明起見，來自處理器101的命令/位址CA可被稱作“模組命令/位址”，從模組控制器110提供至揮發性記憶體121的命令/位址CA_v可被稱作“揮發性記憶體（volatile memory，VM）命令/位址”，且從模組控制器110提供至非揮發性記憶體（nonvolatile memory，NVM）控制器122的命令/位址CA_n可被稱作“非揮發性記憶體（NVM）命令/位址”。

在實施例中，可經由不同的命令/位址匯流排來提供非揮發性記憶體命令/位址CA_n及揮發性記憶體命令/位址CA_v。

在實施例中，模組控制器110可為寄存器時鐘驅動器（register clock driver，RCD）。

異質記憶體裝置120可包括揮發性記憶體121、非揮發性記憶體控制器122及非揮發性記憶體123。揮發性記憶體121可回應於來自模組控制器110的揮發性記憶體命令/位址CA_v而運行。揮發性記憶體121可回應于揮發性記憶體命令/位址CA_v而分別經由記憶體資料線MDQ及標記資料線TDQ來輸出資料及標記“TAG”。揮發性記憶體121可基於揮發性記憶體命令/位址CA_v寫入分別經由記憶體資料線MDQ及標記資料線TDQ接收的資料及標記。

非揮發性記憶體控制器122可回應於來自模組控制器110的非揮發性記憶體命令/位址CA_n而運行。舉例來說，基於來自模組控制器110的非揮發性記憶體命令/位址CA_n，非揮發性記憶體控制器122可在非揮發性記憶體123中對經由記憶體資料線MDQ接收的資料進行程式設計或可經由記憶體資料線MDQ輸出在非揮發性記憶體123中經過程式設計的資料。

非揮發性記憶體控制器122可執行用於控制非揮發性記憶體123的各種操作。舉例來說，非揮發性記憶體控制器122可執行例如垃圾收集、損耗平衡（wear leaveling）及位址轉換等操作以有效地使用非揮發性記憶體123。在實施例中，非揮發性記憶體控制器122可進一步包括例如錯誤糾正電路及亂數發生器（randomizer）等元件。

在實施例中，非揮發性記憶體控制器122可將包含在所接收的非揮發性記憶體命令/位址CA_n中的位址用作非揮發性記憶體123的邏輯位址。非揮發性記憶體控制器122可將所述邏輯位址轉換成非揮發性記憶體123的實體位址且可將所述經轉換的實體位址發送至非揮發性記憶體123。此外，非揮發性記憶體控制器122可將包含在所接收的非揮發性記憶體命令/位址CA_n中的命令轉換成用於非揮發性記憶體123的命令且可將所述經轉換的命令發送至非揮發性記憶體123。在實施例中，非揮發性記憶體控制器122可經由與記憶體資料線MDQ、標記資料線TDQ、發送非揮發性記憶體命令/位址CA_n的線及發送揮發性記憶體命令/位址CA_v的線分離的線來向非揮發性記憶體123提供所述經轉換的實體位址及命令。

在實施例中，揮發性記憶體121與非揮發性記憶體控制器122可共用同一記憶體資料線MDQ。

在實施例中，揮發性記憶體121與模組控制器110可共用標記資料線TDQ。作為另外一種選擇，揮發性記憶體121、非揮發性記憶體控制器122及模組控制器110可共用標記資料線TDQ。非揮發性記憶體控制器122或模組控制器110可經由標記資料線TDQ輸出標記“TAG”或可經由標記資料線TDQ接收標記“TAG”。

資料緩衝器130可經由記憶體資料線MDQ接收資料且可經由資料線DQ將所接收的資料提供至處理器101。作為另外一種選擇，資料緩衝器130可經由資料線DQ接收資料且可經由記憶體資料線MDQ輸出所接收的資料。在實施例中，資料緩衝器130可回應於模組控制器110的控制（例如，緩衝器命令（未示出））而運行。在實施例中，資料緩衝器130可區分記憶體資料線MDQ上的信號及資料線DQ上的信號。作為另外一種選擇，資料緩衝器130可阻擋記憶體資料線MDQ與資料線DQ之間的信號。也就是說，通過資料緩衝器130，記憶體資料線MDQ的信號可不影響資料線DQ，或通過資料緩衝器130，資料線DQ的信號可不影響記憶體資料線MDQ。

在實施例中，記憶體資料線MDQ可為包含在非揮發性記憶體（例如，揮發性記憶體、非揮發性記憶體、資料緩衝器等）中的元件之間的資料傳輸路徑，且資料線DQ可為非揮發性記憶體模組100與處理器101之間的資料傳輸路徑。標記資料線TDQ可為用於發送及接收標記“TAG”的傳輸路徑。

在實施例中，記憶體資料線MDQ、資料線DQ及標記資料線TDQ中的每一者可包括多條導線。此外，儘管未示出，但記憶體資料線MDQ、資料線DQ及標記資料線TDQ中的每一者可包括記憶體資料選通線MDQS、資料選通線DQS及標記資料選通線TDQS。以下，為了易於說明，省略了記憶體資料選通線MDQS、資料選通線DQS及標記資料選通線TDQS的參考編號及配置。然而，本發明概念的實施例可並不僅限於此。舉例來說，與記憶體資料選通線MDQS、資料選通線DQS及標記資料選通線TDQS連接的元件可與記憶體資料選通線MDQS、資料選通線DQS及標記資料選通線TDQS的信號同步地發送及接收資料或標記。

串列存在檢測晶片140可為可程式設計唯讀記憶體裝置（例如，電可擦除可程式設計唯讀記憶體（EEPROM））。串列存在檢測晶片140可包括非揮發性記憶體模組100的初始資訊或裝置資訊DI。在實施例中，串列存在檢測晶片140可包括裝置資訊DI（例如與非揮發性記憶體模組100相關聯的模組形式、模組配置、儲存容量、模組類型及執行環境）。當包括非揮發性記憶體模組100的使用者系統10啟動時，處理器101可從串列存在檢測晶片140讀取裝置資訊DI且可基於裝置資訊DI辨認非揮發性記憶體模組100。處理器101可基於從串列存在檢測晶片140讀取的裝置資訊DI來控制非揮發性記憶體模組100。

以下，為便於說明起見，假定揮發性記憶體121是動態隨機存取記憶體且非揮發性記憶體123是與非快閃記憶體。然而，本發明概念的實施例並不僅限於此。舉例來說，揮發性記憶體121可包括另一種類的隨機存取記憶體，且非揮發性記憶體123可包括另一種類的非揮發性記憶體裝置。在實施例中，非揮發性記憶體123可包括相變記憶體。

在實施例中，揮發性記憶體121可包括多個揮發性記憶體晶片，所述多個揮發性記憶體晶片中的每一者通過單獨晶片、單獨封裝等來進行實作。揮發性記憶體晶片可經由不同的記憶體資料線或不同的標記資料線與模組控制器110或非揮發性記憶體控制器122進行連接。

在實施例中，處理器101可將非揮發性記憶體模組100的非揮發性記憶體123用作主記憶體。也就是說，處理器101可將非揮發性記憶體123的儲存空間辨認為主記憶體區。揮發性記憶體121可作為處理器101的快取記憶體及非揮發性記憶體123的快取記憶體來運行。在實施例中，揮發性記憶體121可被用作回寫式快取記憶體（write-back cache）。也就是說，模組控制器110可回應於來自處理器101的模組命令/位址CA來判斷快取記憶體命中或快取記憶體未命中且可基於判斷結果來控制揮發性記憶體121或非揮發性記憶體123。

在實施例中，所述快取記憶體命中可表示與從處理器101接收的模組命令/位址CA對應的資料儲存在揮發性記憶體121中的情形。所述快取記憶體未命中可表示沒有與從處理器101接收的模組命令/位址CA對應的資料儲存在揮發性記憶體121中的情形。

在實施例中，模組控制器110可基於標記“TAG”來判斷是否發生快取記憶體命中或快取記憶體未命中。模組控制器110可基於對來自處理器101的模組命令/位址CA與標記“TAG”進行比較的結果來判斷是否發生快取記憶體命中或快取記憶體未命中。

在實施例中，標記“TAG”可包括位址的與儲存在揮發性記憶體121中的資料對應的一部分。在實施例中，模組控制器110可經由標記資料線TDQ來將標記“TAG”與揮發性記憶體121進行交換。在實施例中，當將資料寫入揮發性記憶體121中時，與所述資料對應的標記“TAG”可在模組控制器110的控制下與所述資料一起寫入。

在實施例中，揮發性記憶體121與非揮發性記憶體123可具有n：1直接映射關係。此處，“n”是自然數。也就是說，揮發性記憶體121可為非揮發性記憶體123的直接映射快取記憶體。舉例來說，揮發性記憶體121的第一揮發性儲存區可對應于非揮發性記憶體123的第一非揮發性儲存區至第n非揮發性儲存區。在這種情形中，第一揮發性儲存區域的大小可與非揮發性儲存區域中的每一者的大小相同。在實施例中，第一揮發性儲存區域可進一步包括用於儲存附加資訊（例如，標記、錯誤糾正碼、髒資訊等）的區域。

在實施例中，揮發性記憶體121與非揮發性記憶體123可具有n：k成組關聯映射關係。此處，“k”是小於“n”的自然數。也就是說，揮發性記憶體121可為非揮發性記憶體123的成組關聯快取記憶體。

儘管未在圖2中示出，但非揮發性記憶體模組100可進一步包括單獨記憶體（未示出）。所述單獨記憶體可儲存在非揮發性記憶體控制器122中使用的資訊（例如資料、程式及軟體）。舉例來說，所述單獨記憶體可儲存由非揮發性記憶體控制器122管理的資訊（例如映射表及快閃轉譯層（flash translation layer，FTL））。作為另外一種選擇，所述單獨記憶體可為臨時儲存從非揮發性記憶體123讀取的資料或將要儲存在非揮發性記憶體123中的資料的緩衝記憶體。

揮發性記憶體121可包括第一庫BANK1至第四庫BANK4。第一庫BANK1至第四庫BANK4可執行彼此獨立的寫入操作及讀取操作。舉例來說，第一庫BANK1至第四庫BANK4可對應於由雙倍數據速率動態隨機存取記憶體（double data rate dynamic random access memory，DDR DRAM）的規範定義的庫。

處理器101可存取基於雙列直插記憶體模組（DIMM）或非揮發性雙列直插記憶體模組（nonvolatile dual in-line memory module，NVDIMM）的非揮發性記憶體模組100。雙列直插記憶體模組或非揮發性雙列直插記憶體模組可具有與雙倍數據速率動態隨機存取記憶體相關聯的命令系統及位址系統。作為另外一種選擇，為使處理器101能夠存取雙列直插記憶體模組或非揮發性雙列直插記憶體模組的非揮發性記憶體123，非揮發性記憶體123可具有基於由雙倍數據速率動態隨機存取記憶體的規範所定義的第一庫BANK1至第四庫BANK4而組織的位址系統。舉例來說，非揮發性記憶體123的儲存空間可包括多個非揮發性擴展區塊NVM_BLK1至NVM_BLKn。所述多個非揮發性擴展區塊NVM_BLK1至NVM_BLKn中的每一者可包括第一庫BANK1至第四庫BANK4。

處理器101可將非揮發性記憶體123的儲存空間辨認為非揮發性記憶體模組100的儲存空間。處理器101可存取基於雙列直插記憶體模組或非揮發性雙列直插記憶體模組的非揮發性記憶體模組100。然而，雙列直插記憶體模組或非揮發性雙列直插記憶體模組的介面被定義為與雙倍數據速率動態隨機存取記憶體的規範一致。舉例來說，雙列直插記憶體模組或非揮發性雙列直插記憶體模組提供將揮發性記憶體121的第一庫BANK1至第四庫BANK4（或庫群組）區分開的位址系統且不提供能夠將所述多個非揮發性擴展區塊NVM_BLK1至NVM_BLKn區分開的位址系統。

也就是說，在其中非揮發性記憶體模組100基於傳統的雙列直插記憶體模組或非揮發性雙列直插記憶體模組來運行的情形中，可出現在存取操作期間處理器101不將所述多個非揮發性擴展區塊NVM_BLK1至NVM_BLKn區分開的問題。

為了解決這種問題，根據本發明概念的實施例，非揮發性記憶體模組100提供一種解決方法，在所述解決方法中，使用可選信號或可選線作為非揮發性擴展區塊位址（或擴展位址）以在雙列直插記憶體模組或非揮發性雙列直插記憶體模組的位址系統中將所述多個非揮發性擴展區塊NVM_BLK1至NVM_BLKn區分開。

圖3是說明其中將命令及位址發送至基於雙列直插記憶體模組或非揮發性雙列直插記憶體模組的非揮發性記憶體模組的過程的時序圖。在圖2及圖3中示出被傳送至模組控制器110的主動命令輸入線ACT_n及位址線A0至位址線A17的信號以及被傳送至資料緩衝器130的資料線DQ的信號。為便於說明起見，在圖3中不示出用於將第一庫BANK1至第四庫BANK4區分開的庫位址。

當經由主動命令輸入線ACT_n接收主動命令（或主動信號）ACT時，可經由第0位址線A0至第17位址線A17向模組控制器110提供第0位址ADDR0至第17位址ADDR17（例如，位址信號）。在實施例中，第1位址ADDR1至第17位址ADDR17可構成行位址，以用於在揮發性記憶體121中選擇所選庫的行或用於在非揮發性記憶體123中選擇所選非揮發性擴展區塊的所選庫的行。主動命令ACT可指示經由第0位址線A0至第17位址線A17接收的信號是行位址。

如果自輸入主動命令ACT起經過了預先定義的時間，則可經由第0位址線A0至第17位址線A17接收接下來的信號。經由第14位址線A14至第16位址線A16接收的信號可為第0命令CMD0至第2命令CMD2。經由第4位址線A4至第9位址線A9接收的信號可為第18位址ADDR18至第23位址ADDR23。舉例來說，第18位址ADDR18至第23位址ADDR23可構成列位址，以用於在揮發性記憶體121中選擇所選庫的列或用於在非揮發性記憶體123中選擇所選非揮發性擴展區塊的所選庫的列。

經由第0位址線A0至第2位址線A2接收的信號可指示突發次序BO0至BO2。舉例來說，突發次序BO0至BO2可指示當根據預先定義的或單獨確定的突發長度來接收或輸出資料段時資料段的次序。經由第三位址線A3接收的信號可指示突發類型BT。突發類型BT可包括“順序性的”或“交叉的”。第12位址線A12可指示突發截斷（burst chopping）BC。突發截斷BC可指示預先定義的或單獨確定的突發長度的不被使用的部分。第10位址線A10可指示自動預充電AP。

突發次序BO0至BO2、突發類型BT、自動預充電AP及突發截斷BC是用於設定非揮發性記憶體模組100的操作的可選資訊，而不是設定用於將儲存空間的各位置區分開的位址的可選資訊。非揮發性記憶體模組100可將經由位址線A0至位址線A3、位址線A10及位址線A12接收的信號中的至少某些信號與命令CMD0至命令CMD2一起辨認為用於將非揮發性擴展區塊NVM_BLK1至NVM_BLKn區分開的非揮發性擴展區塊位址。

當存取非揮發性記憶體模組100時，處理器101可在發送命令CMD0至命令CMD2的定時處經由位址線A0至位址線A3、位址線A10及位址線A12中的至少某些位址線來發送非揮發性擴展區塊位址。

當利用第0位址線A0至第2位址線A2發送非揮發性擴展區塊位址時，處理器101未能將突發次序BO0至BO2發送至非揮發性記憶體模組100且非揮發性記憶體模組100未能接收到突發次序BO0至BO2。在這種情形中，非揮發性記憶體模組100與處理器101可基於預先定義的或單獨確定的突發次序彼此通信。舉例來說，有關突發次序的資訊可儲存在串列存在檢測晶片140中且可在處理器101與非揮發性記憶體模組100初始化時由處理器101檢測。處理器101可基於所檢測的突發次序與非揮發性記憶體模組100進行通信。

當利用第3位址線A3發送非揮發性擴展區塊位址時，處理器101未能將突發類型BT發送至非揮發性記憶體模組100且非揮發性記憶體模組100未能接收到突發類型BT。在這種情形中，非揮發性記憶體模組100與處理器101可基於預先定義的或單獨確定的突發類型彼此通信。舉例來說，有關突發類型的資訊可儲存在串列存在檢測晶片140中且可在處理器101與非揮發性記憶體模組100初始化時由處理器101檢測。處理器101可基於所檢測的突發類型與非揮發性記憶體模組100進行通信。

當利用第12位址線A12發送非揮發性擴展區塊位址時，處理器101未能將突發截斷BC發送至非揮發性記憶體模組100且非揮發性記憶體模組100未能接收到突發截斷BC。在這種情形中，非揮發性記憶體模組100與處理器101可基於預先定義的或單獨確定的突發截斷彼此通信。舉例來說，有關突發截斷的資訊可儲存在串列存在檢測晶片140中且可在處理器101與非揮發性記憶體模組100初始化時由處理器101檢測。處理器101可基於所檢測的突發截斷與非揮發性記憶體模組100進行通信。

當利用第10位址線A10發送非揮發性擴展區塊位址時，處理器101未能將自動預充電AP發送至非揮發性記憶體模組100且非揮發性記憶體模組100未能接收到自動預充電AP。在這種情形中，非揮發性記憶體模組100可基於預先定義的或單獨確定的資訊來判斷是否執行自動預充電。

繼續參照圖3，當接收命令CMD0至命令CMD2時，位址線A11、位址線A13及位址線A17是預留線REV。因此，預留線REV可用以發送非揮發性擴展區塊位址。

當在發送主動命令ACT的第一定時接收與揮發性記憶體121及非揮發性記憶體123相關聯的行位址時，以及在接收命令CMD0至命令CMD2的第二定時發送與揮發性記憶體121及非揮發性記憶體123相關聯的列位址以及與非揮發性記憶體123相關聯的非揮發性擴展區塊位址時，可經由資料線DQ傳達資料。

圖4是說明根據本發明概念實施例的非揮發性記憶體模組的運行方法的流程圖。參照圖2至圖4，在操作S110中，當接收主動命令ACT時，模組控制器110可將經由第一線接收的第一位元用作行位址。舉例來說，所述第一線可為位址線A0至位址線A17。

在操作S120中，當接收命令CMD0至命令CMD2時，模組控制器110可將經由第二線接收的第二位元用作列位址。舉例來說，所述第二線可為位址線A4至位址線A9。

在操作S130中，當接收命令CMD0至命令CMD2時，模組控制器110可將經由第三線接收的第三位元用作非揮發性擴展區塊位址。舉例來說，所述第三線可包括位址線A0至位址線A3、位址線A10及位址線A12中的至少某些位址線。此外，所述第三線可包括位址線A11、位址線A13及位址線A17中的至少某些位址線。

參照位址線闡述本發明概念的實施例。然而，用語“位址線”只是為將與本發明概念相關聯的線與其他線區分開而設定的名稱。因此，本發明概念的實施例並不僅限於此。舉例來說，如參照圖3所闡述，儘管使用了用語“位址線”，但不是位址的命令CMD0至命令CMD2及可選信號BO0至BO2、突發截斷、突發類型及自動預充電也可經由“位址線”來傳達。

圖5是說明其中非揮發性記憶體模組在處理器的控制下寫入資料的方法的流程圖。參照圖1、圖2及圖5，在操作S210中，非揮發性記憶體模組100可從處理器101接收行位址、列位址、非揮發性擴展區塊位址及資料。所述行位址、所述列位址及所述非揮發性擴展區塊位址可被發送至模組控制器110作為模組命令/位址CA。所述資料可經由資料線DQ而設定至資料緩衝器130。模組控制器110可產生揮發性記憶體命令/位址CA_v且可將揮發性記憶體命令/位址CA_v發送至揮發性記憶體121及非揮發性記憶體控制器122。模組控制器110可產生非揮發性記憶體命令/位址CA_n且可將非揮發性記憶體命令/位址CA_n發送至非揮發性記憶體控制器122。

在操作S220中，模組控制器110或非揮發性記憶體控制器122可從揮發性記憶體121讀取與行位址及列位址對應的標記。舉例來說，模組控制器110可將用於請求讀取操作的揮發性記憶體命令/位址CA_v發送至揮發性記憶體121。舉例來說，揮發性記憶體121可在標記資料線TDQ上載入標記“TAG”且可在記憶體資料線MDQ上載入記憶體資料。模組控制器110或非揮發性記憶體控制器122可接收在標記資料線TDQ上載入的標記“TAG”及在記憶體資料線MDQ上載入的記憶體資料。

在操作S230中，模組控制器110或非揮發性記憶體控制器122可判斷是否產生命中或未命中。舉例來說，當從處理器101接收的非揮發性擴展區塊位址與從揮發性記憶體121讀取的標記相同時，可確定為命中。如果確定為命中，則省略操作S240及操作S250，且執行操作S260。

在操作S230中，當從處理器101接收的非揮發性擴展區塊位址與從揮發性記憶體121讀取的標記不同時，可確定為未命中。如果確定為未命中，則執行操作S240。

在操作S240中，模組控制器110或非揮發性記憶體控制器122判斷是否在揮發性記憶體121的與行位址及列位址對應的儲存空間中寫入有髒標誌。如果未在所述儲存空間中寫入所述髒標誌，則省略操作S250，且執行操作S260。

如果在操作S240中確定在所述儲存空間中寫入有所述髒標誌，則模組控制器110或非揮發性記憶體控制器122可執行操作S250。在操作S250中，模組控制器110或非揮發性記憶體控制器122可基於所述行位址、所述列位址及所述非揮發性擴展區塊位址在非揮發性記憶體123中寫入從揮發性記憶體121讀取的資料。舉例來說，模組控制器110可向非揮發性記憶體控制器122提供非揮發性記憶體命令/位址CA_n以請求寫入被載入在記憶體資料線MDQ上的資料。之後，執行操作S260。

在操作S260中，模組控制器110或非揮發性記憶體控制器122可基於行位址及列位址在揮發性記憶體121中寫入資料。模組控制器110可控制資料緩衝器130在記憶體資料線MDQ上載入經由資料線DQ接收的資料。模組控制器110可將用於請求寫入操作的揮發性記憶體命令/位址CA_v發送至揮發性記憶體121。

在操作S270中，模組控制器110或非揮發性記憶體控制器122可在揮發性記憶體121的與所述行位址及所述列位址對應的儲存空間中寫入髒標誌。可經由標記資料線TDQ將所述髒標誌與標記“TAG”一起寫入揮發性記憶體121中或經由記憶體資料線MDQ將所述髒標誌與資料一起寫入揮發性記憶體121中。舉例來說，模組控制器110或非揮發性記憶體控制器122可在標記資料線TDQ或記憶體資料線MDQ上載入將要被寫入為髒標誌的資訊。模組控制器110可向揮發性記憶體121提供揮發性記憶體命令/位址CA_v以請求寫入被載入在標記資料線TDQ或記憶體資料線MDQ上的資料。舉例來說，可將所述髒標誌與所述資料一起寫入。舉例來說，可同時執行操作S240與操作S250。

在操作S280中，模組控制器110或非揮發性記憶體控制器122可在與行位址及列位址對應的揮發性記憶體121中將非揮發性擴展區塊位址寫入為標記“TAG”。舉例來說，模組控制器110或非揮發性記憶體控制器122可在標記資料線TDQ上載入非揮發性擴展區塊位址。模組控制器110可向揮發性記憶體121提供揮發性記憶體命令/位址CA_v以請求寫入被載入在標記資料線TDQ上的資料。舉例來說，可將標記“TAG”與髒標誌或資料一起寫入。舉例來說，可同時執行操作S280與操作S240及操作S250。

圖6是說明其中非揮發性記憶體模組在處理器的控制下讀取資料的方法的流程圖。參照圖1、圖2及圖6，在操作S310中，非揮發性記憶體模組100可從處理器101接收行位址、列位址、非揮發性擴展區塊位址及資料。所述行位址、所述列位址及所述非揮發性擴展區塊位址可被發送至模組控制器110作為模組命令/位址CA。模組控制器110可產生揮發性記憶體命令/位址CA_v且可將所述揮發性記憶體命令/位址CA_v發送至揮發性記憶體121及非揮發性記憶體控制器122。模組控制器110可產生非揮發性記憶體命令/位址CA_n且可將所述非揮發性記憶體命令/位址CA_n發送至非揮發性記憶體控制器122。

在操作S320中，模組控制器110或非揮發性記憶體控制器122可從揮發性記憶體121讀取與所述行位址及所述列位址對應的標記。舉例來說，模組控制器110可將用於請求讀取操作的揮發性記憶體命令/位址CA_v發送至揮發性記憶體121。舉例來說，揮發性記憶體121可在標記資料線TDQ上載入標記“TAG”且可在記憶體資料線MDQ上載入記憶體資料。模組控制器110或非揮發性記憶體控制器122可接收被載入在標記資料線TDQ上的標記“TAG”及被載入在記憶體資料線MDQ上的記憶體資料。

在操作S330中，模組控制器110或非揮發性記憶體控制器122可判斷是否產生命中或未命中。舉例來說，當從處理器101接收的非揮發性擴展區塊位址與從揮發性記憶體121讀取的標記相同時，可確定為命中。如果確定為命中，則省略操作S340及操作S380，且執行操作S390。

在操作S330中，當從處理器101接收的非揮發性擴展區塊位址與從揮發性記憶體121讀取的標記不同時，可確定為未命中。如果確定為未命中，則執行操作S340。

在操作S340中，模組控制器110或非揮發性記憶體控制器122判斷是否在揮發性記憶體121的與所述行位址及所述列位址對應的儲存空間中寫入有髒標誌。如果未在所述儲存空間中寫入有所述髒標誌，則省略操作S350，且執行操作S360。

如果在操作S340中確定在所述儲存空間中寫入所述髒標誌，則模組控制器110或非揮發性記憶體控制器122可執行操作S350。在操作S350中，模組控制器110或非揮發性記憶體控制器122可基於所述行位址、所述列位址及所述非揮發性擴展區塊位址在非揮發性記憶體123中寫入從揮發性記憶體121讀取的資料。舉例來說，模組控制器110可向非揮發性記憶體控制器122提供非揮發性記憶體命令/位址CA_n以請求寫入被載入在記憶體資料線MDQ上的資料。之後，執行操作S360。

在操作S360中，模組控制器110或非揮發性記憶體控制器122可基於所述行位址、所述列位址及所述非揮發性擴展區塊位址從非揮發性記憶體123讀取資料。舉例來說，模組控制器110可向非揮發性記憶體控制器122提供非揮發性記憶體命令/位址CA_n以讀取資料並在記憶體資料線MDQ上載入所讀取的資料。

在操作S370中，模組控制器110或非揮發性記憶體控制器122可基於所述行位址及所述列位址在揮發性記憶體121中寫入資料。舉例來說，模組控制器110可向揮發性記憶體121提供揮發性記憶體命令/位址CA_v以寫入被載入在記憶體資料線MDQ上的資料。

在操作S380中，模組控制器110或非揮發性記憶體控制器122可在與所述行位址及所述列位址對應的揮發性記憶體121中將非揮發性擴展區塊位址寫入為標記“TAG”。舉例來說，模組控制器110或非揮發性記憶體控制器122可在標記資料線TDQ上載入非揮發性擴展區塊位址。模組控制器110可向揮發性記憶體121提供揮發性記憶體命令/位址CA_v以請求寫入被載入在標記資料線TDQ上的資料。舉例來說，可將標記“TAG”與資料一起寫入。舉例來說，可同時執行操作S380與操作S370。

在步驟S390中，非揮發性記憶體模組A200可輸出所述資料。舉例來說，模組控制器110可控制資料緩衝器130以輸出被載入在記憶體資料線MDQ上的資料。

表1及表2說明其中根據本發明概念的應用發送擴展位址（或非揮發性擴展區塊位址）的實例。在表1及表2中示出將要發送至非揮發性記憶體模組100的各種命令及根據所述命令的模組命令/位址CA。表1表2

參照圖2、表1及表2，可經由時鐘使能信號線CKE、晶片選擇使能信號線CS_n、主動命令輸入線ACT_n、命令輸入線RAS_n/A16、命令輸入線CAS_n/A15及命令輸入線WE_n/A14、庫群組輸入線BG0及庫群組輸入線BG1、庫位址輸入線BA0及庫位址輸入線BA1、晶片識別符線C0至晶片識別符線C2、突發截斷信號線BC_n/A12、位址線A11、位址線A13及位址線A17、自動預充電信號線A10/AP及位址線A0至A9發送模組命令/位址CA。

時鐘使能信號線CKE可在非揮發性記憶體模組100或揮發性記憶體121中發送用於控制輸入緩衝器及輸出驅動器的啟動及去啟動的內部時鐘及時鐘使能信號。可利用時鐘使能信號線CKE的前一迴圈及當前迴圈的電平來確定包含在模組命令/位址CA中的一種命令。

經由晶片選擇信號線CS_n發送的晶片選擇信號可指示在非揮發性記憶體模組100或揮發性記憶體121中模組命令/位址CA是有效的還是無效的。

主動命令輸入線ACT_n可傳輸主動命令ACT，且主動命令ACT可被辨認為主動命令。

命令輸入線RAS_n/A16、命令輸入線CAS_n/A15及命令輸入線WE_n/A14中的每一者用於多重目的。當主動命令ACT被啟動時，命令輸入線RAS_n/A16、命令輸入線CAS_n/A15及命令輸入線WE_n/A14可傳輸與位址線A14至位址線A16對應的行位址RA。當主動命令ACT被去啟動時，命令輸入線RAS_n/A16、命令輸入線CAS_n/A15及命令輸入線WE_n/A14中的每一者可傳輸命令。

庫群組輸入線BG0及庫群組輸入線BG1可傳輸指示將要被啟動的庫群組的庫群組信號BG。

庫群組輸入線BG0及庫群組輸入線BG1可傳輸指示將要被啟動的庫位址的庫位址BA。

晶片識別符線C0至晶片識別符線C2可傳輸用於在具有基於貫穿矽通路（through silicon via，TSV）加以堆疊的多個切片的三維結構中選擇每一切片的識別符。

突發截斷信號線BC_n/A12用於多重目的。當主動命令ACT被啟動時，突發截斷信號線BC_n/A12可傳輸與位址線A12對應的行位址RA。當主動命令ACT被去啟動且包含在模組命令/位址中的命令指示讀取操作時，突發截斷信號線BC_n/A12可傳輸指示是否執行突發截斷的突發截斷信號BC。

位址線A11、位址線A13及位址線A17用於多重目的。當主動命令ACT被啟動時，位址線A11、位址線A13及位址線A17中的每一者可傳輸行位址RA。當主動命令ACT被去啟動時，位址線A11、位址線A13及位址線A17中的每一者不可傳輸有效信號。舉例來說，位址線A11、位址線A13及位址線A17可為預留線。

自動預充電信號線A10/AP用於多重目的。當主動命令ACT被啟動時，自動預充電信號線A10/AP可傳輸與位址線A10對應的行位址RA。當主動命令ACT被去啟動且經由命令輸入線RAS_n/A16、命令輸入線CAS_n/A15及命令輸入線WE_n/A14傳輸的信號（例如，命令）具有預先定義的圖案（例如，預留圖案）時，自動預充電信號線A10/AP可傳輸指示是否執行自動預充電的自動預充電信號AP。此外，當主動命令ACT被去啟動且經由命令輸入線RAS_n/A16、命令輸入線CAS_n/A15及命令輸入線WE_n/A14傳輸的信號（例如，命令）具有預先定義的圖案（例如，預留圖案）時，自動預充電信號線A10/AP可傳輸啟動擴展命令EXT。

位址線A0至位址線A9用於多重目的。當主動命令ACT被啟動時，位址線A0至位址線A9中的每一者可傳輸行位址RA。當主動命令ACT被去啟動且命令輸入線RAS_n/A16、命令輸入線CAS_n/A15及命令輸入線WE_n/A14不具有預留圖案時，命令輸入線RAS_n/A16、命令輸入線CAS_n/A15及命令輸入線WE_n/A14中的每一者可傳輸列位址CA。當主動命令ACT被去啟動且命令輸入線RAS_n/A16、命令輸入線CAS_n/A15及命令輸入線WE_n/A14具有預留圖案時，命令輸入線RAS_n/A16、命令輸入線CAS_n/A15及啟動擴展命令EXT以及位址線A0至位址線A9中的每一者可傳輸擴展位址EA。

如表1及表2所示，可根據包含在模組命令/位址CA中的時鐘使能信號線CKE、晶片選擇使能信號線CS_n、主動命令輸入線ACT_n、命令輸入線RAS_n/A16、命令輸入線CAS_n/A15及命令輸入線WE_n/A14、庫群組輸入線BG0及庫群組輸入線BG1、庫位址輸入線BA0及庫位址輸入線BA1、晶片識別符線C0至晶片識別符線C2、突發截斷信號線BC_n/A12、位址線A11、位址線A13及位址線A17、自動預充電信號線A10/AP及位址線A0至A9來分別辨認包含在模組命令/位址CA中的命令及位址。

舉例來說，包含在模組命令/位址CA中的命令可包括：庫主動命令ACT（或主動命令）；庫啟動擴展命令EXT（或主動擴展命令）；供未來使用的預留RFU；具有突發長度為固定的“BL8”或突發截斷為“BC4”的讀取（讀取（固定BL8或BC4））；具有突發長度為固定的“BL8”或突發截斷為“BC4”且伴隨有自動預充電的讀取（具有自動預充電的讀取（固定BL8或BC4））；具有突發長度為 “BL8”作為預設值且在運行中進行調整的讀取（讀取（BL8，在運行中））；具有突發長度為“BL8”作為預設值、在運行中進行調整、且伴隨有自動預充電的讀取（具有自動預充電的讀取（BL8，在運行中））；具有突發截斷為“BC4”作為預設值且在運行中進行調整的讀取（讀取（BL4，在運行中））；以及具有突發截斷為“BC4”作為預設值、在運行中進行調整、且伴隨有自動預充電的讀取（具有自動預充電的讀取（BL4，在運行中））。

舉例來說，包含在模組命令/位址CA中的命令可包括：具有突發長度為固定的“BL8”或突發截斷為“BC4”的寫入（寫入（固定BL8或BC4））；具有突發長度為固定的“BL8”或突發截斷為“BC4”且伴隨有自動預充電的寫入（具有自動預充電的寫入（固定BL8或BC4））；具有突發長度為 “BL8”作為預設值且在運行中進行調整的寫入（寫入（BL8，在運行中））；具有突發長度為“BL8”作為預設值、在運行中進行調整、且伴隨有自動預充電的寫入（具有自動預充電的寫入（BL8，在運行中））；具有突發截斷為“BC4”作為預設值且在運行中進行調整的寫入（寫入（BL4，在運行中））；以及具有突發截斷為“BC4”作為預設值、在運行中進行調整、且伴隨自動預充電的寫入（具有自動預充電的寫入（BL4，在運行中））。

包含在模組命令/位址CA中的命令可進一步包括模式寄存器設定、刷新、自刷新入口（self-refresh entry）、自刷新出口（self-refresh exit）、單個庫預充電、預充電所有庫、無操作、裝置未選定、關機入口、關機出口、ZQ校準長及ZQ校準短。

在表1及表2中，“H”指示高電平，且“L”指示低電平。“V”指示被定義為“H”與“L”中的一者的特定電平。“X”指示定義的或未定義的（例如，浮動的）或不相關的電平。“RA”指示發送行位址RA。“CA”指示發送列位址CA。“RFU”指示供未來使用的預留。此處，用語“預留”是基於目前狀態而使用，且在提出本申請之後被定義並用於另一用途。“BG”指示發送庫群組信號BG。“BA”指示發送庫位址BA。“EA”指示發送擴展位址EA。“Op Code”指示發送操作碼。

在表1及表2中，定義庫啟動擴展命令EXT。當時鐘使能信號線CKE的信號在前面迴圈及當前迴圈中處於高電平“H”，晶片使能信號線CS_n的信號處於低電平“L”，主動命令輸入線ACT_n的信號處於高電平“H”，命令輸入線RAS_n/A16、命令輸入線CAS_n/A15及命令輸入線WE_n/A14的信號分別處於低電平“L”、高電平“H”及高電平“H”，且自動預充電信號線A10/AP的信號處於高電平“H”時，庫啟動擴展命令EXT可得到辨認。可經由位址線A0至位址線A9將擴展位址EA與庫啟動擴展命令EXT一起發送。

在實施例中，庫啟動擴展命令EXT可與庫主動命令ACT一起構成擴展主動命令ACTe。在實施例中，可連續地發送庫主動命令ACT及庫啟動擴展命令EXT，且不可在庫主動命令ACT及庫啟動擴展命令EXT之間發送另一命令。也就是說，發送包括庫主動命令ACT及庫啟動擴展命令EXT的擴展主動命令ACTe，且將行位址RA及擴展位址EA發送至非揮發性記憶體模組100。

在參照表1及表2闡述的實施例中，當命令輸入線RAS_n/A16、命令輸入線CAS_n/A15及命令輸入線WE_n/A14形成預留圖案（舉例來說，低電平“L”、高電平“H”及高電平“H”）且自動預充電信號線A10/AP的信號處於高電平“H”時，庫啟動擴展命令EXT得到辨認。然而，當自動預充電信號線A10/AP的信號處於低電平“L”時，庫啟動擴展命令EXT可得到辨認。在這種情形中，其中自動預充電信號線A10/AP的信號處於高電平“H”的命令可為用於供未來使用的預留命令RFU。在另一實施例中，當命令輸入線RAS_n/A16、命令輸入線CAS_n/A15及命令輸入線WE_n/A14形成預留圖案（舉例來說，低電平“L”、高電平“H”及高電平“H”）時，不管自動預充電信號線A10/AP的信號如何，庫啟動擴展命令EXT均得到辨認。

圖7是說明其中將命令及位址發送至基於雙列直插記憶體模組或非揮發性雙列直插記憶體模組的非揮發性記憶體模組的過程的應用的時序圖。在圖7中，第一圖表G1示出經由信號線傳輸的信號。第二圖表G2示出通過利用經由信號線傳輸的信號而簡要地表示的命令CMD、位址ADDR及資料DQ。

參照表1、表2、圖2及圖7，在T1處，將主動命令ACT作為命令CMD經由主動命令輸入線ACT_n來傳輸。此外，行位址RA作為位址ADDR經由命令輸入線RAS_n/A16、命令輸入線CAS_n/A15及命令輸入線WE_n/A14、突發截斷信號線BC_n/A12、位址線A11、位址線A13及位址線A17、自動預充電信號線A10/AP及位址線A0至位址線A9來傳輸。庫群組信號BG、庫位址BA及晶片識別符CID分別經由庫群組輸入線BG0及庫群組輸入線BG1、庫位址輸入線BA0及庫位址輸入線BA1及晶片識別符線C0至晶片識別符線C2來傳輸。

在T2處，將庫啟動擴展命令EXT作為命令CMD經由命令輸入線RAS_n/A16、命令輸入線CAS_n/A15及命令輸入線WE_n/A14以及自動預充電信號線A10/AP來傳輸。擴展位址EA作為位址ADDR經由位址線A0至位址線A9來傳輸。

主動命令ACT及庫啟動擴展命令EXT可連續地傳輸。主動命令ACT與行命令RA一起傳輸，且庫啟動擴展命令EXT與擴展位址EA一起傳輸。主動命令ACT及庫啟動擴展命令EXT可構成擴展主動命令ACTe。

在非揮發性記憶體模組100或揮發性記憶體121回應於擴展主動命令ACTe而完全啟動存取目標（即，儲存空間）之後，在T3處，將命令CMD經由命令輸入線RAS_n/A16、命令輸入線CAS_n/A15及命令輸入線WE_n/A14來傳輸。命令CMD可指示參照表1及表2闡述的命令中除主動命令ACT及庫啟動擴展命令EXT之外的其餘命令中的一者。列位址CA作為位址ADDR經由位址線A0至位址線A9來傳輸。庫群組信號BG及庫位址BA分別經由庫群組輸入線BG0及庫群組輸入線BG1以及庫位址輸入線BA0及庫位址輸入線BA1來傳輸。信號可作為選項OPT經由突發截斷信號線BC_n/A12及自動預充電信號線A10/AP來傳輸。

在T4處，可回應於在T3處傳輸的命令CMD來交換資料。

如上所述，根據本發明概念實施例的非揮發性記憶體模組100可用以基於命令輸入線RAS_n/A16、命令輸入線CAS_n/A15及命令輸入線WE_n/A14的信號或命令輸入線RAS_n/A16、命令輸入線CAS_n/A15、命令輸入線WE_n/A14及附加線（舉例來說，自動預充電信號線A10/AP）的信號來識別啟動擴展命令EXT。非揮發性記憶體模組100可基於啟動擴展命令EXT辨認擴展位址EA。

與主動命令ACT一起接收的行位址RA以及與命令CMD一起接收的列位址CA可共同應用至揮發性記憶體121及非揮發性記憶體123，且與啟動擴展命令EXT一起接收的擴展位址不可應用至揮發性記憶體121且可應用至非揮發性記憶體123。在實施例中，如參照圖5及圖6所闡述，擴展位址EA可被用作標記。

在實施例中，可將非揮發性記憶體模組100是否支援啟動擴展命令EXT儲存在串列存在檢測晶片140中。處理器101（參照圖1）可基於從串列存在檢測晶片140讀取的資訊來判斷非揮發性記憶體模組100是否支援啟動擴展命令EXT。如果非揮發性記憶體模組100支援啟動擴展命令EXT，如參照表1、表2及圖7所闡述，處理器101可將擴展主動命令ACTe發送至非揮發性記憶體模組100。如果非揮發性記憶體模組100不支援啟動擴展命令EXT，如參照圖3及圖4所闡述，處理器101可將非揮發性擴展區塊位址與主動命令ACT一起發送。

在其中處理器101發送擴展主動命令ACTe的情形中，非揮發性記憶體模組100或模組控制器110可從包含在擴展主動命令ACTe中的主動命令ACT獲得行位址RA且可從包含在擴展主動命令ACTe中的啟動擴展命令EXT獲得擴展位址EA。

圖8是說明其中非揮發性記憶體模組100從擴展主動命令ACTe獲得行位址RA、擴展位址EA及列位址CA的方法的流程圖。參照表1、表2、圖2、圖7及圖8，在操作S410中，非揮發性記憶體模組100將在接收主動命令ACT時經由第一線接收的第一位元用作行位址RA。舉例來說，可經由主動命令輸入線ACT_n來接收主動命令ACT。舉例來說，第一線可包括命令輸入線RAS_n/A16、命令輸入線CAS_n/A15及命令輸入線WE_n/A14、突發截斷信號線BC_nA12、位址線A11、位址線A13及位址線A17、自動預充電信號線A10/AP及位址線A0至位址線A9。

在操作S420中，非揮發性記憶體模組100將在接收啟動擴展命令EXT時經由第二線接收的第二位元用作擴展位址EA。舉例來說，可經由命令輸入線RAS_n/A16、命令輸入線CAS_n/A15及命令輸入線WE_n/A14或經由命令輸入線RAS_n/A16、命令輸入線CAS_n/A15、命令輸入線WE_n/A14及附加線（舉例來說，自動預充電信號線A10/AP）來接收啟動擴展命令EXT。第二線可為位址線A0至位址線A9。

在操作S410及操作S420中，與擴展主動命令ACTe一起接收行位址RA及擴展位址EA。

在操作S430中，非揮發性記憶體模組100將在接收命令CMD時經由第三線接收的第三位元用作列位址CA。可經由命令輸入線RAS_n/A16、命令輸入線CAS_n/A15及命令輸入線WE_n/A14接收命令CMD。第三線可為位址線A0至位址線A9。

圖9是說明根據本發明概念的另一實施例的圖1所示非揮發性記憶體模組的方塊圖。參照圖1及圖9，非揮發性記憶體模組200包括模組控制器210（或隨機存取記憶體控制裝置）、異質記憶體裝置220、資料緩衝器（DB）230及串列存在檢測晶片240。

模組控制器210可以與模組控制器110相似的方式運行。

異質記憶體裝置220可包括揮發性記憶體221、非揮發性記憶體控制器222及非揮發性記憶體223。揮發性記憶體221可回應於來自模組控制器210的揮發性記憶體命令/位址CA_v來運行。揮發性記憶體221可回應于揮發性記憶體命令/位址CA_v分別經由記憶體資料線MDQ及標記資料線TDQ來輸出資料及標記“TAG”。揮發性記憶體221可基於揮發性記憶體命令/位址CA_v來寫入分別經由記憶體資料線MDQ及標記資料線TDQ接收的資料及標記。

非揮發性記憶體控制器222可回應於來自模組控制器210的非揮發性記憶體命令/位址CA_n來運行。舉例來說，基於來自模組控制器210的非揮發性記憶體命令/位址CA_n，非揮發性記憶體控制器222可在非揮發性記憶體223中對經由記憶體資料線MDQ接收的資料進行程式設計或可經由記憶體資料線MDQ輸出在非揮發性記憶體223中經過程式設計的資料。

非揮發性記憶體控制器222可以與非揮發性記憶體控制器122相似的方式運行。

在實施例中，揮發性記憶體221與非揮發性記憶體控制器222可共用同一記憶體資料線MDQ。

在實施例中，揮發性記憶體221與模組控制器210可共用標記資料線TDQ。作為另外一種選擇，揮發性記憶體221、非揮發性記憶體控制器222及模組控制器210可共用標記資料線TDQ。非揮發性記憶體控制器222可經由標記資料線TDQ輸出標記“TAG”。

資料緩衝器230可以相似於與記憶體資料線MDQ及資料線DQ相關聯的資料緩衝器130的方式進行運行或配置。

串列存在檢測晶片240可以與串列存在檢測晶片140相似的方式進行運行或配置。

在實施例中，快取記憶體管理器215可對快取記憶體未命中位址指派交易標識TID並管理所述交易標識TID。第一，快取記憶體未命中可在與第一位址ADD_1相關聯的讀取操作期間產生。在這種情形中，快取記憶體管理器215可對快取記憶體未命中第一位址ADD_1指派第一交易標識TID1。第二，快取記憶體命中可在與第二位址ADD_2相關聯的讀取操作期間產生。在這種情形中，快取記憶體管理器215不可執行單獨操作。第三，快取記憶體未命中可在與第三位址ADD_3相關聯的讀取操作期間產生。在這種情形中，快取記憶體管理器215可對快取記憶體未命中第三位址ADD_3指派第二交易標識TID2。同樣地，快取記憶體命中可在與第四位址ADD_4及第五位址ADD_5相關聯的讀取操作中的每一者期間產生；當快取記憶體未命中在與第六位址ADD_6相關聯的讀取操作期間產生時，快取記憶體管理器215可對第六位址ADD_6指派第三交易標識TID3。第一交易標識至第三交易標識TID1、TID2、TID3中的每一者可被實作為單調增大。

也就是說，快取記憶體管理器215可管理快取記憶體未命中位址，以使每當產生快取記憶體未命中時，分別對快取記憶體未命中位址指派交易標識TID。在這種情形中，交易標識可單調增大。可將交易標識與指示是否產生快取記憶體命中的有效性資訊DQ_INFO一起提供至處理器101。

在實施例中，標記“TAG”可包括位址的一部分，其與儲存在揮發性記憶體221中的資料對應。在實施例中，模組控制器210可經由標記資料線TDQ來與揮發性記憶體221交換標記“TAG”。在實施例中，當在揮發性記憶體221中寫入資料時，與所述資料對應的標記“TAG”可在模組控制器210控制下與資料一起寫入揮發性記憶體221中。

詳細地說，回應於來自處理器101的讀取命令，可在固定延遲RL之後經由資料線DQ輸出讀取請求資料（read-requested data）。模組控制器210可基於快取記憶體核對操作的結果將經由資料線DQ輸出的資料的有效性資訊DQ_INFO發送至處理器101。有效性資訊DQ_INFO可包括與經由資料線DQ輸出的資料相關聯的有效性及交易標識TID。可參照有效性資訊DQ_INFO對處理器101提供能夠在延遲RL之後的時間點輸出的快取記憶體未命中資料。也就是說，處理器101可參照交易標識TID再次請求快取記憶體未命中資料。

在實施例中，揮發性記憶體221及非揮發性記憶體223可具有n：1直接映射關係（n為自然數）。也就是說，揮發性記憶體221可為非揮發性記憶體223的直接映射快取記憶體。舉例來說，揮發性記憶體221的第一揮發性儲存區可與非揮發性記憶體223的第一揮發性儲存區至第n揮發性儲存區對應。在這種情形中，第一揮發性儲存區的大小可與第一非揮發性儲存區至第n非揮發性儲存區中的每一者的大小相同。在實施例中，第一揮發性儲存區可進一步包括用於儲存附加資訊（例如，標記、錯誤糾正碼、髒資訊等）的區。

儘管在圖9中未示出，非揮發性記憶體模組200可進一步包括單獨記憶體（未示出）。所述單獨記憶體可儲存在非揮發性記憶體控制器222中使用的資訊（例如資料、程式及軟體）。舉例來說，所述單獨記憶體可儲存由非揮發性記憶體控制器222管理的資訊（例如映射表及快閃轉譯層（FTL））。作為另外一種選擇，所述單獨記憶體可為臨時儲存從非揮發性記憶體223讀取的資料或將要儲存在非揮發性記憶體223中的資料的緩衝記憶體。

以下，為便於說明起見，可將“_v”附加至與揮發性記憶體221相關聯的要素（例如，資料、標記、命令/位址等）。舉例來說，從模組控制器210輸出的用以控制揮發性記憶體221的揮發性記憶體命令/位址可由“CA_v”來表示，且在模組控制器210的控制下從揮發性記憶體221輸出的資料可由“DT_v”來表示。更詳細地說，用於在揮發性記憶體221中寫入資料的揮發性記憶體寫入命令可由“WR_v”來表示，且用於從揮發性記憶體221讀取資料的揮發性讀取命令可由“RD_v”來表示。

同樣地，“_n”可附接至與非揮發性記憶體223相關聯的元件（例如，資料、標記、命令/位址等）。舉例來說，從模組控制器210輸出的用以控制非揮發性記憶體223的非揮發性命令/位址可由“CA_n”來表示，且在模組控制器210的控制下從非揮發性記憶體223輸出的資料可由“DT_n”來表示。更詳細地說，用於在非揮發性記憶體223中寫入資料的非揮發性記憶體寫入命令可由“WR_n”來表示，且用於從非揮發性記憶體223讀取資料的非揮發性記憶體讀取命令可由“RD_n”來表示。

如上所述，根據本發明概念實施例的非揮發性記憶體模組200可參照對讀取請求資料執行快取記憶體核對操作的結果來提供與在固定延遲RL處輸出的資料相關聯的有效性資訊DQ_INFO。

圖10是說明圖9所示的非揮發性記憶體模組200的讀取操作的流程圖。參照圖1、圖9及圖10，非揮發性記憶體模組200回應於來自處理器101的讀取請求來輸出資料及與所述資料相關聯的有效性資訊DQ_INFO。

在操作S11中，處理器101可發送模組讀取命令及位址（RD及ADD）。非揮發性記憶體模組200可回應於所接收的模組讀取命令及位址（RD及ADD）來對揮發性記憶體221執行讀取操作。舉例來說，模組讀取命令及位址（RD及ADD）可包括用於讀取儲存在非揮發性記憶體模組200中的資料的讀取命令及與所述讀取資料對應的讀取位址。非揮發性記憶體模組200可讀取儲存在揮發性記憶體221的區的與所述讀取位址對應的部分中的資料及標記。

在操作S12中，非揮發性記憶體模組200可基於讀取結果來執行用於判斷快取記憶體命中或快取記憶體未命中的快取記憶體核對操作。如上所述，標記“TAG”包括與位址的一部分有關的資訊。非揮發性記憶體模組200可通過將標記“TAG”與所接收的位址進行比較來判斷是否發生快取記憶體命中或快取記憶體未命中。

在操作S13中，過程根據快取記憶體核對結果出現分支。如果所述位址的一部分與標記“TAG”相同，則非揮發性記憶體模組200可確定產生快取記憶體命中。否則非揮發性記憶體模組200可確定產生快取記憶體未命中。

如果產生快取記憶體命中，則在操作S14中，非揮發性記憶體模組200將從揮發性記憶體221讀取的資料及有效性資訊DQ_INFO發送至處理器101。有效性資訊DQ_INFO包括關於輸出資料是否對應於快取記憶體命中或快取記憶體未命中的資訊。處理器101可判斷經由有效性資訊DQ_INFO接收的資料DT_v是否為有效資料。也就是說，非揮發性記憶體模組200可向處理器101提供關於快取記憶體命中的資訊作為有效性資訊DQ_INFO，以使處理器101可將讀取資料辨認為有效資料。

如果產生快取記憶體未命中，則在操作S15中，非揮發性記憶體模組200將有效性資訊DQ_INFO發送至處理器101，其指示經由資料線DQ輸出的資料是無效資料。也就是說，非揮發性記憶體模組200可將指示快取記憶體未命中的有效性資訊DQ_INFO輸出至處理器101。在這種情形中，非揮發性記憶體模組200可向處理器101提供資料的交易標識TID，其與快取記憶體未命中對應，以作為附加有效性資訊DQ_INFO。處理器101可參照交易標識TID來請求稍後快取記憶體未命中的資料。

在實施例中，可在自操作S11起經過預先確定的延遲RL之後執行操作S14。也就是說，在經過預先確定的延遲後，處理器101可將模組讀取命令及位址（RD及ADD）發送至非揮發性記憶體模組200且可從非揮發性記憶體模組200接收讀取資料。在這種情形中，預先確定的延遲可為讀取延遲RL。讀取延遲RL可為根據非揮發性記憶體模組200的運行特性而確定的時間或時鐘週期。關於讀取延遲RL的資訊可儲存在串列存在檢測晶片240中且可作為裝置資訊DI提供至處理器101。處理器101可基於讀取延遲RL來控制非揮發性記憶體模組200。

圖11是用於闡述圖9所示的揮發性記憶體的快取記憶體結構的視圖。為便於說明起見，省略了對於闡述揮發性記憶體221的快取記憶體結構而言所不需要的元件。此外，假定將非揮發性記憶體223的儲存區劃分成多個區NVM_0至區NVM_5。所述多個區NVM_0至區NVM_5可為在邏輯上劃分的區。非揮發性記憶體223的儲存區可進一步包括儲存空間以及第一區NVM_0至第六區NVM_5。

參照圖9及圖11，揮發性記憶體221的存取速度可快于非揮發性記憶體223的存取速度。也就是說，資料的儲存在非揮發性記憶體223中的一部分可儲存在揮發性記憶體221中，以使根據模組控制器210或處理器101的請求執行的存取操作的速度可得到提高。舉例來說，揮發性記憶體221可被用作非揮發性記憶體223的快取記憶體。舉例來說，揮發性記憶體221可對儲存在非揮發性記憶體223中的資料的一部分進行儲存且可回應於模組控制器210或處理器101的請求來輸出所儲存資料。

在實施例中，揮發性記憶體221可與非揮發性記憶體223具有直接映射關係。舉例來說，揮發性記憶體221可包括多條快取記憶體線CL0至快取記憶體線CL3。快取記憶體線CL可指示儲存快取記憶體資料及標記“TAG”、資料錯誤糾正碼ECC_DT、標記錯誤糾正碼ECC_TAG及髒資訊DRT的儲存空間。

快取記憶體線可指示模組控制器210或處理器101的請求的最小存取單位。揮發性記憶體221可具有與所述多個入口CL0至入口CL3對應的儲存容量。標記“TAG”可為與儲存在同一入口中的資料DT_v對應的位址的至少一部分。資料錯誤糾正碼ECC_DT可為儲存在同一入口中的資料DT_v的錯誤糾正碼。標記錯誤糾正碼ECC_TAG可為儲存在同一入口中的標記“TAG”的錯誤糾正碼。髒資訊DRT可指示關於儲存在同一入口中的資料DT_v的髒資訊。

非揮發性記憶體223可包括所述多個區NVM_0至區NVM_5。所述多個區NVM_0至區NVM_5中的每一者可包括多條線Line0至線Line3。在實施例中，線Line0至線Line3中的每一者可指示與處理器101或模組控制器210的請求的資料存取單位對應的儲存空間。

舉例來說，記憶體區NVM_0可包括與快取記憶體單元對應的線Line0至線Line3。線Line0至線Line3可分別對應於快取記憶體線CL0至快取記憶體線CL3。也就是說，線Line0可對應於快取記憶體線CL0，且線Line1可對應於快取記憶體線CL1。記憶體區NVM_1可包括分別對應於所述多條快取記憶體線CL0至CL3的快取記憶體線Line0至快取記憶體線Line3。同樣地，記憶體區NVM_2至記憶體區NVM_5中的每一者可包括分別對應於所述多條快取記憶體線CL0至快取記憶體線CL3的線Line0至線Line3。

如上所述，揮發性記憶體221可與非揮發性記憶體223具有直接映射關係。揮發性記憶體221的快取記憶體線CL0可對應於所述多個區NVM_0至區NVM_5的線Line0中的每一者且可對儲存在所述多個區NVM_0至區NVM_5的線Line0中的一者中的資料DT_v進行儲存。換句話說，儲存在快取記憶體線CL0中的資料DT_v可對應於所述多個區NVM_0至區NVM_5的線Line0中的一者。

快取記憶體線Line0可包括與所儲存資料DT_v相關聯的標記“TAG”。在實施例中，標記“TAG”可為指示儲存在快取記憶體線CL0中的資料DT_v是否對應於所述多個區NVM_0至區NVM_5的線Line0中的任一者的資訊。

在實施例中，所述多條線Line0至線Line3中的每一者可由從處理器101提供的位址ADD進行選擇或辨認。也就是說，所述多個記憶體區NVM_0至記憶體區NVM_5中的每一者的所述多條線Line0至線Line3中的至少一者可由從處理器101提供的位址ADD進行選擇，且可對所選擇的線執行存取操作。

所述多條快取記憶體線CL0至快取記憶體線CL3中的每一者可由從處理器101提供的位址ADD的至少一部分進行選擇或區分。也就是說，所述多條快取記憶體線CL0至快取記憶體線CL3中的至少一者可由從處理器101提供的位址ADD的至少一部分進行選擇，且可對所選擇的快取記憶體線執行存取操作。

標記“TAG”可包括從處理器101提供的位址ADD的至少一部分或其餘部分。舉例來說，可將所述多條快取記憶體線CL0至快取記憶體線CL3中的至少一者被位址ADD的一部分進行選擇且來自所選擇的快取記憶體線的標記“TAG”_v包含在位址ADD中的情形確定為產生快取記憶體命中。作為另外一種選擇，可將所述多條快取記憶體線CL0至快取記憶體線CL3中的至少一者被位址ADD的一部分進行選擇且來自所選擇的快取記憶體線的標記“TAG” _v不包含在位址ADD中的情形確定為產生快取記憶體未命中。

如上所述，非揮發性記憶體模組200可將揮發性記憶體221用作快取記憶體，從而提高非揮發性記憶體模組200的性能。在這種情形中，非揮發性記憶體模組200可基於儲存在揮發性記憶體221中的標記“TAG”來判斷快取記憶體命中或快取記憶體未命中的發生。

在實施例中，以下將參照附圖闡述揮發性記憶體221與非揮發性記憶體223之間的資料交易方法。然而，以下將要闡述的實施例僅為用於容易地闡述本發明概念的範圍及精神的實例，且因此，所述實施例並不僅限於此。此外，將本發明概念的實施例闡述為使用揮發性記憶體221作為非揮發性記憶體223的快取記憶體，但所述實施例並不僅限於此。

圖12是用於詳細地闡述圖10所示的讀取操作的時序圖。參照圖12，非揮發性記憶體模組200可從處理器101接收模組讀取命令。舉例來說，非揮發性記憶體模組200可與接收主動命令ACT同時地接收第一位址ADD1且可接收讀取命令RD及第二位址ADD2。

可回應於所接收的信號來執行模組控制器210對非揮發性記憶體模組200的內部快取記憶體核對操作。舉例來說，模組控制器210可輸出非揮發性記憶體命令/位址CA_n及揮發性記憶體命令/位址CA_v。揮發性記憶體221可回應于揮發性記憶體讀取命令/位址CA_v而輸出儲存在揮發性記憶體221的區的對應於位址ADD1或位址ADD2的部分中的資料DT_v及標記“TAG”_v。舉例來說，如上所述，揮發性記憶體221可通過基於資料DT_v驅動記憶體資料線MDQ的電壓來經由記憶體資料線MDQ輸出資料DT_v。揮發性記憶體221可通過基於標記“TAG”_v驅動標記資料線TDQ的電壓來經由標記資料線TDQ輸出標記“TAG”_v。模組控制器210可經由標記資料線TDQ接收標記“TAG”_v並可基於對所接收的標記“TAG”_v與位址ADD1或位址ADD2進行比較的結果來判斷是否產生快取記憶體命中或快取記憶體未命中。

在接收讀取命令RD及第二位址ADD2且經過固定延遲RL之後，資料可經由資料線DQ輸出至揮發性記憶體221。在這種情形中，輸出的資料為在模組控制器210執行快取記憶體核對操作時被確定為快取記憶體命中的資料。因此，模組控制器210可經由單獨引腳輸出將要被提供至處理器101的有效性資訊DQ_INFO。也就是說，有效性資訊DQ_INFO可包括指示從揮發性記憶體221讀取的資料是有效資料的有效性部分251。有效性資訊DQ_INFO可包括稍後將闡述的交易標識部分252。然而，當確定資料為有效時，由於交易標識部分252是不必要的，因此處理器101可忽略交易標識部分252。處理器101可基於有效性資訊DQ_INFO來判斷資料是否是有效的。

圖13是說明圖12所示的資料及有效性資訊DQ_INFO的實作方式的時序圖。參照圖13，假定經由資料線DQ連續地輸出由處理器101請求的資料讀取。為了易於說明，在圖13中省略了讀取命令、位址等。各段資料D1、資料D2、資料D3及資料D4回應於讀取命令及位址而在特定延遲後經由多個引腳輸出。與資料輸出同步地，根據本發明概念實施例的有效性資訊DQ_INFO可經由單獨分配的引腳輸出。

各段資料D1、資料D2、資料D3及資料D4可與時鐘信號CLK的上升沿及下降沿同步地輸出。此外，有效性資訊DQ_INFO可經由所分配的引腳與時鐘信號CLK同步地輸出至處理器101。有效性資訊DQ_INFO包括有效性部分251及交易標識部分252。如果從揮發性記憶體221輸出的資料D1至資料D4對應於快取記憶體命中，則可輸出有效性資訊DQ_INFO的有效性部分251，所述有效性部分251具有指示資料D1至資料D4有效的值“V”。舉例來說，可輸出具有邏輯值“1”的有效性部分251。此外，即使處理器101忽略與有效資料對應的交易標識部分252，也可不存在問題。因此，可輸出例如具有邏輯值“111”的交易標識部分252。在圖13中示出的實施例中，有效性部分251的位元的數目為“1”且交易標識部分252的位元的數目為“3”。然而，有效性部分251及交易標識部分252中的每一者的位元的數目可根據實施例而改變。

圖14是用於詳細闡述圖10所示的讀取操作的時序圖。在圖14中示出在產生快取記憶體未命中時從根據本發明概念實施例的非揮發性記憶體模組200輸出的有效性資訊DQ_INFO。非揮發性記憶體模組200可從處理器101接收模組讀取命令。舉例來說，非揮發性記憶體模組200可與接收主動命令ACT同時地接收第一位址ADD1且可接收讀取命令RD及第二命令ADD2。

模組控制器210可回應於所接收的命令及位址來執行對非揮發性記憶體模組200的內部快取記憶體核對操作。已參照圖12闡述了非揮發性記憶體模組200的內部快取記憶體核對操作，且因此省略其說明。模組控制器210可經由標記資料線TDQ接收與讀取請求位址對應的標記“TAG”_v並可基於對所接收的標記“TAG”_v與位址ADD1或位址ADD2進行比較的結果來判斷是否產生快取記憶體命中或快取記憶體未命中。

在接收讀取命令RD及第二位址ADD2且經過固定延遲RL之後，資料可經由資料線DQ輸出至揮發性記憶體221。在這種情形中，假定對輸出資料執行快取記憶體核對操作的結果對應於快取記憶體未命中。在這種情形中，模組控制器210可經由單獨引腳輸出有效性資訊DQ_INFO以與處理器101進行握手(handshaking)。有效性資訊DQ_INFO可包括指示從揮發性記憶體221讀取的資料是有效資料的有效性部分261。有效性資訊DQ_INFO可包括交易標識部分262。可通過對與快取記憶體未命中對應的交易的單調增大形式進行編號來實作交易標識部分262。

處理器101可基於有效性資訊DQ_INFO辨認資料是快取記憶體未命中資料。處理器101可基於交易標識TID在合適時間再次請求資料讀取操作。

圖15是說明圖14所示的資料及有效性資訊DQ_INFO的實作方式的時序圖。參照圖15，假定經由資料線DQ連續地輸出由處理器101請求的資料讀取。為了易於說明，在圖15中省略了讀取命令、位址等。各段資料D1、資料D2、資料D3及資料D4回應於讀取命令及位址而在特定延遲RL後經由多個引腳輸出。與資料輸出同步地，根據本發明概念實施例的有效性資訊DQ_INFO可經由單獨分配的引腳輸出。

各段資料D1、資料D2、資料D3及資料D4可與時鐘信號CLK的上升沿及下降沿同步地輸出。此外，有效性資訊DQ_INFO可經由所分配的引腳與時鐘信號CLK同步地輸出至處理器101。有效性資訊DQ_INFO包括有效性部分261及交易標識部分262。如果從揮發性記憶體221輸出的資料D1至資料D4對應於快取記憶體未命中，則可輸出有效性資訊DQ_INFO的有效性部分261，所述有效性部分261具有指示資料D1至資料D4無效的值“I”。舉例來說，可輸出具有邏輯值“0”的有效性部分261。此外，可輸出與由於快取記憶體未命中而被確定為無效資料的資料D1至資料D4對應的交易標識TID。如果交易標識TID具有邏輯值“010”，則對應於交易標識TID的邏輯值“010”可經由被提供用於有效性資訊DQ_INFO的引腳而發送至處理器101。

應充分地理解，有效性資訊DQ_INFO的位元的數目或構成有效性資訊DQ_INFO的有效性部分261及交易標識部分262中的每一者的位元的數目並不限於上述說明。

圖16是說明根據本發明概念的另一實施例的記憶體模組的其他特徵的方塊圖。參照圖1及圖16，非揮發性記憶體模組300可包括模組控制器310、異質記憶體裝置320、資料緩衝器330及串列存在檢測晶片340。異質記憶體裝置320、資料緩衝器330及串列存在檢測晶片340的操作及配置與圖9所示的異質記憶體裝置220、資料緩衝器230及串列存在檢測晶片240的操作及配置實質上相同，且因此以下省略其說明。

模組控制器310可從處理器101接收模組命令/位址CA且可回應於所接收的模組命令/位址CA來控制異質記憶體裝置320。舉例來說，模組控制器310可回應於來自處理器101的模組命令/位址CA來向異質記憶體裝置320提供非揮發性記憶體命令/位址CA_n及揮發性記憶體命令/位址CA_v。

模組控制器310可基於來自處理器101的模組命令/位址CA及標記“TAG”來判斷是否產生快取記憶體命中或快取記憶體未命中。模組控制器310可通過對來自處理器101的模組命令/位址CA與標記“TAG”進行比較來判斷是否產生快取記憶體命中或快取記憶體未命中。為了確定快取記憶體命中或快取記憶體未命中，模組控制器310可包括快取記憶體管理器315。

快取記憶體管理器315可對快取記憶體未命中位址指派交易標識TID及對所述交易標識TID進行管理。舉例來說，快取記憶體管理器315可執行快取記憶體核對操作且可將交易標識TID指派至與確定結果為快取記憶體未命中對應的讀取請求及位址。在這種情形中，單調增大形式的交易標識可被指派至與快取記憶體未命中對應的多個讀取請求或位址。交易標識TID可與指示是否產生快取記憶體命中的有效性資訊DQ_INFO一起提供至處理器101。

此處，標記“TAG”可包括位址的一部分，其與儲存在揮發性記憶體221中的資料對應。在實施例中，模組控制器310可經由標記資料線TDQ來與揮發性記憶體321交換標記“TAG”。在實施例中，當在揮發性記憶體321中寫入資料時，與所述資料對應的標記“TAG”可在模組控制器310的控制下與所述資料一起寫入揮發性記憶體321中。

回應於來自處理器101的讀取命令，可在固定延遲RL之後經由資料線DQ輸出讀取請求資料。模組控制器310可基於快取記憶體核對操作的結果將經由資料線DQ輸出的資料的有效性資訊DQ_INFO發送至處理器101。有效性資訊DQ_INFO可包括與經由資料線DQ輸出的資料相關聯的有效性及交易標識TID。可參照有效性資訊DQ_INFO對處理器101提供能夠在延遲RL之後的時間點輸出的快取記憶體未命中資料。也就是說，處理器101可參照交易標識TID再次請求快取記憶體未命中資料。

此外，模組控制器310可基於快取記憶體核對結果將經由資料線DQ輸出的資料的有效性資訊DQ_INFO發送至處理器101。有效性資訊DQ_INFO可包括與經由資料線DQ輸出的資料相關聯的有效性及交易標識TID。可參照有效性資訊DQ_INFO對處理器101提供能夠在延遲RL之後的時間點輸出的快取記憶體未命中資料。也就是說，處理器101可參照交易標識TID再次請求快取記憶體未命中資料。

模組控制器310可將消息資訊MSG_EN及消息資訊MSG_DQ（參照350）與有效性資訊DQ_INFO一起發送至處理器101。有效性資訊DQ_INFO是與命令/位址及資料同步地輸出的資訊，而消息資訊MSG_EN及消息資訊MSG_DQ則不與命令/位址及資料同步地輸出。可通過利用提供非揮發性記憶體模組300準備好輸出的通知的單向引腳對被確定為快取記憶體未命中的讀取請求提供消息資訊350。在實施例中，可經由兩個引腳輸出消息資訊350。然而，應理解，消息資訊350是經由一個引腳串列地輸出。消息資訊350可包括此前被確定為快取記憶體未命中的交易標識中與能夠輸出的資料對應的交易標識。處理器101可參照消息資訊350（即，MSG_EN及MSG_DQ）將與指示無效資料的回應對應的讀取請求再次發送至非揮發性記憶體模組300。此外，應理解，消息資訊350（即，MSG_EN及MSG_DQ）進一步包括各種各樣的資訊及交易標識TID。舉例來說，消息資訊350（即，MSG_EN及MSG_DQ）可包括與所準備的資料相關聯的標記資訊TAG。

根據參照圖16闡述的實施例，非揮發性記憶體模組300可與資料同步地輸出與對所述讀取請求執行的快取記憶體核對操作的結果對應的有效性資訊DQ_INFO。此外，非揮發性記憶體模組300可向處理器101提供在快取記憶體未命中情境中不與資料同步地輸出的消息資訊MSG_EN及消息資訊MSG_DQ。消息資訊MSG_EN及消息資訊MSG_DQ可包括交易標識及資料的能夠內部輸出的類似資訊。

圖17是說明圖16所示的處理器101與非揮發性記憶體模組300之間的握手規程的流程圖。參照圖16及圖17，非揮發性記憶體模組300回應於來自處理器101的讀取請求而輸出資料及與所述資料對應的有效性資訊DQ_INFO。

在操作S21中，處理器101發送模組讀取命令及位址（RD及ADD）。非揮發性記憶體模組300回應於所接收的模組讀取命令及位址（RD及ADD）對揮發性記憶體321執行讀取操作。舉例來說，模組讀取命令及位址（RD及ADD）可包括用於讀取儲存在非揮發性記憶體模組300中的資料的讀取命令及與所述讀取資料對應的讀取位址。非揮發性記憶體模組300可讀取儲存在揮發性記憶體321的區中與所述讀取位址對應的部分的資料及標記。

在操作S22中，非揮發性記憶體模組300可基於讀取結果來執行用於確定快取記憶體命中或快取記憶體未命中的快取記憶體核對操作。如上所述，快取記憶體管理器315可通過對從處理器101接收的位址與標記“TAG”進行比較來執行所述快取記憶體核對操作。

在操作S23中，過程根據快取記憶體核對結果出現分支。如果所述位址的一部分與標記“TAG”相同，則非揮發性記憶體模組300可確定產生快取記憶體命中。否則非揮發性記憶體模組300可確定產生快取記憶體未命中。

如果產生快取記憶體命中，則在操作S24中，非揮發性記憶體模組300將從揮發性記憶體321讀取的資料及有效性資訊DQ_INFO發送至處理器101。有效性資訊DQ_INFO包括關於輸出資料是否對應於快取記憶體命中或快取記憶體未命中的資訊。處理器101可判斷經由有效性資訊DQ_INFO接收的資料DT_v是否為有效資料。也就是說，非揮發性記憶體模組300可向處理器101提供關於快取記憶體命中的資訊作為有效性資訊DQ_INFO，以使處理器101可將讀取資料辨認為有效資料。如果從非揮發性記憶體模組300提供的資料被核對為有效資料，則處理器101的整個資料讀取操作便可結束。

如果產生快取記憶體未命中，則在操作S25中，非揮發性記憶體模組300可將指示經由資料線DQ輸出的資料是無效資料的有效性資訊DQ_INFO發送至處理器101。也就是說，非揮發性記憶體模組300可將指示快取記憶體未命中的有效性資訊DQ_INFO輸出至處理器101。在這種情形中，非揮發性記憶體模組300可向處理器101提供與快取記憶體未命中對應的資料的交易標識TID作為附加有效性資訊DQ_INFO。處理器101可以表格形式儲存交易標識TID。

在指示快取記憶體未命中的有效性資訊DQ_INFO被提供至處理器101之後，在操作S26中，非揮發性記憶體模組300可從非揮發性記憶體323讀取未在揮發性記憶體321中快取記憶體的資料。非揮發性記憶體模組300可在揮發性記憶體321的快取記憶體線中或在單獨揮發性記憶體區中儲存所述讀取資料。

在操作S27中，如果準備好輸出被確定為快取記憶體未命中的資料，則非揮發性記憶體模組300可將消息資訊MSG_EN及消息資訊MSG_DQ發送至處理器101。舉例來說，非揮發性記憶體模組300可啟動消息使能信號MSG_EN且可經由消息引腳MSG_DQ對處理器101提供與準備好輸出的資料對應的交易標識TID。消息資訊MSG_EN及消息資訊MSG_DQ可不與資料同步提供。

在操作S28中，處理器101可接收消息資訊MSG_EN及消息資訊MSG_DQ且可發出與其對應的讀取命令。與交易標識TID對應的位址可由處理器101單獨管理。

在步驟S29中，非揮發性記憶體模組300可輸出由處理器101請求的資料。在這種情形中，提供所請求的資料在揮發性記憶體321中快取記憶體這一通知的有效性資訊DQ_INFO可與資料一起輸出。

通過利用與資料同步地輸出的有效性資訊DQ_INFO及不與資料同步地輸出的消息資訊MSG_EN及消息資訊MSG_DQ闡述處理器101與非揮發性記憶體模組300之間的握手方法。

圖18是用於詳細闡述圖17所示的握手操作的時序圖。參照圖18，在快取記憶體未命中情境中，根據本發明概念實施例的非揮發性記憶體模組300可將有效性資訊DQ_INFO以及消息資訊MSG_EN及消息資訊MSG_DQ發送至處理器101。在這種情形中，處理器101可參照有效性資訊DQ_INFO以及消息資訊MSG_EN及消息資訊MSG_DQ再次讀取與快取記憶體未命中對應的資料。

處理器101向非揮發性記憶體模組300提供用於資料讀取請求的讀取命令RD及位址ADD。非揮發性記憶體模組300可回應於所接收的讀取命令RD及位址ADD對揮發性記憶體321執行讀取操作。詳細地說，模組控制器310中的快取記憶體管理器315可回應於所接收的命令及位址來執行內部快取記憶體核對操作。參照圖12闡述非揮發性記憶體模組300的快取記憶體核對操作，且因此省略其說明。模組控制器310可經由標記資料線TDQ接收與讀取請求位址對應的標記“TAG”_v且可基於對所接收的標記“TAG”_v與位址ADD進行比較的結果來判斷是否產生快取記憶體命中或快取記憶體未命中。

可在接收讀取命令RD及位址ADD且經過特定延遲RL之後，經由資料線DQ將第一資料DATA_1輸出至揮發性記憶體321。在這種情形中，假定模組控制器310對第一資料DATA_1執行快取記憶體核對操作的結果對應於快取記憶體未命中。在這種情形中，模組控制器310可輸出用於與處理器101進行握手的有效性資訊DQ_INFO。有效性資訊DQ_INFO可包括指示第一資料DATA_1是無效資料的有效性部分（即，“I”）361。有效性資訊DQ_INFO可進一步包括交易標識部分（即，TID）362。可經由對與快取記憶體未命中對應的交易的單調增大形式進行編號來實作交易標識部分362。

處理器101可基於有效性資訊DQ_INFO辨認第一資料DATA_1是快取記憶體未命中無效資料。處理器101可參照交易標識TID來儲存並管理關於快取記憶體未命中讀取請求的全部資訊。

在發送有效性資訊DQ_INFO之後，非揮發性記憶體模組300可在內部存取非揮發性記憶體323以讀取快取記憶體未命中資料。如果準備好輸出快取記憶體未命中資料，則非揮發性記憶體模組300可將消息資訊MSG_EN及消息資訊MSG_DQ發送至處理器101。可經由一條信號線或通過利用用於輸出消息使能信號MSG_EN及消息資料信號MSG_DQ的單獨引腳來提供消息資訊MSG_EN及消息資訊MSG_DQ。如果通過利用單獨引腳來提供消息使能信號MSG_EN及消息資料信號MSG_DQ，則消息資料信號MSG_DQ可包括與準備好輸出的資料對應的交易標識TID。不同於與資料同步地輸出的有效性資訊DQ_INFO，消息資訊MSG_EN及消息資訊MSG_DQ可不與資料同步地輸出。也就是說，當非揮發性記憶體模組300提取快取記憶體未命中資料且所提取的資料準備好輸出時，可輸出消息資訊MSG_EN及消息資訊MSG_DQ。

處理器101可回應於消息資訊MSG_EN及消息資訊MSG_DQ的輸出而將讀取命令RD及位址ADD再次發送至非揮發性記憶體模組300。在這種情形中，可基於包含在消息資訊MSG_EN及消息資訊MSG_DQ中的交易標識TID來產生讀取命令RD及位址ADD。

非揮發性記憶體模組300可回應於所接收的讀取命令RD及位址ADD對揮發性記憶體321執行快取記憶體核對操作。如果產生快取記憶體命中，則非揮發性記憶體模組300可將有效性資訊DQ_INFO與在讀取延遲RL之後輸出的第二資料DATA_2同步地輸出。在這種情形中，輸出的有效性資訊DQ_INFO可包括意味著第二資料DATA_2有效的有效性部分351。在快取記憶體命中中，由於交易標識部分352是無意義的，因此可以偽狀態（dummy state）形式提供交易標識部分352。

闡述一種當對非揮發性記憶體模組300請求讀取操作時與資料同步地輸出有效性資訊DQ_INFO及不與資料同步地輸出消息資訊MSG_EN及消息資訊MSG_DQ的方法。處理器101可基於有效性資訊DQ_INFO辨認同步的輸出資料是無效資料，且可接收交易標識。處理器101可經由消息資訊MSG_EN及消息資訊MSG_DQ核對準備好輸出的資料的交易標識TID且可再次執行與由於快取記憶體未命中而未獲得的資料相關聯的讀取操作。

圖19是說明根據本發明概念的另一實施例的圖1所示記憶體模組的方塊圖。參照圖1及圖19，非揮發性記憶體模組400可包括模組控制器410、異質記憶體裝置420、資料緩衝器430及串列存在檢測晶片440。此處，異質記憶體裝置420、資料緩衝器430及串列存在檢測晶片440的操作及配置與圖9所示的異質記憶體裝置220、資料緩衝器230及串列存在檢測晶片240的操作及配置實質上相同，且因此以下省略其說明。

模組控制器410可從處理器101接收模組命令/位址CMD/ADD且可回應於所接收的模組命令/位址CMD/ADD來控制異質記憶體裝置420。舉例來說，模組控制器410可回應於來自處理器101的模組命令/位址CMD/ADD來向異質記憶體裝置420提供非揮發性記憶體命令/位址CA_n及揮發性記憶體命令/位址CA_v。

模組控制器410可基於來自處理器101的模組命令/位址CMD/ADD及標記“TAG”來判斷是否產生快取記憶體命中或快取記憶體未命中。為了確定快取記憶體命中或快取記憶體未命中，模組控制器410可包括快取記憶體管理器415。

快取記憶體管理器415可對快取記憶體未命中位址指派交易標識TID並管理所述交易標識TID。舉例來說，快取記憶體管理器415可執行快取記憶體核對操作且可將交易標識TID指派至與確定結果為快取記憶體未命中對應的讀取請求或位址。在這種情形中，單調增大形式的交易標識可被指派至與快取記憶體未命中對應的多個讀取請求或位址。交易標識TID可與指示是否產生快取記憶體命中的有效性資訊DQ_INFO一起提供至處理器101。

此處，標記“TAG”可包括與儲存在揮發性記憶體421中的資料對應的位址ADD的一部分。在實施例中，模組控制器410可經由標記資料線TDQ來與揮發性記憶體421交換標記“TAG”。在實施例中，當在揮發性記憶體421中寫入資料時，與所述資料對應的標記“TAG”可在模組控制器410的控制下與所述資料一起寫入揮發性記憶體421中。

回應於來自處理器101的讀取命令，可在特定延遲RL之後經由資料線DQ輸出讀取請求資料。模組控制器410可基於快取記憶體核對結果將經由資料線DQ輸出的資料的有效性資訊DQ_INFO發送至處理器101。有效性資訊DQ_INFO可包括與經由資料線DQ輸出的資料相關聯的有效性及交易標識TID。此外，當產生快取記憶體未命中時，模組控制器410可輸出不與資料同步的消息資訊MSG_EN及消息資訊MSG_DQ以及與資料同步地輸出的有效性資訊DQ_INFO。此外，模組控制器410可與有效性資訊DQ_INFO同步地對處理器101提供快取記憶體資訊Cache_INFO。快取記憶體資訊Cache_INFO可包括讀取請求資料的標記“TAG”或讀取請求快取記憶體線的髒資訊。應理解，模組控制器410具有用以輸出快取記憶體資訊Cache_INFO的單獨引腳。

闡述了根據本發明概念實施例的非揮發性記憶體模組100、非揮發性記憶體模組200及非揮發性記憶體模組300的特徵。此處，通過利用其中將揮發性記憶體121、揮發性記憶體221及揮發性記憶體321用作快取記憶體的實例來闡述根據本發明概念實施例的握手方法。然而，本發明概念的實施例並不僅限於此。在包括存取速度彼此不同的記憶體的記憶體模組中，本發明概念的特徵可適用於符合同一讀取延遲標準的所有記憶體模組。

圖20是根據本發明概念的另一實施例的圖1所示非揮發性記憶體模組的方塊圖。為了易於說明，省略了除異質記憶體裝置520及資料緩衝器530之外的元件（例如，模組控制器及串列存在檢測晶片）。此外，為便於說明起見，省略了與上述元件相關聯的詳細說明。參照圖20，非揮發性記憶體模組500包括異質記憶體裝置520及資料緩衝器530。

不同於圖2所示的異質記憶體裝置120，圖20所示的異質記憶體裝置520包括多個揮發性記憶體521、非揮發性記憶體控制器522及多個非揮發性記憶體523。揮發性記憶體521、非揮發性記憶體控制器522及非揮發性記憶體523中的每一者可通過單獨晶粒、單獨晶片或單獨封裝進行實作。揮發性記憶體521、非揮發性記憶體控制器522及非揮發性記憶體523中的每一者可通過單獨晶片進行實作，且單獨晶片可經由多晶片封裝（multi-chip package，MCP）在一個封裝中進行實作。

所述多個揮發性記憶體521中的每一者用以與非揮發性記憶體控制器522共用記憶體資料線MDQ。舉例來說，第一揮發性記憶體VM1可與非揮發性記憶體控制器522共用第一記憶體資料線MDQ1。第一記憶體資料線MDQ1可與資料緩衝器530連接。在實施例中，第一記憶體資料線MDQ1可包括八條線。第n揮發性記憶體VMn可與非揮發性記憶體控制器522共用第n記憶體資料線MDQn。第n記憶體資料線MDQn可與資料緩衝器530連接。在實施例中，第n記憶體資料線MDQn可包括八條線。所述多個揮發性記憶體521中的每一者可與非揮發性記憶體控制器522共用記憶體資料線MDQ1至記憶體資料線MDQn中的對應一者，且所述多個記憶體資料線MDQ1至記憶體資料線MDQn可與一個資料緩衝器530連接。

資料緩衝器530可經由資料線DQ與處理器101（參照圖1）進行連接。在這種情形中，資料線DQ可包括多條線，所述線的數目根據記憶體資料線MDQ1至記憶體資料線MDQn的數目加以確定。

在實施例中，圖20所示的非揮發性記憶體模組500可根據參照圖3至圖19闡述的運行方法來運行。舉例來說，當在第一定時接收到主動命令ACT_n時，非揮發性記憶體模組500可經由位址線接收與揮發性記憶體521及非揮發性記憶體523相關聯的位址。當在第二定時接收到命令CMD0至命令CMD2時，非揮發性記憶體模組500可經由所述位址線中的某些位址線來接收與揮發性記憶體521及非揮發性記憶體523相關聯的位址且可經由所述位址線中的可選線或預留線來接收與揮發性記憶體521及非揮發性記憶體523相關聯的非揮發性擴展位址。

圖21是說明根據本發明概念的另一實施例的圖1所示非揮發性記憶體模組的方塊圖。為便於說明起見，省略了與參照圖20闡述的元件相關聯的說明。參照圖21，非揮發性記憶體模組600包括異質記憶體裝置620及資料緩衝器630。異質記憶體裝置620包括多個揮發性記憶體621、非揮發性記憶體控制器622及多個非揮發性記憶體623。

不同於圖20所示的異質記憶體裝置520，異質記憶體裝置620包括專用清除通道（flush channel）FC。專用清除通道FC在揮發性記憶體621中的每一者與非揮發性記憶體控制器622之間提供資料傳輸路徑。非揮發性記憶體模組600可執行將儲存在揮發性記憶體621中的資料寫入至非揮發性記憶體623的清除操作。非揮發性記憶體模組600可控制異質記憶體裝置620以使資料可經由專用清除通道FC自揮發性記憶體621提供至非揮發性記憶體控制器622。

在實施例中，圖21所示的非揮發性記憶體模組600可根據參照圖3至圖19闡述的運行方法來運行。

圖22是根據本發明概念的另一實施例的圖1所示非揮發性記憶體模組的方塊圖。參照圖22，非揮發性記憶體模組700包括模組控制器MC、多個異質記憶體裝置HMD、多個資料緩衝器DB、串列存在檢測晶片及標記專用揮發性記憶體TVM。在實施例中，非揮發性記憶體模組700可具有負載降低雙列直插記憶體模組（load reduced dual in-line memory module，LRDIMM）的形式。為便於說明起見，省略對上述元件的重複說明。

如上所述，模組控制器MC從處理器101（參照圖1）接收模組命令/位址CA且回應於所接收的模組命令/位址CA來輸出非揮發性記憶體命令/位址CA_n及揮發性記憶體命令/位址CA_v。可經由不同的匯流排將非揮發性記憶體命令/位址CA_n及揮發性記憶體命令/位址CA_v提供至異質記憶體裝置HMD。

所述多個異質記憶體裝置HMD中的每一者可由單獨的封裝進行實作且可為參照圖1至圖20闡述的異質記憶體裝置120至異質記憶體裝置620中的一者。如上所述，所述多個異質記憶體裝置HMD中的每一者可回應於來自模組控制器MC的非揮發性記憶體命令/位址CA_n及揮發性記憶體命令/位址CA_v而運行。在實施例中，可將非揮發性記憶體命令/位址CA_n提供至包含在每一異質記憶體裝置HMD中的非揮發性記憶體控制器，且可將揮發性記憶體命令/位址CA_v提供至包含在每一異質記憶體裝置HMD中的揮發性記憶體及非揮發性記憶體控制器。

串列存在檢測晶片可包括關於非揮發性記憶體模組700的裝置資訊DI且可將裝置資訊DI提供至處理器101（參照圖1）。

標記專用揮發性記憶體TVM可回應於來自模組控制器MC的揮發性記憶體命令/位址CA_v而運行。標記專用揮發性記憶體TVM可儲存與儲存在異質記憶體裝置HMD的揮發性記憶體中的資料段相關聯的標記TAG。標記專用揮發性記憶體TVM可經由標記資料線TDQ發送及接收標記“TAG”。在實施例中，標記資料線TDQ可由模組控制器MC、所述多個異質記憶體裝置HMD及標記專用揮發性記憶體TVM共用。

儘管未在圖22中示出，標記專用揮發性記憶體TVM可被配置成與異質記憶體裝置HMD相似。舉例來說，包含在所述多個異質記憶體裝置HMD中的至少一者中的揮發性記憶體可被用作標記專用揮發性記憶體TVM。

在實施例中，圖22所示的非揮發性記憶體模組700可根據參照圖3至圖19闡述的運行方法來運行。

圖23是說明根據本發明概念的另一實施例的圖1所示非揮發性記憶體模組的方塊圖。為便於說明起見，省略了對上述元件的說明。參照圖23，非揮發性記憶體模組800可包括模組控制器MC、多個揮發性記憶體VM11至VM1n及VM21至VM2m、第一非揮發性記憶體控制器822a及第二非揮發性記憶體控制器822b、多個非揮發性記憶體NVM11至NVM1k及NVM21至NVM2i、標記專用揮發性記憶體TVM、串列存在檢測晶片及所述多個資料緩衝器DB。在實施例中，圖23所示的非揮發性記憶體模組800可具有負載降低雙列直插記憶體模組結構。

所述多個揮發性記憶體VM11至VM1n及VM21至VM2m中的某些揮發性記憶體（例如，VM11至VM1n）可被配置成與第一非揮發性記憶體控制器822a共用記憶體資料線MDQ。其餘的揮發性記憶體VM21至VM2m可被配置成與第二非揮發性記憶體控制器822b共用記憶體資料線MDQ。所述多個揮發性記憶體VM11至VM1n及VM21至VM2m中的每一者可被配置成與所述多個資料緩衝器DB中的對應一者共用記憶體資料線MDQ。

所述多個非揮發性記憶體NVM11至NVM1k及NVM21至NVM2i中的某些非揮發性記憶體（例如，NVM11至NVM1k）可被配置成回應于第一非揮發性記憶體控制器822a的控制而運行。其餘的非揮發性記憶體NVM21至NVM2i可被配置成回應于第二非揮發性記憶體控制器822b的控制而運行。

標記專用揮發性記憶體TVM可被配置成與模組控制器MC、第一非揮發性記憶體控制器822a及第二非揮發性記憶體控制器822b共用標記資料線TDQ。

在實施例中，圖23中所示的元件中的每一者可通過多個半導體晶片進行實作，且所述半導體晶片中的至少某些半導體晶片可實作在一個封裝中。舉例來說，所述多個揮發性記憶體VM11至VM1n及VM21至VM2m、所述多個非揮發性記憶體NVM11至NVM1k及NVM21至NVM2i、第一非揮發性記憶體控制器822a及第二非揮發性記憶體控制器822b中的每一者可通過單獨半導體晶片進行實作。所述多個揮發性記憶體VM11至VM1n及VM21至VM2m、所述多個非揮發性記憶體NVM11至NVM1k及NVM21至NVM2i、第一非揮發性記憶體控制器822a及第二非揮發性記憶體控制器822b中的某些可實作在一個封裝中。

舉例來說，所述多個揮發性記憶體VM11至VM1n及VM21至VM2m中的某些揮發性記憶體（例如，VM11至VM1n）可實作在一個封裝中，且第一非揮發性記憶體控制器822a及所述多個非揮發性記憶體NVM11至NVM1k及NVM21至NVM2i中的某些非揮發性記憶體（例如，NVM11至NVM1k）可實作在另一封裝中。

在實施例中，標記專用揮發性記憶體TVM可包括多個半導體晶片。舉例來說，標記專用揮發性記憶體TVM可包括多個標記專用揮發性記憶體晶片，所述多個標記專用揮發性記憶體晶片中的每一者儲存相同的標記、錯誤糾正碼及髒資訊。在這種情形中，即使任一個標記專用揮發性記憶體晶片的運行發生異常，也可經由另一標記專用揮發性記憶體來正常地寫入或輸出標記資訊、錯誤糾正碼資訊及髒資訊。在實施例中，包含標記專用揮發性記憶體TVM的封裝可不同於包含其他組件的封裝。作為另外一種選擇，標記專用揮發性記憶體TVM可在包含其他元件中的至少某些元件的封裝中進行實作。

在實施例中，圖23所示的非揮發性記憶體模組800可根據參照圖3至圖19闡述的運行方法來運行。

圖24是說明根據本發明概念的另一實施例的圖1所示非揮發性記憶體模組的方塊圖。參照圖24，非揮發性記憶體模組900可包括模組控制器MC、多個揮發性記憶體VM、非揮發性記憶體控制器922、非揮發性記憶體NVM、標記專用揮發性記憶體TVM、串列存在檢測晶片及所述多個資料緩衝器DB。為便於說明起見，省略了對上述元件的詳細說明。在實施例中，圖24所示的非揮發性記憶體模組900可具有負載降低雙列直插記憶體模組結構。

不同於圖23所示的非揮發性記憶體模組800，圖24所示的非揮發性記憶體模組900可經由一個非揮發性記憶體控制器922來控制非揮發性記憶體NVM。也就是說，所述多個揮發性記憶體VM中的每一者被配置成與非揮發性記憶體控制器922共用記憶體資料線MDQ。

標記專用揮發性記憶體TVM被配置成與模組控制器MC及非揮發性記憶體控制器922共用標記資料線TDQ。如上所述，基於揮發性記憶體命令/位址CA_v，標記專用揮發性記憶體TVM可儲存標記“TAG”或可輸出儲存在其中的標記“TAG”。

在實施例中，圖24所示的非揮發性記憶體模組900可根據參照圖3至圖19所闡述的運行方法來運行。

圖25是說明根據本發明概念的另一實施例的圖1所示非揮發性記憶體模組的方塊圖。參照圖1及圖25，非揮發性記憶體模組1000可包括模組控制器MC、多個揮發性記憶體VM11至VM1n及VM21至VM2m、第一非揮發性記憶體控制器1022a及第二非揮發性記憶體控制器1022b、多個非揮發性記憶體NVM11至NVM1k及NVM21至NVM2i、標記專用揮發性記憶體TVM、串列存在檢測晶片、所述多個資料緩衝器DB及標記控制電路TC。為便於說明起見，省略了對上述元件的說明。在實施例中，圖25所示的非揮發性記憶體模組1000可具有負載降低雙列直插記憶體模組結構。

不同於圖22至圖24所示的非揮發性記憶體模組700、非揮發性記憶體模組800及非揮發性記憶體模組900，圖25所示的非揮發性記憶體模組1000可進一步包括標記控制電路TC。所述控制電路TC被配置成與標記專用揮發性記憶體TVM共用標記資料線TDQ。也就是說，標記控制電路TC可經由標記資料線TDQ從標記專用揮發性記憶體TVM接收標記“TAG”或經由標記資料線TDQ將標記“TAG”發送至標記專用揮發性記憶體TVM。

模組控制器MC可控制標記控制電路TC以判斷是否產生快取記憶體命中或快取記憶體未命中，且標記控制電路TC可輸出判斷結果作為快取記憶體資訊INFO。舉例來說，標記控制電路TC可在模組控制器MC的控制下從標記專用揮發性記憶體TVM接收標記“TAG”。標記控制電路TC可通過將來自模組控制器MC的標記“TAG”（或位址ADD）與來自標記專用揮發性記憶體TVM的標記“TAG”進行比較來判斷是否產生快取記憶體未命中或快取記憶體命中。

在實施例中，標記控制電路TC可在軟體或硬體中進行實作，且標記控制電路TC可包含在模組控制器MC中或可包含在第一非揮發性記憶體控制器1022a及第二非揮發性記憶體控制器1022b中的每一者中。

在實施例中，圖25所示的非揮發性記憶體模組1000可根據參照圖3至圖19闡述的運行方法來運行。

圖26是說明根據本發明概念的另一實施例的圖1所示非揮發性記憶體模組的方塊圖。參照圖26，非揮發性記憶體模組1100包括模組控制器MC、所述多個異質記憶體HMD、標記專用揮發性記憶體TVM及串列存在檢測晶片。為便於說明起見，省略了對上述元件的詳細說明。

不同於圖22所示的非揮發性記憶體模組700，圖26中所示的非揮發性記憶體模組1100不包括多個資料緩衝器。也就是說，非揮發性記憶體模組1100可具有帶寄存器的雙列直插記憶體模組（registered DIMM，RDIMM）結構。

所述多個異質記憶體HMD中的每一者與資料線DQ直接連接。在實施例中，在所述多個異質記憶體HMD中的每一者中，控制非揮發性記憶體及揮發性記憶體的非揮發性記憶體控制器可被配置成共用資料線DQ。

在實施例中，處理器101（參照圖1）可從非揮發性記憶體模組1100的串列存在檢測晶片接收裝置資訊DI且可基於所接收的裝置資訊DI控制非揮發性記憶體模組1100。在這種情形中，裝置資訊DI可包括非揮發性記憶體模組1100的上述運行資訊（例如讀取延遲RL及寫入延遲WL）。也就是說，即使包含在每一異質記憶體裝置HMD中的揮發性記憶體及非揮發性記憶體控制器共用資料線DQ且經由與處理器101的請求獨立的資料線DQ來彼此交換資料，由於處理器101基於所述裝置資訊控制非揮發性記憶體模組1100，因此處理器101也可對非揮發性記憶體模組1100正常地執行讀取操作或寫入操作。

在實施例中，圖26所示的非揮發性記憶體模組1100可根據參照圖3至圖19闡述的運行方法來運行。

圖27是說明根據本發明概念的另一實施例的圖1所示非揮發性記憶體模組的方塊圖。參照圖27，非揮發性記憶體模組1200包括模組控制器MC、所述多個揮發性記憶體VM11至VM1n及VM21至VM2m、第一非揮發性記憶體控制器1222a及第二非揮發性記憶體控制器1222b、所述多個非揮發性記憶體NVM11至NVM1k及NVM21至NVM2i、標記專用揮發性記憶體TVM及串列存在檢測晶片。為便於說明起見，省略了對上述元件的詳細說明。

不同於圖23所述的非揮發性記憶體模組800，圖27所示的非揮發性記憶體模組1200可不包括多個資料緩衝器DB。也就是說，非揮發性記憶體模組1200可具有帶寄存器的雙列直插記憶體模組結構。在這種情形中，所述多個揮發性記憶體VM11至VM1n及VM21至VM2m中的某些揮發性記憶體（例如，VM11至VM1n）可與第一非揮發性記憶體控制器1222a共用資料線DQ，且其餘的揮發性記憶體（例如，VM21至VM2m）可與第二非揮發性記憶體控制器1222b共用資料線DQ。

如在參照圖26給出的說明中一樣，即使資料線DQ由所述多個揮發性記憶體VM11至VM1n及VM21至VM2m與第一非揮發性記憶體控制器1222a及第二非揮發性記憶體控制器1222b共用，由於處理器101基於來自串列存在檢測晶片的裝置資訊DI運行，因此處理器101也可正常地控制非揮發性記憶體模組，而不管揮發性記憶體VM11至VM1n及VM21至VM2m與第一非揮發性記憶體控制器1222a及第二非揮發性記憶體控制器1222b之間的資料交換如何。

在實施例中，圖27所示的非揮發性記憶體模組1200可根據參照圖3至圖19闡述的運行方法來運行。

圖28是說明根據本發明概念的另一實施例的圖1所示非揮發性記憶體模組的方塊圖。參照圖28，非揮發性記憶體模組1300包括模組控制器MC、多個揮發性記憶體VM、非揮發性記憶體控制器1322、非揮發性記憶體NVM、標記專用揮發性記憶體TVM及串列存在檢測晶片。為便於說明起見，省略了對上述元件的詳細說明。

不同於圖24所示的非揮發性記憶體模組900，圖28所示的非揮發性記憶體模組1300可不包括多個資料緩衝器DB。也就是說，非揮發性記憶體模組1300可具有帶寄存器的雙列直插記憶體模組結構。所述多個揮發性記憶體VM被配置成與非揮發性記憶體控制器1322共用資料線DQ。

如上所述，由於處理器101基於來自串列存在檢測晶片的裝置資訊DI運行，因此處理器101可正常地控制非揮發性記憶體模組1300，而不管所述多個揮發性記憶體VM與非揮發性記憶體控制器1322之間的資料交換如何。

上述非揮發性記憶體模組僅為實例，且實施例並不僅限於此。可對根據本發明概念實施例的非揮發性記憶體模組進行各種組合或修改。

圖29是說明根據本發明概念的包含在非揮發性記憶體模組中的非揮發性記憶體的方塊圖。參照圖29，非揮發性記憶體1400可包括記憶體胞元陣列1410、位址解碼器1420、控制邏輯電路1430、頁緩衝器1440及輸入/輸出電路1450。

記憶體胞元陣列1410包括各自具有多個記憶體胞元的多個記憶體區塊。所述多個記憶體胞元可與多條字線WL連接。每一記憶體胞元可為儲存一個位的單電平胞元（single level cell，SLC）或儲存至少兩個位的多電平胞元（multi-level cell，MLC）。

位址解碼器1420可從非揮發性記憶體控制器122（參照圖2）接收並解碼位址ADDR。在實施例中，從非揮發性記憶體控制器122接收的位址ADDR可為指示非揮發性記憶體1400的儲存區的實體位置的實體位址。位址解碼器1420可基於經解碼的位址來選擇字線WL中的至少一者且可驅動所選擇的字線的電壓。

控制邏輯電路1430可響應于從非揮發性記憶體控制器122（參照圖2）接收的命令CMD及控制邏輯CTRL來控制位址解碼器1420、頁緩衝器1440及輸入/輸出電路1450。

頁緩衝器1440經由多條位元線BL與記憶體胞元陣列1410連接且經由多條資料線DL與輸入/輸出電路1450連接。頁緩衝器1440可通過感測所述多條位元線BL的電壓來對儲存在記憶體胞元陣列1410中的資料進行儲存。作為另外一種選擇，頁緩衝器1440可基於經由所述多條資料線DL接收的資料來調整所述多條位元線BL的電壓。

在控制邏輯電路1430的控制下，輸入/輸出電路1450可從非揮發性記憶體控制器122（參照圖2）接收資料且可將所接收的資料發送至頁緩衝器1440。作為另外一種選擇，輸入/輸出電路1450可從頁緩衝器1440接收資料且可將所接收的資料發送至非揮發性記憶體控制器122。

在實施例中，非揮發性記憶體控制器122可基於來自模組控制器110（參照圖2）的非揮發性記憶體命令/位址CA_n來產生位址ADDR、命令CMD及控制信號CTRL。

圖30是說明根據本發明概念實施例相變記憶體裝置的胞元結構及物理特性的視圖，其作為非揮發性記憶體裝置的實例。參照圖30，記憶體胞元1500包括可變電阻器及存取電晶體NT。可變電阻器由頂電極1510、相變材料1520、接觸插塞1530及底電極1540構成。頂電極1510連接至位元線BL。底電極1540連接在接觸插塞1530與存取電晶體NT之間。接觸插塞1530由導電材料（例如，氮化鈦）形成且也被叫做“加熱器插塞”。相變材料1520位於頂電極1510與接觸插塞1530之間。相變材料1520的相位可根據所提供的電流脈衝的幅值、持續時間、下降時間等而變化。與“置位”或“復位”對應的相變材料1520的相位由如圖30中所示的非晶體積2150來確定。一般來說，非晶相與結晶相分別對應於復位相及置位相。隨著相變材料1520的相位從非晶相前進至結晶相，非晶體積減小。相變材料1520具有根據所形成的非晶體積2150而變化的電阻。也就是說，所寫入資料的值是基於根據不同電流脈衝所形成的相變材料1520的非晶體積2150來確定。

圖31至圖32是說明根據本發明概念實施例的包含在非揮發性記憶體中的記憶體胞元的視圖。在圖31中示出自旋轉移矩磁性隨機存取記憶體（spin-transfer torque magnetic random access memory，STT-MRAM）的三維胞元結構。將參照圖32闡述磁阻式隨機存取記憶體的胞元結構。

在圖31中示出自旋轉移矩磁性隨機存取記憶體的記憶體胞元1600。記憶體胞元1600可包括磁性隧道結（magnetic tunnel junction，MTJ）組件1610及胞元電晶體（cell transistor，CT）1620。字線WL0與胞元電晶體1620的門極連接。胞元電晶體1620的第一端經由磁性隧道結元件1610與位元線BL0連接。胞元電晶體1620的第二端連接至源極線SL0。

磁性隧道結元件1610可包括固定層（pinned layer）1613、自由層1611及夾置在其之間的隧道層1612。固定層1613的磁化方向可為固定的，且自由層1611的磁化方向在一定條件下可與所述固定層的磁化方向相同或相反。記憶體胞元1600可進一步包括例如反鐵磁性層（未示出）以對固定層1613的磁化方向進行固定。

為了在記憶體胞元1600中寫入資料，通過對字線WL0施加電壓來接通胞元電晶體1620，且在位元線BL0與源極線SL0之間施加寫入電流。為了從記憶體胞元1600讀取資料，通過對字線WL0施加電壓來接通胞元電晶體1620，且在從位元線BL0至源極線SL0的方向上施加讀取電流。在這種情形中，儲存在記憶體胞元1600中的資料根據在上述條件下測量的電阻值來確定。

圖32是說明磁阻式記憶體裝置的記憶體胞元1700的電路圖。參照圖32，磁阻式記憶體裝置的記憶體胞元1700包括可變電阻元件（Rv）1710及選擇元件（STR）1720。

可變電阻元件1710包括用於儲存資料的可變電阻材料。基於字線WL的電壓，選擇元件1720對可變電阻元件1710供應電流或阻擋對可變電阻元件1710供應的電流。選擇元件1720如圖32所示由NMOS電晶體進行實作。然而，選擇元件1720可由例如PMOS電晶體及二極體等開關元件中的一者進行實作。

可變電阻元件1710包括一對電極1711及1713以及形成在所述一對電極之間的資料儲存膜1712。資料儲存膜1712可由雙極電阻儲存材料或單極電阻儲存材料形成。雙極電阻儲存材料被脈衝極性程式設計為置位元狀態或重定模式。單極電阻儲存材料可被同一脈衝極性程式設計為置位元狀態或重定模式。單極電阻儲存材料包括單種過渡金屬氧化物（例如氧化鎳（NiOx）或氮化鈦（TiOx））。雙極電阻儲存材料包括鈣鈦礦系材料。

將自旋轉移矩磁性隨機存取記憶體及電阻式隨機存取記憶體闡述為包含在非揮發性記憶體中的記憶體胞元的實例。然而，應理解，根據本發明概念實施例的非揮發性記憶體的記憶體胞元並不僅限於此。也就是說，非揮發性記憶體的記憶體胞元可以快閃記憶體、相變隨機存取記憶體、磁性隨機存取記憶體或鐵電隨機存取記憶體（FRAM）中的一者的形式提供。

圖33是說明根據本發明概念實施例的非揮發性記憶體模組的揮發性記憶體的方塊圖。參照圖33，揮發性記憶體1800可包括記憶體胞元陣列1810、位址緩衝器1820、行解碼器（X-解碼器）1830、列解碼器（Y-解碼器）1840、讀出放大器及寫入驅動器1850及輸入/輸出電路1860。

記憶體胞元陣列1810可包括與多條字線WL及多條位元線BL連接的多個記憶體胞元。所述多個記憶體胞元可分別位於所述字線與所述位元線的交叉點處。在實施例中，所述多個記憶體胞元中的每一者可包括儲存電容器及存取電晶體。

位址緩衝器1820可從模組控制器110（參照圖2）接收並臨時儲存位址ADD。在實施例中，位址緩衝器1820可對X-解碼器1830提供所接收位址ADD的行位址ADD_row且可對Y-解碼器1840提供所接收位址ADD的列位址ADD_col。

X-解碼器1830經由位元線BL與記憶體胞元陣列1810連接。X-解碼器1830可回應於來自模組控制器110的行位址選通信號RAS來啟動所述多條字線WL中的對應於行位址ADD_row的至少一者。

Y-解碼器1840可從位址緩衝器1820接收列位址ADD_col。當接收到列位址選通信號CAS時，Y-解碼器1840可基於列位址ADD_col控制讀出放大器及寫入驅動器1850。

讀出放大器及寫入驅動器1850經由所述多條位元線BL與記憶體胞元陣列1810連接。讀出放大器及寫入驅動器1850可感測每一位元線的電壓變化。作為另外一種選擇，讀出放大器及寫入驅動器1850可基於從輸入/輸出電路1860接收的資料來調整所述多條位元線的電壓。

輸入/輸出電路1860可從讀出放大器及寫入驅動器1850接收資料且可經由記憶體資料線MDQ（或資料線DQ）輸出所接收的資料。作為另外一種選擇，輸入/輸出電路1860可經由記憶體資料線MDQ（或資料線DQ）接收資料且可對讀出放大器及寫入驅動器1850提供所接收的資料。

在實施例中，位址ADD可為包含在從模組控制器110（參照圖2）提供的揮發性記憶體命令/位址CA_v中的位址。行位址選通信號RAS及列位址選通信號CAS可為包含在從模組控制器110提供的揮發性記憶體命令/位址CA_v中的信號。

圖34是說明根據本發明概念實施例的應用非揮發性記憶體模組的使用者系統的方塊圖。參照圖34，使用者系統3000可包括處理器3001及多個記憶體3110至記憶體3140。

處理器3001可包括記憶體控制器3002。記憶體控制器3002可經由一條匯流排3003與記憶體3110及記憶體3140進行通信。在實施例中，匯流排3003可包括分別與所述多個記憶體3110至記憶體3140連接的專用匯流排或由所述多個記憶體3110至記憶體3140共用的共用匯流排。在實施例中，匯流排3003可包括參照圖1至圖34闡述的資料線DQ、記憶體資料線MDQ及標記資料線TDQ中的至少一者。

在實施例中，所述多個記憶體3110至記憶體3140中的至少某些記憶體可為參照圖1至圖34闡述的非揮發性記憶體模組或可根據參照圖1至圖34闡述的運行方法來運行。

作為另外一種選擇，所述多個記憶體模組3110至記憶體模組3140中的至少某些記憶體模組中的每一者可包括非揮發性記憶體，且其其餘記憶體模組中的每一者可包括揮發性記憶體。包括揮發性記憶體的記憶體模組可被用作包括非揮發性記憶體的記憶體模組的快取記憶體。也就是說，如參照圖1至圖34所闡述，所述多個記憶體模組3110至記憶體模組3140中的某些記憶體模組可被用作使用者系統3000的主記憶體，且其其餘記憶體模組可被用作快取記憶體。被用作快取記憶體的記憶體中的每一者可為參照圖1至圖33闡述的揮發性記憶體或可與參照圖1至圖33闡述的揮發性記憶體相同的方式運行。

在實施例中，記憶體控制器3002可為記憶體控制器或參照圖1至圖33闡述的控制器或可與參照圖1至圖33闡述的記憶體控制器相同的方式運行。

圖35是說明根據本發明概念實施例的應用非揮發性記憶體系統的伺服器系統的視圖。參照圖34，伺服器系統2000可包括多個伺服器機架2100。伺服器機架2100中的每一者可包括多個非揮發性記憶體模組2200。非揮發性記憶體模組2200可與分別包含在伺服器機架2100中的處理器直接連接。舉例來說，非揮發性記憶體模組2200可具有雙列直插記憶體模組的形式且可安裝在與處理器電連接的雙列直插記憶體模組插口上以與所述處理器進行通信。在實施例中，非揮發性記憶體模組2200可被用作伺服器系統2000的記憶體。在實施例中，所述多個非揮發性記憶體模組2200中的每一者可為參照圖1至圖33闡述的非揮發性記憶體模組或可根據參照圖1至圖33闡述的運行方法運行。

儘管已參照示例性實施例闡述了本發明概念，但對所屬領域中的技術人員將顯而易見，在不背離本發明概念的精神及範圍的條件下，可作出各種改變及修改。因此，應理解，上述實施例並非限制性的、而是說明性的。

10、3000‧‧‧使用者系統
100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、2200‧‧‧非揮發性記憶體模組
101、3001‧‧‧處理器
102‧‧‧晶片組
103‧‧‧圖形處理單元
104‧‧‧輸入/輸出裝置
105‧‧‧儲存裝置
110、210、310、410‧‧‧模組控制器
120、220、320、420、520、620‧‧‧異質記憶體裝置
121、221、321、421、521、621、1800、VM、VM11、VM12、VM13、VM14、VM15、VM1n、VM21、VM22、VM23、VM24、VM25、VM2m‧‧‧揮發性記憶體
122、222、322、422、522、622、922、1322‧‧‧非揮發性記憶體控制器
123、223、323、423、523、623、1400、NVM、NVM11、NVM12、NVM13、NVM14、NVM1k、NVM21、NVM22、NVM23、NVM24、NVM2i‧‧‧非揮發性記憶體
130、230、330、430、530、630‧‧‧資料緩衝器
140、240、340、440‧‧‧串列存在檢測晶片
215、315、415‧‧‧快取記憶體管理器
251、261、351、361‧‧‧有效性部分
252、262、352、362‧‧‧交易標識部分
350‧‧‧消息資訊
822a、1022a、1222a‧‧‧第一非揮發性記憶體控制器
822b、1022b、1222b‧‧‧第二非揮發性記憶體控制器
1410、1810‧‧‧記憶體胞元陣列
1420‧‧‧位址解碼器
1430‧‧‧控制邏輯電路
1440‧‧‧頁緩衝器
1450‧‧‧輸入/輸出電路
1500、1600、1700‧‧‧記憶體胞元
1510‧‧‧頂電極
1520‧‧‧相變材料
1530‧‧‧接觸插塞
1540‧‧‧底電極
1610‧‧‧磁性隧道結元件
1611‧‧‧自由層
1612‧‧‧隧道層
1613‧‧‧固定層
1620‧‧‧胞元電晶體
1710‧‧‧可變電阻元件
1711、1713‧‧‧電極
1712‧‧‧資料儲存膜
1720‧‧‧選擇組件
1820‧‧‧位址緩衝器
1830‧‧‧行解碼器（X-解碼器）
1840‧‧‧列解碼器（Y-解碼器）
1850‧‧‧讀出放大器及寫入驅動器
1860‧‧‧輸入/輸出電路
2000‧‧‧伺服器系統
2100伺服器機架
2150‧‧‧非晶體積
3002‧‧‧記憶體控制器
3003‧‧‧匯流排
3110、3120、3130、3140‧‧‧記憶體
A0、A1、A2、A3、A4、A5、A6、A7、A8、A9、A10、A11、A12、A13、A14、A15、A16、A17‧‧‧位址線
A10/AP‧‧‧自動預充電信號線
ACT‧‧‧主動命令/庫主動命令
ACTe‧‧‧擴展主動命令
ACT_n‧‧‧主動命令輸入線
ADD、ADDR‧‧‧位址
ADD_col、CA‧‧‧列位址
ADD_row、RA‧‧‧行位址
ADD1‧‧‧第一位址
ADD2‧‧‧第二位址
ADDR0‧‧‧第0位址
ADDR1‧‧‧第1位址
ADDR2‧‧‧第2位址
ADDR3‧‧‧第3位址
ADDR4‧‧‧第4位址
ADDR5‧‧‧第5位址
ADDR6‧‧‧第6位址
ADDR7‧‧‧第7位址
ADDR8‧‧‧第8位址
ADDR9‧‧‧第9位址
ADDR10‧‧‧第10位址
ADDR11‧‧‧第11位址
ADDR12‧‧‧第12位址
ADDR13‧‧‧第13位址
ADDR14‧‧‧第14位址
ADDR15‧‧‧第15位址
ADDR16‧‧‧第16位址
ADDR17‧‧‧第17位址
ADDR18‧‧‧第18位址
ADDR19‧‧‧第19位址
ADDR20‧‧‧第20位址
ADDR21‧‧‧第21位址
ADDR22‧‧‧第22位址
ADDR23‧‧‧第23位址
AP‧‧‧自動預充電/自動預充電信號
BA‧‧‧庫位址
BA0、BA1‧‧‧庫位址輸入線
BANK1‧‧‧第一庫
BANK2‧‧‧第二庫
BANK3‧‧‧第三庫
BANK4‧‧‧第四庫
BC‧‧‧突發截斷/突發截斷信號
BC_n/A12‧‧‧突發截斷信號線
BG‧‧‧庫群組信號
BG0、BG1‧‧‧庫群組輸入線
BL‧‧‧突發長度/位元線
BL0‧‧‧位元線
BO0、BO1、BO2‧‧‧突發次序
BT‧‧‧突發類型
C0、C1、C2‧‧‧晶片識別符線
Cache_INFO‧‧‧快取記憶體資訊
CA_n、非揮發性記憶體命令/位址
CA_v‧‧‧揮發性記憶體命令/位址
CAS‧‧‧列位址選通信號
CAS_n/A15、RAS_n/A16、WE_n/A14‧‧‧命令輸入線
CID‧‧‧晶片識別符
CKE‧‧‧時鐘使能信號線/時鐘信號
CL、CL0、CL1、CL2、CL3‧‧‧快取記憶體線
CMD、RD‧‧‧命令
CMD/ADD‧‧‧命令/位址
CMD0‧‧‧第0命令
CMD1‧‧‧第1命令
CMD2‧‧‧第2命令
CS_n‧‧‧晶片選擇使能信號線/晶片選擇信號線
CT‧‧‧胞元電晶體
CTRL‧‧‧控制邏輯/控制信號
D1、D2、D3、D4‧‧‧數據
DATA_1‧‧‧第一資料
DATA_2‧‧‧第二數據
DB‧‧‧資料緩衝器
DI‧‧‧裝置資訊
DL、DQ‧‧‧數據線
DRT‧‧‧髒信息
DT_v‧‧‧數據
DQ_INFO‧‧‧有效性資訊
EA‧‧‧擴展位址
ECC_DT‧‧‧資料錯誤糾正碼
ECC_TAG‧‧‧標記錯誤糾正碼
EXT‧‧‧啟動擴展命令/庫啟動擴展命令/主動擴展命令
FC‧‧‧專用清除通道
G1‧‧‧第一圖表
G2‧‧‧第二圖表
H‧‧‧高電平
HMD‧‧‧異質記憶體裝置
INFO‧‧‧快取記憶體資訊
L‧‧‧低電平
Line0、Line1、Line2、Line3、223a‧‧‧線
MC‧‧‧模組控制器
MDQ‧‧‧記憶體資料線
MDQ1‧‧‧第一記憶體資料線
MDQn‧‧‧第n記憶體資料線
MSG_EN、MSG_DQ‧‧‧消息資訊
NT‧‧‧存取電晶體
NVM_0‧‧‧第一區/記憶體區
NVM_1‧‧‧第二區/記憶體區
NVM_2‧‧‧第三區/記憶體區
NVM_3‧‧‧第四區/記憶體區
NVM_4‧‧‧第五區/記憶體區
NVM_5‧‧‧第六區/記憶體區
NVM_BLK1、NVM_BLK2、NVM_BLKn‧‧‧非揮發性擴展區塊
Op Code‧‧‧操作碼
OPT‧‧‧選項
RAS‧‧‧行位址選通信號
RD/ADD‧‧‧命令及位址
REV‧‧‧保留線
RFU‧‧‧供未來使用的保留
RL‧‧‧讀取延遲
Rv‧‧‧可變電阻元件
S11、S12、S13、S14、S15、S21、S22、S23、S24、S25、S26、S27、S28、S29、S110、S120、S130、S210、S220、S230、S240、S250、S260、S270、S280、S310、S320、S330、S340、S350、S360、S370、S380、S390、S410、S420、S430‧‧‧操作
SL0‧‧‧源極線
STR‧‧‧選擇組件
TAG、“TAG”_v‧‧‧標記
TC‧‧‧標記控制電路
TDQ‧‧‧標記資料線
TID‧‧‧交易標識
TVM‧‧‧標記專用揮發性記憶體
V‧‧‧“H”與“L”中的一者的特定電平
VM1‧‧‧第一揮發性記憶體
VMn‧‧‧第n揮發性記憶體
WL‧‧‧寫入延遲/字線
WL0‧‧‧字線
X‧‧‧定義的或未定義的（例如，浮動）或不相關的電平
T0、T1、T2、T3、T4、T5、T6、T7‧‧‧處

通過參照以下附圖閱讀以下說明，上述及其他目的及特徵將變得容易理解，其中除非另外指明，否則在所有各附圖中相同的參考編號指代相同的部件，且其中： 圖1是說明根據本發明概念實施例的使用者系統的方塊圖。 圖2是說明圖1所示的非揮發性記憶體模組的方塊圖。 圖3是說明在其中將命令及位址發送至基於雙列直插記憶體模組或非揮發性雙列直插記憶體模組的非揮發性記憶體模組的過程的時序圖。 圖4是說明根據本發明概念實施例的非揮發性記憶體模組的運行方法的流程圖。 圖5是說明其中非揮發性記憶體模組在處理器的控制下寫入資料的方法的流程圖。 圖6是說明其中非揮發性記憶體模組在處理器的控制下讀取資料的方法的流程圖。 圖7是說明其中將命令及位址發送至基於雙列直插記憶體模組或非揮發性雙列直插記憶體模組的非揮發性記憶體模組的過程的應用的時序圖。 圖8是說明其中非揮發性記憶體模組從擴展主動命令獲得行位址、擴展位址及列位址的方法的流程圖。 圖9是說明根據本發明概念的另一實施例的圖1所示非揮發性記憶體模組的方塊圖。 圖10是說明操作圖9所示的非揮發性記憶體模組的流程圖。 圖11是闡述圖9所示的揮發性記憶體的快取記憶體結構的視圖。 圖12是詳細闡述圖10所示的讀取操作的時序圖。 圖13是說明圖12所示的資料及有效性資訊的實作方式的時序圖。 圖14是詳細闡述圖10所示的讀取操作的時序圖。 圖15是說明圖14所示的資料及有效性資訊的實作方式的時序圖。 圖16是說明根據本發明概念的另一實施例的記憶體模組的其他特徵的方塊圖。 圖17是說明圖16所示的處理器與非揮發性記憶體模組之間的握手規程的流程圖。 圖18是詳細闡述圖17所示的握手操作的時序圖。 圖19是說明根據本發明概念的另一實施例的圖1所示記憶體模組的方塊圖。 圖20是說明根據本發明概念的另一實施例的圖1所示非揮發性記憶體模組的方塊圖。 圖21是說明根據本發明概念的另一實施例的圖1所示非揮發性記憶體模組的方塊圖。 圖22是說明根據本發明概念的另一實施例的圖1所示非揮發性記憶體模組的方塊圖。 圖23是說明根據本發明概念的另一實施例的圖1所示非揮發性記憶體模組的方塊圖。 圖24是說明根據本發明概念的另一實施例的圖1所示非揮發性記憶體模組的方塊圖。 圖25是說明根據本發明概念的另一實施例的圖1所示非揮發性記憶體模組的方塊圖。 圖26是說明根據本發明概念的另一實施例的圖1所示非揮發性記憶體模組的方塊圖。 圖27是說明根據本發明概念的另一實施例的圖1所示非揮發性記憶體模組的方塊圖。 圖28是說明根據本發明概念的另一實施例的圖1所示非揮發性記憶體模組的方塊圖。 圖29是說明根據本發明概念的包含在非揮發性記憶體模組中的非揮發性記憶體的方塊圖。 圖30是說明根據本發明概念實施例的相變記憶體裝置的胞元結構及物理性質的視圖，其作為非揮發性記憶體裝置的實例。 圖31至圖32是說明根據本發明概念實施例的包含在非揮發性記憶體中的記憶體胞元的視圖。 圖33是說明根據本發明概念實施例的非揮發性記憶體模組的揮發性記憶體的方塊圖。 圖34是說明根據本發明概念實施例的應用非揮發性記憶體模組的使用者系統的方塊圖。 圖35是說明根據本發明概念實施例的應用非揮發性記憶體系統的伺服器系統的視圖。

S110、S120、S130‧‧‧操作

Claims (20)

1. 一種存取揮發性記憶體裝置、非揮發性記憶體裝置及對所述揮發性記憶體裝置及所述非揮發性記憶體裝置進行控制的控制器的方法，所述方法包括： 由所述控制器在第一定時經由第一線接收與所述揮發性記憶體裝置及所述非揮發性記憶體裝置相關聯的行位址； 由所述控制器在第二定時經由第二線接收與所述非揮發性記憶體裝置相關聯的擴展位址；以及 由所述控制器在第三定時經由第三線接收與所述非揮發性記憶體裝置及所述揮發性記憶體裝置相關聯的列位址。
2. 如申請專利範圍第1項所述的方法，更包括： 經由命令輸入線接收啟動擴展命令，所述啟動擴展命令指示在所述第二定時傳輸所述擴展位址。
3. 如申請專利範圍第2項所述的方法，更包括： 經由自動預充電輸入線接收附加啟動擴展命令，所述附加啟動擴展命令指示在所述第二定時傳輸所述擴展位址。
4. 如申請專利範圍第1項所述的方法，更包括： 在所述第一定時接收主動命令； 在所述第二定時接收啟動擴展命令；以及 在所述第三定時接收讀取或寫入命令。
5. 如申請專利範圍第4項所述的方法，其中禁止在所述第一定時與所述第二定時之間接收另一命令。
6. 如申請專利範圍第4項所述的方法，其中在所述第二定時，“RAS_n/A16”線的信號、“CAS_n/A15”線的信號、“WE_n/A14”線的信號分別為低電平、高電平及高電平。
7. 如申請專利範圍第6項所述的方法，其中“A10/AP”線的信號在所述第二定時為高電平。
8. 如申請專利範圍第1項所述的方法，其中所述第二線包括第0條位址線至第九條位址線。
9. 如申請專利範圍第1項所述的方法，其中在所述第二定時，庫群組位址線、庫位址輸入線、晶片識別符線、突發截斷信號線以及第11條位址線、第13條位址線及第17條位址線各自具有由高電平及低電平中的一者界定的任意值。
10. 如申請專利範圍第1項所述的方法，更包括： 由所述控制器從所述揮發性記憶體裝置讀取與所述行位址及所述列位址相關聯的標記；以及 如果所述標記與所述擴展位址相同，則由所述控制器存取所述揮發性記憶體裝置。
11. 如申請專利範圍第10項所述的方法，更包括： 當所述控制器在所述揮發性記憶體裝置中寫入資料時，由所述控制器將與所述行位址及所述列位址相關聯的髒標誌在所述揮發性記憶體裝置中寫入為髒狀態。
12. 如申請專利範圍第11項所述的方法，更包括： 當所述控制器在所述揮發性記憶體裝置中寫入資料時，由所述控制器將所述擴展位址作為與所述行位址及所述列位址相關聯的標記寫入所述揮發性記憶體裝置中。
13. 如申請專利範圍第10項所述的方法，更包括： 如果所述標記不同於所述擴展位址，則由所述控制器從所述揮發性記憶體裝置讀取與所述行位址及所述列位址相關聯的髒標誌；以及 如果所述髒標誌指示髒狀態，則由所述控制器基於所述行位址及所述列位址讀取資料並基於所述行位址、所述列位址及所述擴展位址將所述讀取資料寫入所述非揮發性記憶體裝置中。
14. 如申請專利範圍第13項所述的方法，更包括： 在讀取操作期間，在對所述非揮發性記憶體裝置完成寫入操作後，由所述控制器基於所述行位址、所述列位址及所述擴展位址從所述非揮發性記憶體裝置讀取第二資料並基於所述行位址及所述列位址將所述第二資料寫入所述揮發性記憶體裝置中。
15. 如申請專利範圍第13項所述的方法，更包括： 在寫入操作期間，在對所述非揮發性記憶體裝置完成寫入操作後，由所述控制器基於所述行位址及所述列位址將第二資料寫入所述揮發性記憶體裝置中並基於所述行位址、所述列位址及所述擴展位址將所述第二資料寫入所述非揮發性記憶體裝置中。
16. 一種記憶體模組，包括： 非揮發性記憶體裝置； 揮發性記憶體裝置；以及 控制器，用以控制所述非揮發性記憶體裝置及所述揮發性記憶體裝置， 其中所述控制器在第一定時經由第一線接收與所述揮發性記憶體裝置及所述非揮發性記憶體裝置相關聯的行位址，在第二定時經由第二線接收與所述非揮發性記憶體裝置相關聯的擴展位址，以及在第三定時經由第三線接收與所述非揮發性記憶體裝置及所述揮發性記憶體裝置相關聯的列位址。
17. 一種存取第一類型的快取記憶體及第二類型的主記憶體的方法，所述方法包括： 使用多個序列經由與所述第一類型的快取記憶體相關聯的位址線將共用位址發送至所述第一類型的所述快取記憶體及所述第二類型的所述主記憶體；以及 使用至少一個序列經由與所述第一類型的所述快取記憶體相關聯的所述位址線將擴展位址發送至所述第二類型的所述主記憶體。
18. 如申請專利範圍第17項所述的方法，其中所述共用位址及所述擴展位址被轉換成所述第二類型的所述主記憶體的內部位址，且所述經轉換的內部位址經由與所述位址線獨立的單獨線傳輸至所述第二類型的所述主記憶體。
19. 如申請專利範圍第17項所述的方法，其中在所述多個序列中執行所述至少一個序列。
20. 如申請專利範圍第17項所述的方法，更包括： 經由與所述第一類型的所述快取記憶體相關聯的命令線將命令發送至所述第一類型的所述快取記憶體及所述第二類型的所述主記憶體， 其中所述命令被轉換成所述第二類型的所述主記憶體的命令，且所述經轉換的命令經由與所述命令線獨立的單獨線傳輸至所述第二類型的所述主記憶體。