CN110197691A - 非易失性存储器设备及其操作方法 - Google Patents

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Abstract

一种操作非易失性存储器设备的方法包括：通过将第一编程电压施加到连接到选定存储器单元的选定字线来执行第一编程操作；通过将验证电压施加到选定字线并将第一字线电压施加到至少一个未选字线来执行第一验证操作；通过将第二编程电压施加到选定字线来执行第二编程操作；以及通过将验证电压施加到选定字线并将第二字线电压施加到至少一个未选字线来执行第二验证操作，其中第一字线电压和第二字线电压中的至少一个具有比在非易失性存储器设备的读取操作中施加的读取电压更低的电压电平。

Description

非易失性存储器设备及其操作方法
相关申请的交叉引用
本申请根据35U.S.C.§119要求于2018年2月26日在韩国知识产权局提交的第10–2018-0022968号韩国专利申请的优先权的权益，其公开内容通过引用全部并入本文。
技术领域
本发明构思涉及存储器设备，并且更具体地，涉及执行包括验证操作的编程操作的非易失性存储器设备。
背景技术
半导体存储器设备是通过使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)的半导体来实施的存储器设备。半导体存储器设备可以分为易失性存储器设备和非易失性存储器设备。
非易失性存储器设备即使在其电源中断时也保持存储在其中的数据。非易失性存储器设备的示例包括只读存储器(read-only memory，ROM)设备、可编程只读存储器(programmable read-only memory，PROM)设备、可擦除可编程只读存储器(erasableprogrammable read-only memory，EPROM)设备、电可擦除可编程只读存储器(electrically erasable programmable read-only memory，EEPROM)设备、闪存设备、相变随机存取存储器(phase-change random-access memory，PRAM)设备、磁随机存取存储器(magnetic random-access memory，MRAM)设备、电阻随机存取存储器(resistive random-access memory，RRAM)设备和铁电随机存取存储器(ferroelectric random-accessmemory，FRAM)设备。闪存设备可以分为NOR型闪存设备和NAND型闪存设备。
编程操作用于将数据编程到存储器设备(诸如上述非半导体存储器设备)的目标存储器单元。验证操作用于验证目标存储器单元通过编程操作被正确编程。
发明内容
本发明构思提供了一种非易失性存储器设备及其操作方法，该方法可以通过在验证操作中考虑相邻字线的编程状态来改善保持特性。
根据本发明构思的示例性实施例，提供了一种操作包括多个存储器单元的非易失性存储器设备的方法，其中每个存储器单元连接到多个字线之一。该方法包括：通过将第一编程电压施加到连接到待编程的存储器单元中的选定存储器单元的字线中的选定字线来执行第一编程操作；通过将至少一个验证电压施加到选定字线并将第一字线电压施加到多个字线中未被编程的至少一个未选字线来执行第一验证操作；通过将第二编程电压施加到选定字线来执行第二编程操作；以及通过将至少一个验证电压施加到选定字线并将第二字线电压施加到至少一个未选字线来执行第二验证操作。第一字线电压和第二字线电压中的至少一个具有比在读取操作中施加的读取电压更低的电压电平。
根据本发明构思的示例性实施例，提供了一种非易失性存储器设备，该非易失性存储器设备包括：存储器单元阵列，包括多个存储器单元、多个字线和连接到存储器单元的位线，其中每个存储器单元连接到字线之一；电压发生器，向存储器单元阵列提供多个电源电压；控制逻辑电路，通过控制电压发生器将连接到字线中的选定字线的存储器单元中的选定存储器单元编程为第一编程状态；以及验证电路，通过控制电压发生器来控制对存储器单元阵列的验证操作。验证电路控制在验证操作中施加到多个字线当中未被编程的至少一个未选字线的字线电压，以及施加到位线的位线电压，该字线电压和该位线电压不同于在读取操作中施加的电压的电压电平。
根据本发明构思的示例性实施例，提供了一种包括存储器控制器和非易失性存储器设备的非易失性存储器系统。非易失性存储器系统包括：存储器控制器，向非易失性存储器设备输出命令和地址以访问非易失性存储器设备中的数据；和非易失性存储器设备，基于存储器控制器的控制存储数据。该非易失性存储器设备包括：存储器单元阵列，包括多个存储器单元、多个字线和连接到存储器单元的位线，其中每个存储器单元连接到字线之一；电压发生器，向存储器单元阵列提供多个电压；控制逻辑电路，通过响应于存储器控制器的编程命令控制电压发生器，将存储器单元中的选定存储器单元编程为第一编程状态；以及验证电路，通过响应于编程命令控制电压发生器来控制对存储器单元阵列的验证操作的执行，其中，验证电路控制在验证操作中施加到多个字线中未被编程的至少一个未选字线的字线电压，以及施加到位线的位线电压，该字线电压和位线电压不同于在非易失性存储器设备的读取操作中施加的电压的电压水平。
附图说明
结合附图，从下面的详细描述中将更清楚地理解本发明构思的实施例，其中：
图1是示出根据本发明构思的示例性实施例的非易失性存储器系统的框图；
图2是示出根据本发明构思的示例性实施例的非易失性存储器设备的框图；
图3是示出根据本发明构思的示例性实施例的存储器单元阵列中包括的存储器块的电路图；
图4是示出根据本发明构思的示例性实施例的存储器单元阵列中包括的存储器块的另一示例的电路图；
图5是示出图4的存储器块的透视图；
图6是示出根据本发明构思的示例性实施例的存储器单元阵列的一部分的图；
图7是示出根据本发明构思的示例性实施例的每个字线的能级的曲线图；
图8A和图8B是示出根据本发明构思的示例性实施例的连接到选定字线的存储器单元的分布的图；
图9是示出根据本发明构思的示例性实施例的操作非易失性存储器设备的方法的流程图；
图10A和图10B是示出根据本发明构思的示例性实施例的编程操作的单元分布图；
图11是示出根据本发明构思的示例性实施例的非易失性存储器设备的操作的时序图；
图12是示出根据本发明构思的示例性实施例的非易失性存储器设备的操作的时序图；
图13是示出根据本发明构思的示例性实施例的非易失性存储器设备的操作的时序图；
图14是示出根据本发明构思的示例性实施例的非易失性存储器设备的操作的时序图；
图15是示出根据本发明构思的示例性实施例的非易失性存储器系统的框图；
图16是示出根据本发明构思的示例性实施例的非易失性存储器设备的操作的流程图；以及
图17是示出根据本发明构思的示例性实施例的固态驱动器(solid state drive，SSD)系统的框图。
具体实施方式
图1是示出根据本发明构思的示例性实施例的非易失性存储器系统的框图。
参考图1，非易失性存储器系统1可以被实施为诸如以下各项的多个计算系统中的一个：工作站、上网本、个人数字助理(personal digital assistant，PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(portablemultimedia player，PMP)、便携式游戏设备、导航设备、黑匣子、数码相机、数字多媒体广播(digital multimedia broadcasting，DMB)播放器、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器和数字视频播放器。
非易失性存储器系统1包括存储器控制器20和非易失性存储器设备10。作为示例，主机、存储器控制器20和非易失性存储器设备10中的每一个可以被提供为芯片、封装或模块。可替换地，存储器控制器20和非易失性存储器设备10可以通过使用诸如以下各项的封装来安装和提供：堆叠式封装(Package on Package，PoP)、球栅阵列(Ball Grid Array，BGA)、芯片级封装(Chip Scale Package，CSP)、塑料引线芯片载体(Plastic Leaded ChipCarrier，PLCC)、塑料双列直插式封装(Plastic Dual In-line Package，PDIP)、华夫(waffle)封装的管芯、晶片形式的管芯、板上芯片(Chip On Board，COB)、陶瓷双列直插式封装(Ceramic Dual In-line Package，CERDIP)、塑料公制四边扁平封装(Plastic MetricQuad Flat Pack，MQFP)、薄型四边扁平封装(Thin Quad Flatpack，TQFP)、小外形集成电路(Small Outline Integrated Circuit，SOIC)、紧缩小外形封装(Shrink Small OutlinePackage，SSOP)、薄型小外形(Thin Small Outline，TSOP)、封装系统(System In Package，SIP)、多芯片封装(Multi Chip Package，MCP)、晶片级制造的封装(Wafer-levelFabricated Package，WFP)和晶片级处理的堆叠式封装(Wafer-level Processed StackPackage，WSP)。
存储器控制器20可以响应于从主机(未示出)接收的编程请求或读取请求来控制非易失性存储器设备10。例如，存储器控制器20可以响应于从主机接收的编程请求，向非易失性存储器设备10发送编程命令CMD和地址ADDR。由存储器控制器20发送到非易失性存储器设备10的地址ADDR可以是非易失性存储器设备10的物理地址。例如，地址ADDR可以包括非易失性存储器设备10内的某个位置。存储器控制器20可以与非易失性存储器设备10交换数据(DATA)。
非易失性存储器设备10可以响应于从存储器控制器20接收的信号执行诸如编程、读取和擦除的操作。在示例性实施例中，当非易失性存储器设备10对存储器单元编程时，根据增量阶跃脉冲编程(incremental step pulse programmin，ISPP)方法将编程电压和验证电压提供给字线。在基于ISPP的编程操作中，编程脉冲的施加和验证脉冲的施加在一个编程循环中执行。可以通过多个编程循环将选定存储器单元编程为目标状态。在示例性实施例中，编程操作使得非易失性存储器设备10在编程循环中一次或多次将编程电压施加到选定存储器单元。在示例性实施例中，验证操作使得非易失性存储器设备10在编程循环中一次或多次将验证电压施加到选定存储器单元。对字线执行的编程操作可以指对连接到字线的存储器单元执行的编程操作。对字线执行的读取操作可以指对连接到字线的存储器单元执行的读取操作。
非易失性存储器设备10包括存储器单元阵列110、验证管理器120(例如，电路)和电压发生器130。存储器单元阵列110包括多个存储器单元。例如，多个存储器单元可以是闪存单元。在下文中，将针对其中多个存储器单元是NAND闪存单元的实施例来详细描述实施例。然而，本发明构思不限于此。例如，多个存储器单元可以是电阻存储器单元，诸如电阻RAM(resistive RAM，ReRAM)、相变RAM(PRAM)或磁RAM(MRAM)。
存储器单元阵列110可以是三维(three-dimensional，3D)存储器单元阵列。3D存储器单元阵列可以包括在至少一个物理级(physical level)上单片地形成的存储器单元阵列，该存储器单元阵列包括布置在硅衬底上的有源区域(active region)和作为与存储器单元的操作相关的电路形成在硅衬底上或硅衬底中的电路。术语“单片”可意味着构成阵列的每一级的层直接堆叠在阵列中每一更低级的层之上。3D存储器单元阵列可以包括沿垂直方向布置的NAND串，使得至少一个存储器单元位于另一存储器单元上。该至少一个存储器单元可以包括电荷俘获层(charge trap layer)。然而，本发明构思不限于此。例如，并且在另一实施例中，存储器单元阵列110具有二维(two-dimensional，2D)存储器单元阵列。
美国专利公开第7,679,133号、美国专利公开第8,553,466号、美国专利公开第8,654,587号、美国专利公开第8,559,235号和美国专利申请公开第2011/0233648号公开了一种3D存储器阵列的配置，其中在级与级之间共享多个级和字线和/或位线，其公开内容通过引用并入本文。而且，美国专利申请公开第2014/0334232号和美国专利公开第8,488,381号的公开内容通过引用并入本文。
在本发明构思的示例性实施例中，包括在存储器单元阵列110中的每个存储器单元是存储两位或更多位数据的多级单元(multi level cell，MLC)。例如，存储器单元可以是存储2位数据的MLC。作为另一示例，存储器单元可以是存储3位数据的三级单元(triplelevel cell，TLC)或存储4位数据的四级单元(quadruple level cell，QLC)。然而，本发明构思不限于此。在另一实施例中，包括在存储器单元阵列110中的一些存储器单元是存储1位数据的单级单元(single level cell，SLC)，并且其中一些其他存储器单元是MLC。
存储器单元阵列110可以连接到多个字线和多个位线，并且可以通过使用多个字线中的一个或多个字线和多个位线中的一个或多个位线对待编程的选定存储器单元执行编程操作。在下文中，多个字线当中连接到待编程的选定存储器单元的字线将被称为选定字线，并且位于与选定字线相邻的字线(例如，直接位于选定字线下方或上方的字线)将被称为相邻字线。
在存储器单元阵列110中包括的存储器单元是MLC的实施例中，相邻字线可以按照阈值电压的升序被编程为擦除状态E、第一编程状态P1、第二编程状态P2和第三编程状态P3中的任何一个。选定存储器单元和连接到相邻字线的存储器单元之间的阈值电压差可以在相邻字线被编程为相对低阈值电压的状态(例如，擦除状态E或第一编程状态P1)的情况和相邻字线被编程为相对高阈值电压的状态(例如，第二编程状态P2或第三编程状态P3)的情况之间变化。因此，由于阈值电压差，连接到选定字线的存储器单元的分布可以根据保持之后相邻字线的编程状态而变化。
根据本发明构思的非易失性存储器设备10可以通过考虑相邻字线的编程状态来改善选定存储器单元的分布，而无需在验证操作中对选定存储器单元执行单独的读取操作。
在下文中，被编程为相对低阈值电压的状态(例如，擦除状态E或第一编程状态P1)的情况将被称为低电平编程状态，而被编程为相对高阈值电压的状态(例如，第二编程状态P2或第三编程状态P3)的情况将被称为高电平编程状态。应当理解，因为可以不同地设置用于划分低电平编程状态和高电平编程状态的标准，上述内容仅仅是示例。
验证管理器120(例如，验证电路)通过控制电压发生器130来控制验证操作所需的各种电压的电压电平。在实施例中，验证管理器120执行控制操作，使得在验证操作中施加到相邻字线的电压(以下称为相邻字线电压)低于在读取操作中施加到相邻字线的电压(以下称为读取字线电压)。在实施例中，验证管理器120执行控制操作，使得在验证操作中施加到位线的电压(以下称为位线电压)高于在读取操作中施加到位线的位线感测电压。因此，可以根据连接到相邻字线的存储器单元的编程状态来不同地确定选定存储器单元的单元分布，并且可以在保持之后改善选定存储器单元的分布。
在实施例中，验证管理器120根据相邻字线的位置不同地控制相邻字线电压。在实施例中，验证管理器120基于施加到选定字线的验证电压的电压电平来确定相邻字线电压或位线电压。在实施例中，验证管理器120基于温度信息来确定相邻字线电压或位线电压。在实施例中，验证管理器120基于存储器单元阵列110的编程-擦除循环计数来确定相邻字线电压或位线电压。
电压发生器130可以包括至少一个电荷泵(未示出)，并且可以基于验证管理器120的控制信号向多个字线和位线提供各种验证电压。
尽管本说明书示出了在存储器单元是MLC的情况下非易失性存储器设备10的操作，但是本发明构思不限于此。例如，本发明构思的实施例可以类似地应用于存储器单元是SLC或QLC的情况。
图2是示出根据本发明构思的示例性实施例的非易失性存储器设备的框图。为简明起见，将省略已经参考图1而给出的冗余描述。
参考图2，非易失性存储器设备10包括存储器单元阵列110、电压发生器130、控制逻辑140(例如，逻辑电路)、行解码器150(例如，行解码电路)和页缓冲电路160，并且控制逻辑140可以包括验证管理器120。作为示例，非易失性存储器设备10被示出为闪存设备。然而，本发明构思不限于闪存设备，并且可以应用于各种类型的非易失性存储器设备，例如ROM、PROM、EEPROM、闪存、PRAM、MRAM、RRAM和FRAM。
存储器单元阵列110通过字线WL1至WLn、串选择线SSL和接地选择线GSL连接到行解码器150。存储器单元阵列110通过位线BL0至BLm-1连接到页缓冲电路160。存储器单元阵列110包括多个NAND单元串。单元串中的每一个通过串选择晶体管SST连接到多个位线BL0至BLm-1。存储器单元阵列110可以包括包括多个存储器块的平面，并且多个存储器块可以包括多个页。多个页可以包括多个存储器单元。将参考图3至图5更详细地描述存储器单元阵列110。
控制逻辑140可以基于从存储器控制器20接收的命令和地址ADDR来控制非易失性存储器设备10中的各种操作。例如，控制逻辑140可以响应于编程命令CMD向电压发生器130输出电压控制信号CTRL_vol，以执行编程操作和验证操作。在实施例中，基于地址ADDR，控制逻辑140将列地址Y-ADDR输出到页缓冲电路160，并将行地址X-ADDR输出到行解码器150，以指定选定存储器单元。例如，列地址Y-ADDR可以识别位线之一(例如，BL0)，而行地址X-ADDR可以识别字线之一(例如，WL1)。
行解码器150可以响应于行地址X-ADDR选择存储器单元阵列110的存储器块中的任何一个存储器块。行解码器150可以从选定存储器块的多个字线中选择字线。行解码器150可以将字线电压VWL(例如，编程电压、验证电压或通过电压)从电压发生器130发送到选定存储器块的字线。
根据操作模式，页缓冲电路160可以操作作为写入驱动器(例如，用于写入数据)或者作为感测放大器(例如，用于读取数据)。在写入操作中，页缓冲电路160将与待写入的数据相对应的位线电压发送到存储器单元阵列110的位线。在读取操作中，页缓冲电路160在位线感测信号的控制下，通过连接到感测节点的位线感测存储在选定存储器单元中的数据。页缓冲电路160可以锁存感测的数据并将其输出到外部。
图3是示出根据本发明构思的示例性实施例的存储器单元阵列中包括的存储器块的电路图。
参考图3，存储器单元阵列(例如，图2的110)可以是水平NAND闪存的存储器单元阵列，并且可以包括多个存储器块。每个存储器块BLK可以包括m个(m是大于或等于2的整数)单元串STR，其中多个存储器单元MC在位线BL0至BLm-1的方向上串联连接。图3示出了其中每个单元串STR包括n个存储器单元的示例。
具有如图3所示的结构的NAND闪存设备可以以块为单位执行擦除操作，并以与字线WL1至WLn相对应的页为单位执行编程操作。图3示出了在一个块中提供了针对n个字线WL1至WLn的n个页的示例。非易失性存储器设备10可以在编程操作和验证操作中驱动连接到待编程的存储器单元的选定字线。在示例中，当对第三存储器单元MC3执行编程操作时，第三字线WL3是选定字线。在该示例中，相邻字线是第二字线WL2或第四字线WL4。图1和图2的非易失性存储器设备10可以包括多个存储器单元阵列，该多个存储器单元阵列利用与上述存储器单元阵列110相同的结构执行相同的操作。
图4是示出根据本发明构思的示例性实施例的存储器单元阵列中包括的存储器块的另一示例的电路图。
参考图4，存储器单元阵列(例如，图2的110)可以是垂直NAND闪存的存储器单元阵列，并且可以包括多个存储器块。每个存储器块BLK0可以包括多个NAND单元串NS11至NS33、多个字线WL1至WL8、多个位线BL1至BL3、多个接地选择线GS1至GS3、多个单元串选择线SSL1至SSL3以及公共源极线CSL。这里，NAND单元串的数量、字线的数量、位线的数量、接地选择线的数量和单元串选择线的数量可以根据实施例而变化。
NAND单元串NS11、NS21和NS31可以被提供在第一位线BL1和公共源极线CSL之间，NAND单元串NS12、NS22和NS32可以被提供在第二位线BL2和公共源极线CSL之间，并且NAND单元串NS13、NS23和NS33可以被提供在第三位线BL3和公共源极线CSL之间。每个NAND单元串(例如，NS11)可以包括串联连接的单元串选择晶体管SST、多个存储器单元MC1至MC8以及接地选择晶体管GST。
共同连接到一个位线的单元串可以构成一列。例如，共同连接到第一位线BL1的单元串NS11、NS21和NS31可以对应于第一列，共同连接到第二位线BL2的单元串NS12、NS22和NS32可以对应于第二列，并且共同连接到第三位线BL3的单元串NS13、NS23和NS33可以对应于第三列。
连接到一个单元串选择线的单元串可以构成一行。例如，连接到第一单元串选择线SSL1的单元串NS11、NS12和NS13可以对应于第一行，连接到第二单元串选择线SSL2的单元串NS21、NS22和NS23可以对应于第二行，并且连接到第三单元串选择线SSL3的单元串NS31、NS32和NS33可以对应于第三行。
单元串选择晶体管SST可以连接到对应的单元串选择线SSL1至SSL3。多个存储器单元MC1至MC8可以分别连接到对应的字线WL1至WL8。接地选择晶体管GST可以连接到对应的接地选择线GS1至GS3。单元串选择晶体管SST可以连接到对应的位线BL1至BL3，并且接地选择晶体管GST可以连接到公共源极线CSL。
相同高度的字线(例如，WL1)可以彼此共同连接，单元串选择线SSL1至SSL3可以彼此分离，并且接地选择线GS1至GS3也可以彼此分离。例如，当连接到第一字线WL1并且属于单元串NS11、NS12和NS13的存储器单元被编程时，可以选择第一字线WL1和第一单元串选择线SSL1。接地选择线GS1至GS3可以彼此共同连接。
图5是示出图4的存储器块的透视图。
参考图5，存储器单元阵列(例如，图2的110)中包括的每个存储器块可以在垂直于衬底SUB的方向上形成。虽然图5示出存储器块包括两个选择线GSL和SSL、八个字线WL1至WL8和三个位线BL1至BL3，但是可以对线的数量进行各种修改。
衬底SUB可以具有第一导电类型(例如，p型)，并且可以在衬底SUB上提供沿第一方向(例如，Y方向)延伸并且掺杂有第二导电类型(例如，n型)的掺杂剂的公共源极线CSL。在两个相邻公共源极线CSL之间的衬底SUB的区域上，可以在第三方向(例如，Z方向)上顺序地提供沿第一方向延伸的多个绝缘层IL。多个绝缘层IL可以在第三方向上彼此隔开一定距离。例如，多个绝缘层IL可以包括诸如氧化硅的绝缘材料。
在两个相邻公共源极线CSL之间的衬底SUB的区域上，多个柱P可以被提供为在第一方向上顺序地布置，并在第三方向上穿透多个绝缘层IL。例如，多个柱P可以穿透多个绝缘层IL以接触衬底SUB。具体地，每个柱P的表面层S可以包括第一导电类型的硅材料，并且可以用作沟道区域。同时，每个柱P的内层I可以包括诸如氧化硅的绝缘材料或者气隙。
在两个相邻公共源极线CSL之间的区域中，可以沿着绝缘层IL、柱P和衬底SUB的暴露表面提供电荷存储层CS。电荷存储层CS可以包括栅极绝缘层(或隧穿绝缘层)、电荷俘获层和阻挡绝缘层。例如，电荷存储层CS可以具有氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)结构。而且，在两个相邻公共源极线CSL之间的区域中，在电荷存储层CS的暴露表面上，可以提供包括选择线GSL和SSL以及字线WL1至WL8的栅电极GE。
可以在多个柱P上分别提供漏极或漏极触点DR。例如，漏极或漏极触点DR可以包括掺杂有第二导电类型的掺杂剂的硅材料。在漏极DR上，位线BL1至BL3可以被提供为在第二方向(例如，X方向)上延伸，并且在第一方向上彼此隔开一定距离。
图6是示出根据本发明构思的示例性实施例的存储器单元阵列的一部分的图。
参考图6中，存储器单元阵列110包括选定字线WLn以及位于与选定字线WLn相邻的相邻字线WLn-1和WLn+1。选定字线WLn和相邻字线WLn-1和WLn+1可以通过阻挡绝缘层BL共享电荷存储层CS、栅极绝缘层GOX和沟道CH。
根据本发明构思的示例性实施例，在验证操作期间施加到相邻字线WLn-1和WLn+1的相邻字线电压具有比在读取操作期间施加到相邻字线WLn-1和WLn+1的读取字线电压更低的电压电平，并且随着相邻字线WLn-1和WLn+1的偏置电压电平降低，与相邻字线WLn-1和WLn+1相对应的电荷存储层CS的电荷可以影响选定字线WLn。结果，与相邻字线WLn-1和WLn+1相对应的电荷存储层CS的电荷可以影响选定字线WLn的有效沟道长度Leff，并且连接到选定字线WLn的选定存储器单元的分布可以根据连接到相邻字线WLn-1和WLn+1的相邻存储器单元的编程状态而变化。
在实施例中，当相邻存储器单元的编程状态是高电平编程状态(例如，第三编程状态P3)时，与相邻字线WLn-1和WLn+1相对应的电荷存储层CS的电荷量大，并且选定存储器单元的有效沟道长度Leff由于对其的影响而增加。结果，选定存储器单元的阈值电压可能相对较高。
在另一实施例中，当相邻存储器单元的编程状态是低电平编程状态(例如，擦除状态E)时，与相邻字线WLn-1和WLn+1相对应的电荷存储层CS的电荷量小，并且选定存储器单元的有效沟道长度Leff由于对其的影响而减小。结果，选定存储器单元的阈值电压可能相对较低。
图7是示出根据本发明构思的示例性实施例的每个字线的能级的曲线图。在曲线图中，x轴表示每个字线的位置，而y轴表示能级。而且，虚线表示当相邻字线WLn-1和WLn+1处于高电平编程状态(例如，第三编程状态P3)时、字线的能级随着位线电压被确定为高电压电平而下降的曲线图，而实线表示当相邻字线WLn-1和WLn+1处于低电平编程状态(例如，擦除状态E)时、字线的能级随着位线电压被确定为高电压电平而下降的曲线图。
参考图7，选定字线WLn的能级在相邻字线WLn-1和WLn+1处于高电平编程状态P3时比在相邻字线WLn-1和WLn+1处于低电平编程状态E时更高。
根据本发明构思的示例性实施例，施加到位线的位线电压具有比在读取操作中施加到位线的位线感测电压更高的电压电平，并且其中相邻存储器单元对参考图6的上述选定存储器单元的影响增加的漏致势垒降低(drain induced barrier lowering，DIBL)效应随着位线电压的电压电平增加而增加。也就是说，DIBL效应在相邻字线WLn-1和WLn+1处于低电平编程状态E时可以比在相邻字线WLn-1和WLn+1处于高电平编程状态P3时更大。
如图7所示，当位线电压具有比位线感测电压更高的电压电平时，在低电平编程状态E中下降的第一能量下降级(energy drop level)“b”大于在高电平编程状态P3中下降的第二能量下降级“a”。结果，与当相邻字线WLn-1和WLn+1处于高电平编程状态P3时相比，当相邻字线WLn-1和WLn+1处于低电平编程状态E时连接到选定字线WLn的存储器单元的阈值电压下降更多并且阈值电压差更大。因此，选定存储器单元的分布可以在保持之后得到改善。
图8A和图8B是示出根据本发明构思的示例性实施例的连接到选定字线的存储器单元的分布的图。图8A示出了相邻字线具有低电平编程状态(例如，擦除状态E)的情况，并且图8B示出了相邻字线具有高电平编程状态(例如，第三编程状态P3)的情况。
根据本发明构思的示例性实施例，在验证操作中施加到相邻字线的相邻字线电压具有比读取字线电压更低的电压电平，并且施加到位线的位线电压具有比位线感测电压更高的电压电平。因此，根据连接到相邻字线的相邻存储器单元的编程状态，可以不同地确定选定存储器单元的分布。
参考图8A的虚线曲线图，在编程操作之后的验证操作中，由于相邻存储器单元具有低电平编程状态，所以相对于选定存储器单元，单元分布在更高的电平处形成。当保持随着预定时间的流逝而进行时，由于相邻字线和选定字线之间的阈值电压电平差而出现相对较大的电荷损失，并且单元分布比图8B的情况向左移动(即，低电压)更多，形成实线曲线图。
参考图8B的虚线曲线图，在编程操作之后的验证操作中，由于相邻存储器单元具有高电平编程状态，所以由于对其的影响，相对于非易失性存储器设备10中的选定存储器单元，单元分布在相对低的电平处形成。当保持随着预定时间的流逝而进行时，由于相邻字线和选定字线之间的阈值电压电平差而出现相对较小的电荷损失，并且单元分布比图8A的情况向左移动(即，低电压)更少，形成实线曲线图。
如上所述，由于根据相邻存储器单元的编程状态对选定存储器单元不同地执行验证操作，所以尽管在保持和编程操作之后相邻存储器单元的编程状态可以得到改善，但是存储器单元之间的单元分布可以维持均匀。
图9是示出根据本发明构思的示例性实施例的操作非易失性存储器设备的方法的流程图。
参考图2和图9，非易失性存储器设备10接收编程命令CMD(S110)。例如，非易失性存储器设备10可以从存储器控制器20接收编程命令CMD。
控制逻辑140通过使用第一编程电压来执行第一编程操作(S120)。例如，控制逻辑140可以通过将第一编程电压施加到第一字线来对连接到第一字线(例如，参见图2中的WL2)的第一存储器单元(例如，参见图3中的MC2)执行第一编程操作，其中第一存储器单元与连接到与第一字线相邻的第二字线(例如，参见WL1)的第二存储器单元(例如，参见图3中的MC1)相邻，并且第一存储器单元与连接到与第一字线相邻的第三字线(例如，参见图3中的WL3)的第三存储器单元(例如，参见图3中的MC3)相邻。在实施例中，当第一编程电压正被施加到第一字线时，不同于第一编程电压的电压被施加到第二和第三字线，以防止相邻存储器单元被写入数据。第一编程电压足以使第一存储器单元能够被写入数据。
而且，控制逻辑140通过使用至少一个第一验证电压来执行第一验证操作(S130)。在实施例中，第一验证操作在第一编程操作已经完成之后执行。在实施例中，第一验证操作用于验证第一存储器单元已经被正确编程。在实施例中，通过将验证电压施加到连接到被编程的第一存储器单元的第一字线，并且将电压(称为第一相邻字线电压)施加到连接到未被编程的第二存储器单元的第二字线和/或将电压(称为第二相邻字线电压)施加到连接到未被编程的第三存储器单元的第三字线，来执行第一验证操作。在实施例中，通过将第一位线电压施加到连接到被编程的存储器单元和未被编程的相邻存储器单元的位线，来进一步执行第一验证操作。
当第一验证操作已经完成时，控制逻辑140通过使用第二编程电压来执行第二编程操作(S140)。例如，控制逻辑140可以通过将第二编程电压施加到第一字线来对连接到第一字线(例如，参见图2中的WL2)的第一存储器单元(例如，参见图3中的MC2)执行第二编程操作。在实施例中，当第二编程电压正被施加到第二字线时，不同于第二编程电压的电压被施加到第二和第三字线，以防止相邻存储器单元被写入数据。第二编程电压足以使第一存储器单元能够被写入数据。
而且，控制逻辑140通过使用至少一个第二验证电压来执行第二验证操作(S150)。在实施例中，第二验证操作用于验证第一存储器单元已经被正确编程。在实施例中，通过将验证电压施加到连接到被编程的第一存储器单元的第一字线，并且将电压(称为第一相邻字线电压)施加到连接到未被编程的第二存储器单元的第二字线和/或将电压(称为第二相邻字线电压)施加到连接到未被编程的第三存储器单元的第三字线，来执行第二验证操作。在实施例中，通过将第二位线电压施加到连接到被编程的存储器单元和未被编程的相邻存储器单元的位线，来进一步执行第二验证操作。
根据本发明构思的示例性实施例，第一相邻字线电压和第二相邻字线电压中的至少一个具有比读取字线电压更低的电压电平。例如，在第一存储器单元的验证操作期间施加到第二字线的第一相邻字线电压可以低于在与被编程的第一存储器单元相邻的第二存储器单元的读取期间施加到第二字线的读取字线电压。例如，在第一存储器单元的验证操作期间施加到第三字线的第二相邻字线电压可以低于在与被编程的第一存储器单元相邻的第三存储器单元的读取期间施加到第三字线的读取字线电压。根据另一示例性实施例，第一位线电压和第二位线电压中的至少一个具有比位线感测电压更高的电压电平。例如，在第一存储器单元的验证期间施加到位线的位线电压可以高于施加到位线以从被编程的第一存储器单元读取数据或者从未被编程的第二和第三存储器单元读取数据的位线感测电压。
在实施例中，第一相邻字线电压和第二相邻字线电压的电压电平彼此相等。在另一实施例中，第一相邻字线电压和第二相邻字线电压的电压电平彼此不同。在实施例中，第一位线电压和第二位线电压的电压电平彼此相等。在另一实施例中，第一位线电压和第二位线电压的电压电平彼此不同。
图10A和图10B是示出根据本发明构思的示例性实施例的编程操作的单元分布图。详细地，图10A示出了用于通过阴影编程(shadow program)将存储器单元划分成四个编程状态的编程操作，并且图10B示出了用于通过重新编程将存储器单元划分成四个编程状态的编程操作。
参考图2和图10A，非易失性存储器设备10通过将第一编程电压和至少一个第一验证电压施加到存储器单元阵列110使存储器单元形成为两种分布。将第一编程电压施加到存储器单元阵列110可称为第一编程操作(第一PGM)。将至少一个第一验证电压施加到存储器单元阵列110可称为第一验证操作。在第一编程操作(第一PGM)和第一验证操作完成之后，非易失性存储器设备10通过将第二编程电压和至少一个第二验证电压施加到存储器单元阵列110使存储器单元形成为四个分布。将第二编程电压施加到存储器单元阵列110可称为第二编程操作(第二PGM)。将至少一个第二验证电压施加到存储器单元110阵列可称为第二验证操作。
在另一实施例中，参考图2和图10B，非易失性存储器设备10通过将第一编程电压和至少一个第一验证电压施加到存储器单元阵列110使存储器单元形成为四个分布。在第一编程操作(第一PGM)和第一验证操作完成之后，非易失性存储器设备10通过将第二编程电压和至少一个第二验证电压施加到存储器单元阵列110，通过精细编程操作将存储器单元形成为四个分布。
图11是示出根据本发明构思的示例性实施例的非易失性存储器设备的操作的时序图。
参考图2和图11，第n字线WLn是连接到待编程的选定存储器单元的选定字线SelWL。而且，存储器单元阵列110可以通过按照第n-2字线WLn-2、第n-1字线WLn-1、第n字线WLn、第n+1字线WLn+1和第n+2字线WLn+2的顺序布置的多个字线连接到行解码器150。
从第一时间t1到第四时间t4，第一验证电压Vver1、第二验证电压Vver2和第三验证电压Vver3被顺序施加到第n字线WLn。在实施例中，验证电压Vver1-Vver3的电压电平顺序地逐渐降低。此外，第一字线电压Vwl1被施加到与第n字线WLn相邻的第n-1字线WLn-1和第n+1字线WLn+1，并且读取电压Vr可以被施加到其他字线WLn-2和WLn+2。
根据实施例，施加到作为相邻字线的第n-1字线WLn-1和第n+1字线WLn+1的第一字线电压Vwl1具有比读取电压Vr更低的电压电平。在示例性实施例中，第一字线电压Vwl1具有比在读取操作中施加到第n-1字线WLn-1和第n+1字线WLn+1的电压更低的电压电平。
位线电压Vbl可以在从第一时间t1起的预定时间之后被施加到连接到选定存储器单元的位线BL。根据实施例，位线电压Vbl具有比在读取操作中施加到位线BL的位线感测电压更高的电压电平。
图12是示出根据本发明构思的示例性实施例的非易失性存储器设备的操作的时序图。为简明起见，将省略已经参考图11给出的冗余描述。
参考图12，从第一时间t1到第四时间t4，第一字线电压Vwl1被施加到第n+1字线WLn+1，而第二字线电压Vwl2可以被施加到第n-1字线WLn-1。根据实施例，第一字线电压Vwl1和第二字线电压Vwl2中的至少一个具有比读取电压Vr以及在读取操作中施加到第n-1字线WLn-1和第n+1字线WLn+1的电压更低的电压电平。
在一个示例中，由于与参考图9的上述第一验证操作相对应的第一字线电压Vwl1在对第n+1字线WLn+1的编程操作之前被施加，所以第一字线电压Vwl1可以具有与读取电压Vr相同的电压电平；并且由于第二字线电压Vwl2在对第n-1字线WLn-1的编程操作之后被施加，所以第二字线电压Vwl2可以具有比读取电压Vr更低的电压电平。在另一示例中，第一字线电压Vwl1和第二字线电压Vwl2具有彼此不同的电压电平，并且具有比读取电压Vr更低的电压电平。
图13是示出根据本发明构思的示例性实施例的非易失性存储器设备的操作的时序图。为简明起见，将省略已经参考图11给出的冗余描述。
参考图13，第n字线WLn是连接到待编程的选定存储器单元的选定字线SelWL。此外，存储器单元阵列110可以通过按照第n-3字线WLn-3、第n-2字线WLn-2、第n-1字线WLn-1、第n字线WLn、第n+1字线WLn+1、第n+2字线WLn+2和第n+3字线WLn+3的顺序布置的多个字线连接到行解码器150。
从第一时间t1到第四时间t4，第一验证电压Vver1、第二验证电压Vver2和第三验证电压Vver3被顺序地施加到第n字线WLn。而且，第一字线电压Vwl1被施加到与第n字线WLn相邻的第n-1字线WLn-1和第n+1字线WLn+1，而第二字线电压Vwl2被施加到第n-2字线WLn-2和第n+2字线WLn+2。读取电压Vr可以被施加到其他字线WLn-3和WLn+3。
根据实施例，第一字线电压Vwl1和第二字线电压Vwl2中的至少一个具有比读取电压Vr更低的电压电平。根据实施例，第一字线电压Vwl1和第二字线电压Vwl2中的至少一个具有比在读取操作中施加到第n-1字线WLn-1和第n+1字线WLn+1的电压更低的电压电平。
在实施例中，第二字线电压Vwl2具有比第一字线电压Vwl1更高的电压电平。因此，连接到第n-1字线WLn-1和第n+1字线WLn+1的电荷存储层的电荷损失可以被最小化。
图13示出了实施例，其中相同的第一字线电压Vwl1被施加到第n-1字线WLn-1和第n+1字线WLn+1，并且相同的第二字线电压Vwl2被施加到第n-2字线WLn-2和第n+2字线WLn+2。然而，这仅仅是示例性实施例，因为具有不同电压电平的相邻字线电压可以被施加到第n-1字线WLn-1和第n+1字线WLn+1，并且具有不同电压电平的相邻字线电压也可以被施加到第n-2字线WLn-2和第n+2字线WLn+2。
而且，图13示出了实施例，其中具有比读取电压Vr更低的电压电平的相邻字线电压被施加到第n-2字线WLn-2、第n-1字线WLn-1、第n+1字线WLn+1和第n+2字线WLn+2。然而，本发明构思不限于此，并且还可以应用于其中具有比读取电压Vr更低的电压电平的相邻字线电压被施加到选定字线SelWL和m个(m是大于或等于1的自然数)相邻字线的实施例。
图14是示出根据本发明构思的示例性实施例的非易失性存储器设备的操作的时序图。为简明起见，将省略已经参考图11给出的冗余描述。
参考图14，第一验证电压Vver1从第一时间t1到第二时间t2被施加到第n字线WLn。而且，第一字线电压Vwl1被施加到与第n字线WLn相邻的第n-1字线WLn-1和第n+1字线WLn+1，并且第一位线电压Vbl1被施加到位线BL。
第二验证电压Vver2从第二时间t2到第三时间t3被施加到第n字线WLn。而且，第二字线电压Vwl2被施加到与第n字线WLn相邻的第n-1字线WLn-1和第n+1字线WLn+1，并且第二位线电压Vbl2被施加到位线BL。
第三验证电压Vver3从第三时间t3到第四时间t4被施加到第n字线WLn。而且，第三字线电压Vwl3被施加到与第n字线WLn相邻的第n-1字线WLn-1和第n+1字线WLn+1，并且第三位线电压Vbl3被施加到位线BL。
第一验证电压Vver1至第三验证电压Vver3以及第一位线电压Vbl1至第三位线电压Vb13可以从时间t1-t4开始顺序地降低。
在实施例中，第一字线电压Vwl1、第二字线电压Vwl2和第三字线电压Vwl3具有彼此不同的电压电平。在实施例中，第一字线电压Vwl1具有比第二字线电压Vwl2更低的电压电平，并且第二字线电压Vwl2具有比第三字线电压Vwl3更低的电压电平。在实施例中，第三字线电压Vwl3具有低于或等于读取电压Vr的电压电平。当具有高电压电平的验证电压被施加到选定字线SelWL时，来自相邻字线WLn-1和WLn+1的影响可能很小。根据实施例，当具有相对较高电压电平的验证电压被施加到选定字线SelWL时，可以通过将具有相对较低电压电平的相邻字线电压施加到相邻字线WLn-1和WLn+1来最大化相邻字线对选定字线SelWL的影响。
在实施例中，第一位线电压Vbl1、第二位线电压Vbl2和第三位线电压Vbl3具有彼此不同的电压电平。在实施例中，第一位线电压Vbl1具有比第二位线电压Vbl2更低的电压电平，并且第二位线电压Vbl2具有比第三位线电压Vbl3更低的电压电平。在实施例中，第三位线电压Vb13具有低于或等于读取电压Vr的电压电平。当具有高电压电平的验证电压被施加到选定字线SelWL时，来自相邻字线WLn-1和WLn+1的影响可能很小。因此，当具有相对较高电压电平的验证电压被施加到选定字线SelWL时，可以通过将具有相对较高电压电平的位线电压施加到位线BL来最大化相邻字线WLn-1和WLn+1对选定字线SelWL的影响。
图15是示出根据本发明构思的示例性实施例的非易失性存储器系统的框图。为简明起见，将省略已经参考图1给出的冗余描述。
参考图15，非易失性存储器系统1a包括存储器控制器20a和非易失性存储器设备10a，并且非易失性存储器设备10a包括存储器单元阵列110a、验证管理器120a和电压发生器130a。
在示例性实施例中，除了命令CMD和地址ADDR之外，存储器控制器20a还向非易失性存储器设备10a输出温度信息Info_T和循环信息Info_C中的至少一个。验证管理器120a可以接收温度信息Info_T或循环信息Info_C，并基于此来确定相邻字线电压和位线电压。温度信息Info_T可以是关于非易失性存储器设备10a的环境温度的信息，并且循环信息Info_C可以是非易失性存储器设备10a的编程-擦除循环的数量(即，编程-擦除循环计数)。在实施例中，循环信息Info_C表示关于已经对非易失性存储器设备10a执行了多少次编程和擦除操作的信息。
在实施例中，验证管理器120a基于温度信息Info_T获取关于非易失性存储器设备10a的环境温度的信息，并且确定随着环境温度增加，相邻字线电压更低且位线电压更高。例如，当环境温度是第一温度时，验证管理器120a可以将相邻字线电压确定为第一字线电压，并将位线电压确定为第一位线电压，并且当环境温度是高于第一温度的第二温度时，将相邻字线电压确定为低于第一字线电压的第二字线电压，并将位线电压确定为高于第一位线电压的第二位线电压。
在实施例中，验证管理器120a基于循环信息Info_C获取关于非易失性存储器设备10a的编程-擦除循环计数的信息，并且确定随着编程-擦除循环计数增加，相邻字线电压更低且位线电压更高。例如，当编程-擦除循环计数是第一计数时，验证管理器120a可以将相邻字线电压确定为第一字线电压，并将位线电压确定为第一位线电压，并且当编程-擦除循环计数是高于第一计数的第二计数时，将相邻字线电压确定为低于第一字线电压的第二字线电压，并将位线电压确定为比第一位线电压高的第二位线电压。
图16是示出根据本发明构思的示例性实施例的非易失性存储器设备的操作的流程图。
参考图15和图16，验证管理器120a从存储器控制器20a接收温度信息Info_T或循环信息Info_C(S210)。验证管理器120a基于接收的温度信息Info_T或循环信息Info_C来确定相邻字线电压和位线电压(S220)。非易失性存储器设备10a通过使用所确定的相邻字线电压和位线电压来执行验证操作(S230)。
图17是示出根据本发明构思的示例性实施例的固态驱动器(SSD)系统的框图。
参考图17，SSD系统3000包括主机3100和SSD 3200。SSD 3200可以通过信号连接器与主机3100交换信号SGL，并通过电力连接器接收电力PWR的输入。SSD 3200可以包括SSD控制器3210、辅助电源3220和多个存储器设备3230、3240和3250。在这种情况下，SSD 3200可以通过使用图1至图16所示的实施例来实施。
具体而言，多个存储器设备3230至3250可将低于读取电压的电压施加到相邻字线，并将高于位线感测电压的电压施加到位线，从而增加相邻字线对选定字线的影响。因此，可以根据相邻字线的编程状态来确定选定字线的阈值电压的电压电平，并且可以在保持之后改善存储器单元的分布。
根据本发明构思的存储器卡、非易失性存储器设备和存储器控制器可以通过使用各种类型的封装来安装。
上面已经参考附图描述了本发明构思的示例性实施例。尽管本文使用特定术语来描述实施例，但是它们仅仅用于描述本发明构思的技术理念，而并不意图限制本发明构思的范围。因此，本领域的普通技术人员将理解，可以从中得出各种修改和其他等同的实施例。

Claims (25)

1.一种操作包括多个存储器单元的非易失性存储器设备的方法，其中每个存储器单元连接到多个字线之一，所述方法包括：
通过将第一编程电压施加到连接到待编程的存储器单元中的选定存储器单元的字线中的选定字线来执行第一编程操作；
通过将至少一个验证电压施加到所述选定字线并将第一字线电压施加到所述多个字线当中未被编程的至少一个未选字线来执行第一验证操作；
通过将第二编程电压施加到所述选定字线来执行第二编程操作；以及
通过将至少一个验证电压施加到所述选定字线并将第二字线电压施加到所述至少一个未选字线来执行第二验证操作，
其中所述第一字线电压和所述第二字线电压中的至少一个具有比在所述非易失性存储器设备的读取操作中施加的读取电压更低的电压电平。
2.如权利要求1所述的方法，其中，所述第一字线电压和所述第二字线电压具有与彼此不同的电压电平。
3.如权利要求1所述的方法，其中，所述第一字线电压具有与所述读取电压相同的电压电平，并且所述第二字线电压具有比所述读取电压更低的电压电平。
4.如权利要求1所述的方法，其中，所述至少一个未选字线包括直接位于所述选定字线上方的第一字线和直接位于所述选定字线下方的第二字线。
5.如权利要求4所述的方法，其中，所述第二验证操作的执行包括：
将所述第二字线电压施加到所述第二字线；以及
将不同于所述第二字线电压的第三字线电压施加到所述第一字线。
6.如权利要求4所述的方法，其中
所述至少一个未选字线还包括直接位于所述第一字线上方的第三字线和直接位于所述第二字线下方的第四字线，并且
所述第二验证操作的执行包括：
将所述第二字线电压施加到所述第一字线和所述第二字线；以及
将具有比所述第二字线电压更高的电压电平的第四字线电压施加到所述第三字线和所述第四字线。
7.如权利要求1所述的方法，还包括确定所述非易失性存储器设备的编程-擦除循环计数，
其中，所述第二验证操作的执行包括基于所述编程-擦除循环计数确定所述第二字线电压的电压电平，
其中，所述第二字线电压的电压电平的确定包括确定所述第二字线电压的电压电平随着所述编程-擦除循环计数增加而更低。
8.如权利要求1所述的方法，
其中，所述第二验证操作的执行包括基于所述非易失性存储器设备的温度确定所述第二字线电压的电压电平，
其中，所述第二字线电压的电压电平的确定包括确定所述第二字线电压的电压电平随着温度增加而更低。
9.如权利要求1所述的方法，其中
所述至少一个验证电压包括第一验证电压和第二验证电压，并且
所述第二验证操作的执行包括：
将所述第一验证电压施加到所述选定字线，并将所述第二字线电压施加到所述至少一个未选字线；以及
将所述第二验证电压施加到所述选定字线，并将不同于所述第二字线电压的第三字线电压施加到所述至少一个未选字线。
10.如权利要求9所述的方法，其中，所述第一验证电压具有比所述第二验证电压更高的电压电平，并且所述第二字线电压具有比所述第三字线电压更低的电压电平。
11.如权利要求1所述的方法，其中
所述选定存储器单元还连接到位线，
所述第二验证操作的执行包括将第一位线电压施加到所述位线，并且
所述第一位线电压具有比在读取操作中施加到所述位线的位线感测电压更高的电压电平。
12.如权利要求11所述的方法，还包括确定所述非易失性存储器设备的编程-擦除循环计数，
其中，所述第二验证操作的执行包括基于所述编程-擦除循环计数确定所述第一位线电压的电压电平，
其中，所述第一位线电压的电压电平的确定包括确定所述第一位线电压的电压电平随着所述编程-擦除循环计数增加而更高。
13.如权利要求11所述的方法，
其中，所述第二验证操作的执行包括基于所述非易失性存储器的温度确定所述第一位线电压的电压电平，
其中，所述第一位线电压的电压电平的确定包括确定所述第一位线电压的电压电平随着所述温度增加而更低。
14.如权利要求11所述的方法，其中
所述至少一个验证电压包括第一验证电压和第二验证电压，并且
所述第二验证操作的执行包括：
将所述第一验证电压施加到所述选定字线，并将所述第一位线电压施加到所述位线；以及
将所述第二验证电压施加到所述选定字线，并将不同于所述第一位线电压的第二位线电压施加到所述位线。
15.如权利要求14所述的方法，其中，所述第一验证电压具有比所述第二验证电压更高的电压电平，并且所述第一位线电压具有比所述第二位线电压更高的电压电平。
16.一种非易失性存储器设备，包括：
存储器单元阵列，包括多个存储器单元、多个字线和连接到所述存储器单元的位线，其中每个存储器单元连接到所述字线之一；
电压发生器，向所述存储器单元阵列提供多个电源电压；
控制逻辑电路，通过控制所述电压发生器将连接到所述字线中的选定字线的存储器单元中的选定存储器单元编程为第一编程状态；以及
验证电路，通过控制所述电压发生器来控制对所述存储器单元阵列的验证操作，
其中，所述验证电路控制在所述验证操作中施加到所述多个字线当中未被编程的至少一个未选字线的字线电压，以及施加到所述位线的位线电压，所述字线电压和所述位线电压不同于在所述非易失性存储器设备的读取操作中施加的电压的电压电平。
17.如权利要求16所述的非易失性存储器设备，其中
所述至少一个未选字线包括直接位于待编程的选定字线上方的第一字线和直接位于所述选定字线下方的第二字线，
所述验证电路控制所述电压发生器在验证操作中将所述电源电压当中的第一字线电压施加到所述第一字线并将所述电源电压当中的第二字线电压施加到所述第二字线，并且
所述第一字线电压和所述第二字线电压中的至少一个具有比在读取操作中施加到所述第一字线和所述第二字线的读取电压更低的电压电平。
18.如权利要求16所述的非易失性存储器设备，其中
所述至少一个未选字线包括直接位于待编程的选定字线上方的第一字线、直接位于所述选定字线下方的第二字线、直接位于所述第一字线上方的第三字线以及直接位于所述第二字线下方的第四字线，
所述验证电路控制电压发生器在所述验证操作中将所述电源电压当中的第一字线电压施加到所述第一字线和所述第二字线并且将具有比所述第一字线电压更高的第二字线电压施加到所述第三字线和所述第四字线电压，并且
所述第一字线电压和所述第二字线电压具有比在读取操作中施加到第一至第四字线的读取电压更低的电压电平。
19.如权利要求16所述的非易失性存储器设备，其中，所述位线电压具有比在所述读取操作中施加到所述位线的位线感测电压更高的电压电平。
20.如权利要求16所述的非易失性存储器设备，其中，所述验证电路确定所述非易失性存储器设备的编程-擦除循环计数，并基于所述编程-擦除循环计数确定所述字线电压和所述位线电压的电压电平。
21.如权利要求16所述的非易失性存储器设备，其中，所述验证电路确定所述非易失性存储器设备的温度，并基于所述温度确定所述字线电压和所述位线电压的电压电平。
22.如权利要求16所述的非易失性存储器设备，其中
所述验证电路在第一周期中将第一验证电压施加到所述选定字线并且将第一字线电压施加到所述至少一个未选字线，以及在第二周期中将第二验证电压施加到所述选定字线并且将不同于所述第一字线电压的第二字线电压施加到所述至少一个未选字线，并且
所述第一验证电压具有比所述第二验证电压更高的电压电平，并且所述第一字线电压具有比所述第二字线电压更低的电压电平。
23.如权利要求16所述的非易失性存储器设备，其中
所述验证电路在第一周期中将第一验证电压施加到所述选定字线并且将第一位线电压施加到所述位线，以及在第二周期中将第二验证电压施加到所述选定字线并且将不同于所述第一位线电压的第二位线电压施加到所述位线，并且
所述第一验证电压具有比所述第二验证电压更高的电压电平，并且所述第一位线电压具有比所述第二位线电压更高的电压电平。
24.一种非易失性存储器系统，包括存储器控制器和非易失性存储器设备，所述非易失性存储器系统包括：
所述存储器控制器，向所述非易失性存储器设备输出命令和地址，以访问来自所述非易失性存储器设备的数据；和
所述非易失性存储器设备，基于所述存储器控制器的控制来存储所述数据，
所述非易失性存储器设备包括：
存储器单元阵列，包括多个存储器单元、多个字线和连接到所述存储器单元的位线，其中每个存储器单元连接到所述字线之一；
电压发生器，向所述存储器单元阵列提供多个电压；
控制逻辑电路，通过响应于所述存储器控制器的编程命令控制所述电压发生器，将所述存储器单元中的选定存储器单元编程为第一编程状态；以及
验证电路，通过响应于所述编程命令控制所述电压发生器来控制对所述存储器单元阵列的验证操作的执行，
其中，所述验证电路控制在所述验证操作中施加到所述多个字线当中未被编程的至少一个未选字线的字线电压，以及施加到所述位线的位线电压，所述字线电压和所述位线电压不同于在所述非易失性存储器设备的读取操作中施加的电压的电压水平。
25.如权利要求24所述的非易失性存储器系统，其中
所述至少一个未选字线包括直接位于待编程的选定字线上方的第一字线和直接位于所述选定字线下方的第二字线，
所述验证电路控制所述电压发生器在所述验证操作中将第一字线电压施加到所述第一字线并且将第二字线电压施加到所述第二字线，并且
所述第一字线电压和所述第二字线电压中的至少一个具有比在所述读取操作中施加到所述第一字线或所述第二字线的读取电压更低的电压电平。
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