CN112614526B - 用于半导体器件的擦除验证方法及半导体器件 - Google Patents

Abstract

本发明公开了一种用于半导体器件的擦除验证方法及半导体器件。所述半导体器件包括存储块，所述方法包括：对所述存储块进行第一擦除操作；采用第一验证电压，对所述存储块进行第一擦除验证；若检测到所述第一擦除验证失败，则对所述存储块进行第二擦除操作；采用第二验证电压，对所述存储块进行第二擦除验证；所述第一验证电压大于所述第二验证电压，且第一验证电压大于预设验证电压。本发明能够避免擦除验证过程中HCI的发生，确保半导体器件的性能。

Description

用于半导体器件的擦除验证方法及半导体器件

技术领域

本发明涉及半导体技术领域，尤其涉及一种用于半导体器件的擦除验证方法及半导体器件。

背景技术

在对半导体器件中的存储块进行擦除操作后，需向存储块中的所有存储单元对应的字线输入验证电压，以验证擦除是否成功。若存储单元输入的验证电压接近该存储单元的阈值电压，则会导致存储单元无法导通。而虚设单元输入导通电压，导致存储单元与虚设单元之间的沟道累积大量电荷，造成HCI(Hot Carrier Injection，热载流子注入效应)，进而导致虚设单元的阈值电压偏移，影响半导体器件的性能。

发明内容

本发明提供一种用于半导体器件的擦除验证方法及半导体器件，能够避免擦除验证过程中HCI的发生，确保半导体器件的性能。

本发明提供了一种用于半导体器件的擦除验证方法，所述半导体器件包括存储块，所述方法包括：

对所述存储块进行第一擦除操作；

采用第一验证电压，对所述存储块进行第一擦除验证；

若检测到所述第一擦除验证失败，则对所述存储块进行第二擦除操作；

采用第二验证电压，对所述存储块进行第二擦除验证；所述第一验证电压大于所述第二验证电压，且第一验证电压大于预设验证电压。

进一步优选地，所述方法还包括：

若检测到所述第二擦除验证失败，则对所述存储块进行第三擦除操作；

若检测到所述第二验证电压大于预设验证阈值，则采用第三验证电压，对所述存储块进行第三擦除验证；所述第三验证电压小于所述第二验证电压。

进一步优选地，所述方法还包括：

若检测到所述第二验证电压小于所述预设验证阈值，则采用所述第二验证电压，对所述存储块进行第三擦除验证。

进一步优选地，所述存储块包括多个存储单元以及与所述多个存储单元一一对应连接的多个字线；

所述采用第一验证电压，对所述存储块进行第一擦除验证的步骤，包括：

分别向所述多个存储单元对应的字线输入所述第一验证电压，以检测所述多个存储单元的阈值电压是否达到预设阈值电压；

若是，则确定所述存储块的第一次擦除验证成功；

若否，则确定所述存储块的第一次擦除验证失败。

进一步优选地，所述第一验证电压的范围为0V至1V。

进一步优选地，所述第一验证电压与所述第二验证电压的差值范围为0.2V至0.5V。

进一步优选地，所述预设验证阈值的范围为-2V至-1V。

相应地，本发明还提供了一种半导体器件，包括：

存储块；以及，

与所述存储块电性连接的控制模块，所述控制模块包括操作单元和验证单元；

所述操作单元用于对所述存储块进行第一擦除操作；

所述验证单元用于采用第一验证电压，对所述存储块进行第一擦除验证；

所述操作单元还用于若检测到所述第一擦除验证失败，则对所述存储块进行第二擦除操作；

所述验证单元还用于采用第二验证电压，对所述存储块进行第二擦除验证；所述第二验证电压小于所述第一验证电压，且第一验证电压大于预设验证电压。

进一步优选地，所述操作单元还用于若检测到所述第二擦除验证失败，则对所述存储块进行第三擦除操作；

所述验证单元还用于若检测到所述第二验证电压大于预设验证阈值，则采用第三验证电压，对所述存储块进行第三擦除验证；所述第三验证电压小于所述第二验证电压。

进一步优选地，所述验证单元还用于若检测到所述第二验证电压等于所述预设验证阈值，则采用所述第二验证电压，对所述存储块进行第三擦除验证。

进一步优选地，所述存储块包括多个存储单元以及与所述多个存储单元一一对应连接的多个字线，所述多个字线与所述控制模块连接；

所述验证单元还用于分别向所述多个存储单元对应的字线输入所述第一验证电压，以检测所述多个存储单元的阈值电压是否达到预设阈值电压；若是，则确定所述存储块的第一次擦除验证成功；若否，则确定所述存储块的第一次擦除验证失败。

进一步优选地，所述第一验证电压的范围为0V至1V。

进一步优选地，所述第一验证电压与所述第二验证电压的差值范围为0.2V至0.5V。

进一步优选地，所述预设验证阈值的范围为-2V至-1V。

本发明的有益效果为：对半导体器件中的存储块进行第一擦除操作，并在第一擦除操作后，采用第一验证电压对存储块进行第一擦除验证，若检测到第一擦除验证失败，则对存储块进行第二擦除操作，并在第二擦除操作后，采用第二验证电压，对存储块进行第二擦除验证，第一验证电压大于第二验证电压，且第一验证电压大于预设验证电压，即先采用较大的第一验证电压进行验证，确保存储块中的存储单元在验证过程中均能导通，再采用较小的第二验证电压进行验证，避免第一验证电压过小导致HCI的发生，从而确保半导体器件的性能，另外逐渐减小验证电压，能够保证存储块的擦除深度达到预期效果。

附图说明

为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的半导体器件的结构示意图。

图2为本发明实施例提供的半导体器件中存储串的结构示意图。

图3为本发明实施例提供的半导体器件在擦除验证过程中的时序图。

图4为本发明实施例提供的半导体器件在采用不同验证电压时的沟道电势曲线图。

图5为本发明实施例提供的用于半导体器件的擦除验证方法的流程示意图。

具体实施方式

这里所公开的具体结构和功能细节仅仅是代表性的，并且是用于描述本发明的示例性实施例的目的。但是本发明可以通过许多替换形式来具体实现，并且不应当被解释成仅仅受限于这里所阐述的实施例。

在本发明的描述中，需要理解的是，术语“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。另外，术语“包括”及其任何变形，意图在于覆盖不排他的包含。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

这里所使用的术语仅仅是为了描述具体实施例而不意图限制示例性实施例。除非上下文明确地另有所指，否则这里所使用的单数形式“一个”、“一项”还意图包括复数。还应当理解的是，这里所使用的术语“包括”和/或“包含”规定所陈述的特征、整数、步骤、操作、单元和/或组件的存在，而不排除存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。

本发明实施例提供一种用于半导体器件的擦除验证方法及半导体器件。

参见图1，图1是本发明实施例提供的半导体器件的结构示意图。所述半导体器件包括存储器阵列1和与该存储器阵列1电性连接的控制模块2。存储器阵列1可以为非易失性存储器阵列，在断电时保持其状态，例如存储器阵列1可以为NAND闪存、NOR闪存等。

存储器阵列1包括多个存储块10，存储块10为常规的擦除操作的单位。存储块10包括多个纵向延伸的存储串11，如图2所示，存储串11包括源极选择晶体管13、漏极选择晶体管14、多个存储单元12和多个虚设单元16。其中，多个存储单元12可以包括多个顶部存储单元和多个底部存储单元，多个虚设单元16可以包括至少一个顶部虚设单元、至少一个中间虚设单元和至少一个底部虚设单元。源极选择晶体管13、至少一个底部虚设单元、多个底部存储单元、至少一个中间虚设单元、多个顶部存储单元、至少一个顶部虚设单元和漏极选择晶体管14依次堆叠设置在衬底3上。衬底3的一侧设有P型阱区HVPW，存储单元12可以是包括浮栅晶体管的“浮栅”类型的存储单元，也可以是包括电荷捕获晶体管的“电荷捕获”类型的存储单元。

源极选择晶体管13和漏极选择晶体管14可以通过输入适当的电压来激活选择存储串11。在一些实施例中，如图1所示，同一存储块10中的存储串11的源极选择晶体管13通过同一个源极线15(例如，公共源极线)连接至地。每个存储串11的漏极选择晶体管14连接至相应的位线BL。

多个虚设单元16和多个存储单元12的栅极分别与对应的字线连接。其中，多个虚设单元16连接的字线为虚设字线DWL，多个存储单元12连接的字线为字线WL。

控制模块2为存储器阵列1的外围电路，控制模块2用于对存储器阵列1执行读取、写入、擦除和验证操作等。多个虚设单元16和多个存储单元12分别通过对应的字线与控制模块2电性连接。如图1所示，多个虚设单元16的栅极分别通过对应的虚设字线DWL与控制模块2连接，多个存储单元12的栅极分别通过对应的字线WL与控制模块2连接。

本实施例中，控制模块2包括操作单元21和验证单元22，操作单元21用于对存储块10中的存储单元12进行擦除操作，验证单元22用于在擦除操作后对存储块10中的存储单元12进行擦除验证。存储块10中的每个存储单元12分别与操作单元21电性连接，且存储块10中的每个存储单元12分别与验证单元22电性连接。

另外，控制模块2还可以包括用于促进半导体器件的操作的任何适当数字、模拟和/或混合信号电路。例如，控制模块2还可以包括以下一种或多种：数据缓冲器(如位线页缓冲器)、解码器(如行解码器或列解码器)、感测放大器、电荷泵、电流或电压基准、或者电路的任何有源或无源部件(如晶体管、二极管、电阻器或电容器)。

在控制模块2中的操作单元21以存储块10为单位对存储单元12执行擦除操作后，必须采用验证单元22对存储单元12进行对应的擦除验证操作，以保证存储单元12中的数据被擦除，从而避免残留数据导致半导体器件寿命缩短或亚稳态。

在擦除验证阶段，分别向存储块10中的存储单元12输入验证电压，以导通存储单元12，并通过测量存储单元12的阈值电压是否满足预设阈值电压来验证存储单元12中的数据是否被擦除。但是，若存储单元12的阈值电压过高，即存储单元12输入的验证电压低于存储单元12的阈值电压，则无法导通存储单元12，例如，验证电压低于底部存储单元的阈值电压，底部存储单元的沟道不导通，而中间虚设单元的沟道导通，导致中间虚设单元与底部存储单元之间的沟道累积大量电荷，引起HCI，影响半导体器件的性能。

基于此，本发明实施例提高第一次擦除验证时向存储块10中的存储单元12输入的验证电压，即第一验证电压Vv1，使第一验证电压Vv1大于预设验证电压，预设验证电压为默认验证电压，以保证存储单元12在验证过程中均能够导通。

具体地，操作单元21先对存储块10进行第一擦除操作，第一擦除操作可以为第一次擦除操作。如图3所示，T1时刻到T2时刻为第一擦除阶段，源极选择晶体管13、漏极选择晶体管14的栅极浮置，虚设字线DWL浮置，字线WL接地，衬底3中的P型阱区HVPW输入擦除电压Ve1，即P型阱区HVPW的电压上升至擦除电压Ve1，并在一段时间内维持在Ve1，然后下降到0V。在此阶段内，存储块10中存储单元12的浮栅中捕获的电子被P型阱区HVPW的擦除电压Ve1吸引，离开浮栅，从而实现对存储块10中存储单元12的擦除操作。

第一擦除操作结束后，T2时刻到T3时刻，虚设字线DWL和字线WL输入电压Vdd，以等待擦除验证操作。然后，验证单元22采用第一验证电压Vv1对存储块10进行第一擦除验证，第一擦除验证可以为第一次擦除操作后的擦除验证。如图3所示，T3时刻到T4时刻为第一擦除验证阶段，源极选择晶体管13、漏极选择晶体管14的栅极输入导通电压，虚设字线DWL输入导通电压Vpass，以导通虚设单元12，字线WL输入第一验证电压Vv1。第一验证电压Vv1可以为较大电压，至少大于预设验证电压，以保证存储单元12在验证过程中均能导通，避免存储单元12与虚设单元16之间的沟道累积大量电荷导致HCI。优选地，第一验证电压Vv1的范围为0V至1V。

例如，存储块10中存储单元12的阈值电压Vt为-0.5V，若现有技术中的验证电压设置为-0.5V，即字线WL输入-0.5V的验证电压，导致存储单元12无法导通。如图4所示的曲线图，横轴表示到衬底3的距离，纵轴表示沟道电势，D1可以表示底部存储单元与底部虚设单元之间沟道的位置，D2可以表示底部存储单元与中间虚设单元之间沟道的位置。由图4可以看出，在验证电压为-0.5V时，底部存储单元与底部虚设单元的沟道电势突然变大，底部存储单元与中间虚设单元之间的沟道电势突然变大，从而造成HCI。而本发明实施例增大第一验证电压Vv1，例如将第一验证电压Vv1设置为0V，即字线WL输入0V的验证电压，存储单元12导通，底部存储单元与底部虚设单元之间的沟道电势较为平稳，底部存储单元与中间虚设单元之间的沟道电势较为平稳，如图4所示，从而避免HCI。

在存储块10中的存储单元12导通后，验证单元22可以检测存储块10中的所有存储单元12的阈值电压是否均达到预设阈值电压，若存储块10中所有存储单元12的阈值电压都达到预设阈值电压，则确定存储块10的第一擦除验证成功，存储块10的擦除验证操作结束；若存储块10中存在存储单元12的阈值电压未达到预设阈值电压，则确定存储块10的第一擦除验证失败，需要对存储块10执行另一擦除操作和擦除验证。

具体地，在存储块10的第一擦除验证失败后，如图3所示，T4时刻至T5时刻，虚设字线DWL和字线WL输入电压Vdd，以等待另一擦除操作。T5时刻至T6时刻为第二擦除阶段，操作模块21对存储块10进行第二擦除操作，第二擦除操作可以为第二次擦除操作。在第二擦除阶段，源极选择晶体管13、漏极选择晶体管14的栅极浮置，虚设字线DWL浮置，字线WL接地，衬底3中的P型阱区HVPW输入擦除电压Ve2，以吸引存储块10中存储单元12的浮栅中捕获的电子，实现对存储块10的擦除操作。其中，擦除电压Ve2可以大于擦除电压Ve1，以提高擦除效果。

第二擦除操作结束后，T6时刻至T7时刻，虚设字线DWL和字线WL输入电压Vdd，以等待擦除验证操作。然后，验证单元22采用第二验证电压对存储块10进行第二擦除验证，第二擦除验证可以为第二次擦除操作后的擦除验证。如图3所示，T7时刻至T8时刻为第二擦除验证阶段，源极选择晶体管13、漏极选择晶体管14的栅极输入导通电压，虚设字线DWL输入导通电压Vpass，以导通虚设单元16，字线WL输入第二验证电压Vv2。

由于较大的验证电压会提高存储块10的擦除验证成功率，减少存储块10的擦除次数，容易导致存储块10的擦除深度达不到预期效果。因此随着擦除次数的增多，可以逐渐减小验证电压，以在避免发生HCI的同时，确保存储块10的擦除深度达到预期效果。具体地，第二验证电压Vv2小于第一验证电压Vv1，且每次减小的验证电压差值范围可以为0.2V至0.5V，即第一验证电压Vv1与第二验证电压Vv2的差值范围可以为0.2V至0.5V。例如，第一验证电压Vv1为0V，第二验证电压Vv2为-0.4V。

验证单元22通过第二验证电压Vv2对存储块10进行第二擦除验证，第二擦除验证的方法与第一擦除验证的方法相同，在此不再详细赘述。若第二擦除验证成功，则存储块10的擦除验证操作结束；若第二擦除验证失败，则对存储块10执行另一擦除操作和擦除验证。

具体地，在存储块10的第二擦除验证失败后，如图3所示，T8时刻至T9时刻，虚设字线DWL和字线WL输入电压Vdd，以等待另一擦除操作。T9时刻至T10时刻为第三擦除阶段，操作模块21对存储块10进行第三擦除操作，第三擦除操作可以为第三次擦除操作。在第三擦除阶段，源极选择晶体管13、漏极选择晶体管14的栅极浮置，虚设字线DWL浮置，字线WL接地，衬底3中的P型阱区HVPW输入擦除电压Ve3，以吸引存储块10中存储单元12的浮栅中捕获的电子，实现对存储块10的擦除操作。其中，擦除电压Ve3可以大于擦除电压Ve2，以提高擦除效果。

第三擦除操作结束后，T10时刻至T11时刻，虚设字线DWL和字线WL输入电压Vdd，以等待擦除验证操作。然后验证单元22可以执行第三擦除验证，在第三擦除验证阶段，验证单元22可以先检测第二验证电压Vv2是否小于预设验证阈值，该预设验证阈值是指最低验证电压，优选地，预设验证阈值的范围为-2V至-1V。若第二验证电压Vv2大于预设验证阈值，则在第二验证电压Vv2的基础上，继续降低验证电压，即采用第三验证电压Vv3对存储块10进行第三擦除验证。第三验证电压Vv3小于第二验证电压Vv2，且第二验证电压Vv2与第三验证电压Vv3的差值范围可以为0.2V至0.5V。例如，第二验证电压Vv2为-0.4V，第三验证电压Vv3为-0.9V。若第二验证电压Vv2等于预设验证阈值，则不再降低验证电压，采用第二验证电压Vv2对存储块10进行第三擦除验证。

如图3所示，T11时刻至T12时刻为第三擦除验证阶段，源极选择晶体管13、漏极选择晶体管14的栅极输入导通电压，虚设字线DWL输入导通电压Vpass，以导通虚设单元16，字线WL输入第三验证电压Vv3或第二验证电压Vv2(图3中输入的验证电压为第三验证电压Vv3)。

验证单元22通过第三验证电压Vv3或第二验证电压Vv2对存储块10进行第三擦除验证，第三擦除验证的方法与第一擦除验证的方法相同，在此不再详细赘述。若第三擦除验证成功，则存储块10的擦除验证操作结束；若第三擦除验证失败，则对存储块10执行另一擦除操作和擦除验证。需要说明的是，若验证单元22通过第三验证电压Vv3进行第三擦除验证，则在另一擦除验证时需继续将第三验证电压Vv3与预设验证阈值进行比较，以确定是否继续降低验证电压；若验证单元22通过第二验证电压Vv2进行第三擦除验证，则后续都采用第二验证电压Vv2进行擦除验证，直到擦除验证成功为止。

由上述可知，本发明实施例对半导体器件中的存储块10进行第一擦除操作，并在第一擦除操作后，采用第一验证电压对存储块10进行第一擦除验证，若检测到第一擦除验证失败，则对存储块10进行第二擦除操作，并在第二擦除操作后，采用第二验证电压，对存储块10进行第二擦除验证，第一验证电压大于第二验证电压，且第一验证电压大于预设验证电压，即先采用较大的第一验证电压进行验证，确保存储块10中的存储单元在验证过程中均能导通，再采用较小的第二验证电压进行验证，避免第一验证电压过小导致HCI的发生，从而确保半导体器件的性能，另外逐渐减小验证电压，能够保证存储块10的擦除深度达到预期效果。

如图5所示，本发明实施例还提供一种用于半导体器件的擦除验证方法，能够应用于上述实施例中的半导体器件中。所述半导体器件包括存储块，所述方法包括步骤501至步骤504：

步骤501、对所述存储块进行第一擦除操作。

步骤502、采用第一验证电压，对所述存储块进行第一擦除验证。

步骤503、若检测到所述第一擦除验证失败，则对所述存储块进行第二擦除操作。

步骤504、采用第二验证电压，对所述存储块进行第二擦除验证；所述第一验证电压大于所述第二验证电压，且第一验证电压大于预设验证电压。

可选地，所述方法还包括：

若检测到所述第二擦除验证失败，则对所述存储块进行第三擦除操作；

若检测到所述第二验证电压大于预设验证阈值，则采用第三验证电压，对所述存储块进行第三擦除验证；所述第三验证电压小于所述第二验证电压。

可选地，所述方法还包括：

若检测到所述第二验证电压小于所述预设验证阈值，则采用所述第二验证电压，对所述存储块进行第三擦除验证。

可选地，所述存储块包括多个存储单元以及与所述多个存储单元一一对应连接的多个字线；

所述采用第一验证电压，对所述存储块进行第一擦除验证的步骤，包括：

分别向所述多个存储单元对应的字线输入所述第一验证电压，以检测所述多个存储单元的阈值电压是否达到预设阈值电压；

若是，则确定所述存储块的第一次擦除验证成功；

若否，则确定所述存储块的第一次擦除验证失败。

可选地，所述第一验证电压的范围为0V至1V。

可选地，所述第一验证电压与所述第二验证电压的差值范围为0.2V至0.5V。

可选地，所述预设验证阈值的范围为-2V至-1V。

由上述可知，本发明实施例本发明实施例对半导体器件中的存储块进行第一擦除操作，并在第一擦除操作后，采用第一验证电压对存储块进行第一擦除验证，若检测到第一擦除验证失败，则对存储块进行第二擦除操作，并在第二擦除操作后，采用第二验证电压，对存储块进行第二擦除验证，第一验证电压大于第二验证电压，且第一验证电压大于预设验证电压，即先采用较大的第一验证电压进行验证，确保存储块中的存储单元在验证过程中均能导通，再采用较小的第二验证电压进行验证，避免第一验证电压过小导致HCI的发生，从而确保半导体器件的性能，另外逐渐减小验证电压，能够保证存储块的擦除深度达到预期效果。

综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (14)

1.一种用于半导体器件的擦除验证方法，其特征在于，所述半导体器件包括存储块，所述存储块包括多个存储单元，以及位于所述多个存储单元之间的至少一个虚设单元，所述多个存储单元和所述至少一个虚设单元堆叠设置；所述方法包括：

对所述存储块进行第一擦除操作；

采用第一验证电压，对所述存储块进行第一擦除验证，所述第一验证电压使所述存储块中的所有存储单元在所述第一擦除验证中均被导通，所述至少一个虚设单元在所述第一擦除验证中被导通；

若检测到所述第一擦除验证失败，则对所述存储块进行第二擦除操作；

采用第二验证电压，对所述存储块进行第二擦除验证；所述第一验证电压大于所述第二验证电压，且所述第一验证电压大于预设验证电压。

2.根据权利要求1所述的用于半导体器件的擦除验证方法，其特征在于，所述方法还包括：

若检测到所述第二擦除验证失败，则对所述存储块进行第三擦除操作；

若检测到所述第二验证电压大于预设验证阈值，则采用第三验证电压，对所述存储块进行第三擦除验证；所述第三验证电压小于所述第二验证电压。

3.根据权利要求2所述的用于半导体器件的擦除验证方法，其特征在于，所述方法还包括：

若检测到所述第二验证电压小于所述预设验证阈值，则采用所述第二验证电压，对所述存储块进行第三擦除验证。

4.根据权利要求1所述的用于半导体器件的擦除验证方法，其特征在于，所述存储块还包括与所述多个存储单元一一对应连接的多个字线；

所述采用第一验证电压，对所述存储块进行第一擦除验证的步骤，包括：

分别向所述多个存储单元对应的字线输入所述第一验证电压，以检测所述多个存储单元的阈值电压是否达到预设阈值电压；

若是，则确定所述存储块的第一次擦除验证成功；

若否，则确定所述存储块的第一次擦除验证失败。

5.根据权利要求1所述的用于半导体器件的擦除验证方法，其特征在于，所述第一验证电压的范围为0V至1V。

6.根据权利要求1所述的用于半导体器件的擦除验证方法，其特征在于，所述第一验证电压与所述第二验证电压的差值范围为0.2V至0.5V。

7.根据权利要求2所述的用于半导体器件的擦除验证方法，其特征在于，所述预设验证阈值的范围为-2V至-1V。

8.一种半导体器件，其特征在于，包括：

存储块；所述存储块包括多个存储单元，以及位于所述多个存储单元之间的至少一个虚设单元，所述多个存储单元和所述至少一个虚设单元堆叠设置；以及，

与所述存储块电性连接的控制模块，所述控制模块包括操作单元和验证单元；

所述操作单元用于对所述存储块进行第一擦除操作；

所述验证单元用于采用第一验证电压，对所述存储块进行第一擦除验证，所述第一验证电压使所述存储块中的所有存储单元在所述第一擦除验证中均被导通，所述至少一个虚设单元在所述第一擦除验证中被导通；

所述操作单元还用于若检测到所述第一擦除验证失败，则对所述存储块进行第二擦除操作；

所述验证单元还用于采用第二验证电压，对所述存储块进行第二擦除验证；所述第二验证电压小于所述第一验证电压，且所述第一验证电压大于预设验证电压。

9.根据权利要求8所述的半导体器件，其特征在于，所述操作单元还用于若检测到所述第二擦除验证失败，则对所述存储块进行第三擦除操作；

所述验证单元还用于若检测到所述第二验证电压大于预设验证阈值，则采用第三验证电压，对所述存储块进行第三擦除验证；所述第三验证电压小于所述第二验证电压。

10.根据权利要求9所述的半导体器件，其特征在于，所述验证单元还用于若检测到所述第二验证电压等于所述预设验证阈值，则采用所述第二验证电压，对所述存储块进行第三擦除验证。

11.根据权利要求8所述的半导体器件，其特征在于，所述存储块还包括与所述多个存储单元一一对应连接的多个字线，所述多个字线与所述控制模块连接；

所述验证单元还用于分别向所述多个存储单元对应的字线输入所述第一验证电压，以检测所述多个存储单元的阈值电压是否达到预设阈值电压；若是，则确定所述存储块的第一次擦除验证成功；若否，则确定所述存储块的第一次擦除验证失败。

12.根据权利要求8所述的半导体器件，其特征在于，所述第一验证电压的范围为0V至1V。

13.根据权利要求8所述的半导体器件，其特征在于，所述第一验证电压与所述第二验证电压的差值范围为0.2V至0.5V。

14.根据权利要求9所述的半导体器件，其特征在于，所述预设验证阈值的范围为-2V至-1V。

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