CN104620382B - 减低漏电的字线电荷保护电路 - Google Patents
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Abstract
描述一种制造字线保护结构的方法以及系统。如所述，该字线保护结构包括多晶硅结构，形成于邻近存储器核心区域。该多晶硅结构包括位于该多晶硅结构核心侧的第一掺杂区域以及位于该多晶硅结构脊柱侧的第二掺杂区域。一未掺杂区域位于该第一及第二掺杂区域之间。一传导层形成在该多晶硅结构的顶端上，并设置使得该传导层不是在该第一掺杂区域及该未掺杂区域之间的转变界线(transition)，就是在该第二掺杂区域及该未掺杂区域之间的转变界线，未与该未掺杂区域接触。
Description
技术领域
本发明大致相关于一种用于存储器装置中改善的字线电荷保护电路，以及用于制造该字线电荷保护电路的方法。
背景技术
快闪以及其他类型的电子存储器装置由各别存储并提供数据存取的存储器单元所构成。一种典型的存储器单元存储称做为位元的单一二进位信息片段，其具有两种可能状态的其中之一。该单元通常被组织为多重单元单位，例如包括八个单元的位元组，并且字组可能包括十六或是更多这样的单元，通常设置为八的倍数。数据的存储在这样的存储器装置结构是由写入至存储器单元的特定组来执行，有时称作为程式化该单元，其中，该数据可在之后于读取运算中取回。另外，程式化以及读取运算，在存储器装置中的群组单元可被抹除，其中，在该群组中的每一个单元被程式化至一已知状态。
个别的存储器单元典型上包括半导体结构，适于存储一位元的数据。举例来说，许多现有的存储器单元包括金氧半导体(MOS)装置，一二进位的信息片段可维持在其中。该抹除、程式化以及读取运算通常由施加适当的电压至该单元MOS装置的某端点上来执行。在抹除或程式化运算中，施加该电压以便引起电荷被移除或是存储在该存储器单元中。在读取运算中，施加适当的电压以引起电流流进该单元中，其中，这样的电流量表示存储在该单元中的数据的数值。该存储器装置包括适当的电路以感应将得到的单元电流，以为了判定其中所存储的数据，其在之后被提供至该装置的数据总线终端，用于存取在系统中该存储器装置所运用的至其他装置。
闪存为非易失性类型的存储器，可重写并在没有电源下维持其内容。现有的闪存在单元结构中构成，其中，单一位元的信息被存储在每一个闪存单元中。每一个闪存单元包括晶体管结构，其具有源极、漏极以及在衬底中的通道，或者还有堆迭的栅极结构覆盖在该通道上。该堆迭的栅极可包括栅极电介质层(有时称作为穿隧氧化层(tunnel oxide))形成在p型导电的表面上，举例来说，设置在该衬底中如本领域的技术人士一般所知。该堆迭的栅极也包括多晶硅浮动栅极覆盖在该穿隧氧化层上，并且多晶硅层间介电层(interpolydielectric layer)覆盖在该浮动栅极上。该多晶硅层间介电层通常为多层绝缘体，例如氧化物-氮化物-氧化物(oxide-nitride-oxide)(ONO)层，具有两氧化层中间夹着氮化层。最后，掺杂的多晶硅控制栅极覆盖在该多晶硅层间介电层上。
闪存单元组织为个别的可定址单位或群组，例如位元组或字组，其被存取透过位址解码电路以为了读取、程式化或抹除运算，其中，这样的运算可执行在特定的位元组或字组中的单元上。该存储器装置包括适当的解码以及群组选择电路，以定址这样的位元组或字组，还有电路以提供电压至正在运算的单元，以便达成所需的运算。该闪存单元，不论是单一位元或多重位元，可相互连接在各种不同的结构中。举例来说，单元可设置在NOR结构中，该单元的控制栅极个别连续的(in a row)连接至字线，以及该单元的漏极通过导电位元线(bitline)将特定的列(column)连接在一起，在这样的设置中，在阵列中的所有该快闪单元将它们的源极终端耦合至一同源终端，例如Vss或是接地。在运作中，在这样的NOR结构中的个别快闪单元，被定址通过该各自的位元线以及字线使用周边解码器以及控制电路，以程式化(写入)、读取、抹除或其他作用。
另一种单元结构被称为是虚拟接地架构，其中，该核心单元的控制栅极连续绑订至共同字线。典型的虚拟接地架构包括闪存核心单元对的行(row)，该闪存核心单元对具有一单元晶体管的漏极耦合至相关联的位元线以及至该邻近的核心单元晶体管的源极。选择个别的快闪单元通过该字线以及包围该相关联单元的一对位元线。通过施加电压至该控制栅极(例如，通过该共同字线)以及至耦合至该漏极的位元线，来读取一单元，而该源极通过另一位元线耦合至接地(Vss)。虚拟接地因此通过选择性接地该位元线而形成，该位元线相关于被读取的该单元的源极。当该核心单元为双位元类型，上述的连接可使用来读取该单元的第一位元，反之，另一位元通过接地连接至该漏极的位元线以及通过其他的位元线施加电压至该源极终端，可同样地读取。
在制造闪存的例子中，某些制程步骤涉及带电等离子(electrically chargedplasma)的使用。举例来说，离子植入、等离子蚀刻、等离子增强沉积制程以及其他电荷制程运作可能伤害半导体晶圆，以及其中的闪存单元。在这类制程中的等离子包括带电粒子，其中的一些可能累积在该晶圆表面上，透过天线充电。举例来说，在后端的相互连接制程，层间介电(ILD)材料通常使用等离子增强化学气相沉积(PECVD)予以沉积，以及使用基于等离子的反应离子蚀刻(reactive ion etching)(RIE)予以蚀刻。在闪存阵列中，该导电控制栅极结构通常形成为掺杂多晶硅的线，其沿着单元的行(row)设置，其运作如同字线以选择性存取其中所存储的数据的行。该多晶硅控制栅极或是字线运作如具有对于制程相关充电的天线，包括制程阶段涉及的等离子。如果未受保护，该字线结构累积电荷并且获得对于该晶圆衬底的电位，这可透过该堆迭的栅极或是电荷捕捉层予以释放，导致预程式化或伤害该单元。
甚至在该掺杂多晶硅字线以ILD材料覆盖之后，制程相关充电可能引起单元伤害。举例来说，在后端的相互连接(例如金属化)制程期间，一个或更多个图形化金属层形成覆盖并且介于ILD层之间，其中的一些连接至在该快闪阵列中的字线。这些金属字线路径结构本身可能直接曝露至后端制程，并且运作如电荷收集天线，其中，累积在所曝露的字线连接上的电荷可透过该闪存单元释放，再次导致伤害及/或减低效能。对于闪存装置的制造需要字线保护设备以及方法，以抑制制程相关充电的不利影响。这样的字线保护结构的一个例子完整解释在美国专利案第7,160,773号，在此引入其全部内容以作为参考。
通常测试闪存以判定是否有任何的字线遭受漏电流。准确地判定漏电流量是很重要的，因为这允许进行关于特定存储器单元或磁区是否为功能正常的判定。不准确的漏电流测量可能不是导致功能正常的存储器被拒绝，就是导致故障的存储器被通过。在某些情况下，其被判定为具有某些字线保护结构的先前技术的存储器导致了漏电流的不准确测量。因此，需要改善以提供存储器允许对于漏电流的准确测量。
发明内容
本发明的实施例包括制造在闪存装置中的字线结构的方法。根据该方法，形成多晶硅结构邻近于存储器核心区域。随后可掺杂该多晶硅结构于邻近该核心区域的第一区域中，以及邻近脊柱区域的第二区域中。一未掺杂区域留在介于该第一以及第二区域之间。根据各种实施例，该未掺杂区域具有第一末端与该第一区域接触，以及第二末端与该第二区域接触。根据本发明的方面，一传导层可形成在该多晶硅结构的顶端，使得该传导层并未接触该第一末端以及第二末端至少其中之一。根据各种实施例，该传导层可通过形成一掩膜覆盖在部分的该未掺杂区域上、设置该传导层在该多晶硅结构的未掩膜区域上、并在随后移除该掩膜而形成。
根据本发明的方面，提供一种半导体装置。该半导体装置包括核心区域、脊柱区域、多晶硅结构以及传导层。该多晶硅结构可形成邻近于该核心区域。此外，该多晶硅结构可包括第二掺杂区域邻近该脊柱区域，以及一未掺杂区域位于该第一以及第二掺杂区域。该未掺杂区域可具有第一末端与该第一掺杂区域接触，以及第二末端与该第二掺杂区域接触。一传导层可形成在该多晶硅结构的顶端，并且设置使得该传导层并未接触该第一末端以及第二末端的至少其中之一。
本发明的更进一步特征以及优点，以及该结构和本发明各种实施例的运作，在以下描述细节并参照所附的图式。请注意到，本发明并不限制在本文所描述的特定实施例。本文所示的这类实施例仅用于说明的目的。基于本文所包含的教示，额外的实施例对于本相关领域的技术人士将是显而易见的。
附图说明
现在将描述本发明的实施例，通过仅作为范例的方式，并参阅所附的示意图，其中，对应的参考符号指出对应的部分。更进一步，所附图式，在本文中所包括的以及来自说明书的部分，用于说明本发明，并且，与该描述一起，更进一步作为解释本发明的原理以及使本相关领域的技术人士能制造并使用本发明。
图1描绘根据本发明的实施例的半导体装置。
图2a-2b描绘根据本发明的实施例的半导体装置。
图3描绘根据本发明的实施例的半导体装置。
图4a-4f描绘根据本发明的实施例的于其制造中的各个时间点的半导体装置。
图5为流程图，用于描绘根据本发明的实施例的制造半导体装置中的各个步骤。
从以下所述的细节描述与图式一同参照，本发明的特征以及优点将变得更加显而易见，其中，各处相同的参考符号表示对应的元件。在该图式中，相同的号码大致表示相同、功能相似以及/或结构相似的元件。
具体实施方式
以下本发明的细节描述参照所附的图式，其说明了符合本发明的示例实施例。其他的实施例是有可能的，并且在本发明的精神以及范围之内，可对该实施例进行修改。因此，该细节描述并不意味限制本发明。更确切来说，本发明的范围是由所附的权利要求书所界定。
图1描绘根据本发明的各种实施例的半导体字线保护结构100。结构100包括数条字线110a…110N(统称为字线110)，每一条都相互连接于脊柱118。根据各种实施例，脊柱118是经由连接器108电性连接至衬底。
根据各种实施例，每一条字线可被认为具有三个区域。举例来说，字线110a当中包含邻近于核心侧(例如在左侧，但未图示)的掺杂区域112a、未掺杂区域114a、以及邻近于脊柱118的掺杂区域116a。其他字线(例如110b、110c…、110N)具有相似的核心侧掺杂区域(112b、112c…、112N)以及脊柱侧掺杂区域(例如116b、116c…、116N)。核心侧掺杂区域(112a、112b、112c…、112N)在本文中统称为核心侧掺杂区域112。同样地，未掺杂区域(114a、114b、114c…、114N)以及脊柱侧掺杂区域(116a、116b、116c…、116N)各自地统称为未掺杂区域114以及脊柱侧掺杂区域116。
掺杂区域112和116可用传导层(例如Co-Si)来覆盖，其中，根据各种实施例，未掺杂区域114可完全未被该传导层覆盖或至少部分由该传导层覆盖。未掺杂区域114，尽管较佳稍微导电，具有明显较高的电阻相较于掺杂区域112和116。根据各种实施例，字线结构100具有邻近核心区域102、未掺杂区域104以及邻近脊柱区域106。
图2a及图2b描述根据本发明的方面的示例的字线保护电路200。为求简化，电路200仅描绘与四条字线211、212、213和214，然而，在实行中，这样的结构可能具有更多条字线。每一条字线有一部分位于掺杂核心区域202、未掺杂区域204以及掺杂脊柱区域206中。该脊柱经由连接器208电性地连接至衬底。此外，每一条字线具有各自的掩膜区域221、222、223和224。每一条字线的该未掺杂区域尽管稍微导电，较佳地具有更高的电阻，相较于相对的导电掺杂区域202和206。
字线保护电路200的漏电可在两阶段中测试。该第一阶段描绘在图2a中以及该第二阶段描绘在图2b中。如图2a所示，在该第一阶段期间，每一条字线211、212、213和214于核心区域202连接至高电压源(例如10V)。该衬底(以及因而连接器208)可连接至低电压或接地，如图所示。通过测量从该电压源至接地的电流，可在随后于这点测量起始或第一阶段的漏电流。
图2b描绘第二阶段的漏电测试。在漏电测试的第二阶段期间，仅有部分的字线211、212、213和214连接至高电压源。举例来说，图2b描绘一半的字线(212和214)设为高电压，以及另外一半(211和213)设为接地，但也可以有其他配置。通过测量从该电压源的电流，可在随后于这点测量最终或第二阶段的漏电流。理想中，如果该字线没有缺陷，该最终数值应为起始量测漏电流数值的一半(假设，如图2b所示，一半的字线设置为高电压并且一半为接地)。然而，如果所量测的第二阶段电流高于所预测的，可假设由字线所引起的字线漏电流的缺陷，并且通过修复它或是以适当的备用结构来替换该结构以补救。然而，不准确的漏电量测可能引起错误的缺陷侦测或是引起未诊断出的缺陷。这种现象将连同图3进一步的说明。
图3描绘示例的半导体结构300的侧面图，其包括字线310，相似于图2a及图2所描绘的字线211-214。如图所示，字线310配置在衬底320上且较佳地从多晶硅形成，并包括掺杂核心侧区域302、未掺杂区域304以及掺杂脊柱侧区域306。该结构也包括传导层308a和308b，较佳地从Co-Si形成。从生产制程期间的掩膜法(masking)导致的掩膜区域312，用以防止传导层形成覆盖在部分的未掺杂区域304。如图3所描绘，传导层308a具有部分314a覆盖在未掺杂区域304。相同的，传导层308b具有部分314b覆盖在未掺杂区域304。当区域304为未掺杂，在某些情况下，部分的区域304可被诱导表现得像弱P和N区域。举例来说，当邻近字线维持高电压，P和N型区域可形成在区域304中，使得其行为如同晶体管。图3描述P-和N-区域形成在未掺杂区域304的一种状况。然而，描绘为N-也有可能是某些例子中的P-区域。
发明人确认了一种被认为是结构300的问题，其发生在当相邻字线维持在高电压的时候(例如在对应图2a和2b所描述的测试期间)。形成在未掺杂区域304的该晶体管(并且图示为在区域304内P？以及N-区域)具有调节该漏电测量的影响，从而导致不准确的漏电流测试结果。为消除这个问题，发明人判定可修改结构300以消除重迭部分314a和314b的其中之一或是两者。根据本发明，用于制造改良结构的程序在下文描述，并参照图4a-4f。
图4a描述半导体部件400。详而言之，多晶硅层410形成在介于更大的半导体结构(未图示该整体结构)的核心侧以及脊柱侧之间。该多晶硅层可设置在衬底420上，根据各种实施例，可透过任何数量的已知制程，例如物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(ECD)、分子束磊晶(molecular beam epitaxy)(MBE)、等离子增强化学气相沉积(PECVD)或等等。衬底420可由任何适当的衬底材料形成，例如硅晶圆、SOI晶圆、外延层(epitaxial layer)等等。
图4b描述掺杂掩膜430，其设置在多晶硅层410上。多晶硅层410随后可被掺杂并且移除掺杂掩膜430，这导致图4c所描述的结构。图4c现在图示的多晶硅层410包含了在该结构的该核心侧上的掺杂区域402，以及在该结构的该脊柱侧上的掺杂区域406。未掺杂区域404维持在掺杂区域402和406之间，并且与核心侧掺杂区域402以转变界线422为边界以及与脊柱侧掺杂区域406以转变界线424为边界。
图4d描述具有附加的传导层掩膜或是硅化物遮蔽(silicide block，SB)掩膜435的半导体结构400。该传导层或是硅化物遮蔽掩膜435通过突出部分440延伸覆盖部分的核心侧掺杂区域402以及覆盖部分未掺杂区域404。此外，根据各种的实施例，该传导层掩膜并不延伸覆盖该整体的未掺杂区域404。举例来说，如图4d所示，掩膜435留下未掺杂区域404的部分445未掩膜。然而，根据一些实施例，整体的未掺杂区域404可用掩膜435来掩膜。可替换的，掩膜435可延伸覆盖部分的脊柱侧掺杂区域406。
在掩膜至少一部分的未掺杂区域之后，可蚀刻该半导体结构以移除已从该未掩膜部分形成的氮化物层437。可随后移除该掩膜仅留下氮化物层437于该掩膜部分，例如不需要传导层的该部分。传导层408a和408b可设置在半导体结构400的顶端，如图4e所描绘。根据各种实施例，传导层408a和408b可使用任何数量的已知制程来产生，例如物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(ECD)、分子束磊晶(MBE)、等离子增强化学气相沉积(PECVD)或等等。根据各种实施例，掩膜435的核心侧突出440足以防止传导层408a的任何形成覆盖在任何部分的未掺杂区域404。此外，掩膜435可用以防止任何传导层408b的形成覆盖在任何部分的未掺杂区域404(但未图示于此)。
在传导层408a和408b形成之后，可移除剩余的氮化物层437。所导致的结构描绘在图4f中。如图4f所示，传导层408b通过突出445突出未掺杂区域404。同时，具有间隙440介于传导层408a以及未掺杂区域404之间，使得这两者之间并未连接。通过防止传导层408a和408b的至少其中之一与未掺杂区域404直接接触，结构400防止了上述对应于图3的寄生晶体管的形成。
图5描绘根据本发明的各种实施例，构成字线保护电路的方法。如图所示，在步骤502，一多晶硅层设置在半导体衬底上(例如硅晶圆、SOI晶圆、外延层等等)。根据实施例，该多晶硅层可设置介于核心区域以及脊柱区域之间。在步骤504，掺杂掩膜可设置在该多晶硅层上。该掺杂掩膜较佳地留下部分的该多晶硅层在该核心侧上未掩膜，以及部分的该多晶硅层在该脊柱侧上未掩膜，同时掩膜位于该两未掩膜部分之间的部分的多晶硅层。
在步骤506，在沉积该掺杂掩膜于该多晶硅层上之后，可掺杂该多晶硅层在未由该掺杂掩膜所遮蔽的区域。在步骤508，随后可蚀刻该多晶硅层并且移除该掺杂掩膜。所导致的多晶硅层包括核心侧掺杂区域、脊柱侧掺杂区域以及位于该两掺杂区域之间的未掺杂区域。
在步骤510，传导层掩膜或是SB掩膜沉积在该多晶硅结构上。较佳地，该传导层掩膜延伸覆盖至少部分的该未掺杂区域。此外，该传导层掩膜也可延伸覆盖部分的核心侧掺杂区域。根据各种实施例，该掩膜也可延伸覆盖该整体未掺杂区域并且也重迭在该核心侧掺杂区域和该脊柱侧掺杂区域两者。在步骤512，一旦该传导层已掩膜，预先放置的氮化物层可从该未掩膜部分移除，这仅留下覆盖在已掩膜部分的氮化物。在步骤514，随后可沉积该传导层在该未掩膜部分上。
请理解到，是具体实施方式，而非发明内容以及摘要部分，意图在用于解释权利要求书。发明内容以及摘要部分可能展示一个或更多，但并非如发明人所熟虑的本发明全部的示例实施例，并且因此，并不意图以任何方式限制本发明及所附的权利要求书。
上文所描述的本发明，以功能构建模块的帮助说明其中特定功能和关系的实行方式。为了方便描述，这些功能构建模块的界限在本文中已被任意界定。可界定替换的界限，只要其中特定功能和关系适当的执行。
前面描述的特定实施例将完整揭露本发明的概括性质，使得其他人，通过应用本领域技术人士的知识，在无需过度实验、不悖离本发明的概括概念之下，可轻易地修改及/或改变于此特定实施例的各种应用。因此，基于本文所示的教导以及引导，这样的改变及修改意图落在所揭露的实施例的同等物的意义与范围内。请理解到，本文的用语或术语是用于描述的目的而非限制，使得本说明书的术语或用语在根据教导及引导下，可被本领域的技术人士理解。
本发明的宽度及范围应不由任何上面描述的示例实施例所限制，而是应该仅根据所附的权利要求书以及其同等物所界定。
Claims (19)
1.一种制造用于闪存单元的字线结构的方法，该方法包括：
形成多晶硅结构邻近于核心区域；
掺杂该多晶硅结构于邻近该核心区域的第一区域中以及于邻近脊柱区域的第二区域中；
留下未掺杂区域介于该第一区域以及第二区域之间，该未掺杂区域具有第一末端与该第一区域接触以及第二末端与该第二区域接触；以及
直接在该多晶硅结构的该第一区域和第二区域的其中之一以及该未掺杂区域的一部分上形成传导层，该传导层被设置以使得该传导层并未覆盖该第一末端以及第二末端的至少其中之一。
2.如权利要求1所述的方法，其中，形成传导层，包括：
形成掩膜覆盖在部分的该未掺杂区域；以及
沉积该传导层在该多晶硅结构的未掩膜区域上。
3.如权利要求2所述的方法，还包括形成该掩膜从而延伸覆盖部分的该第一区域以及部分的该未掺杂区域。
4.如权利要求2所述的方法，还包括形成该掩膜从而延伸覆盖部分的该第一区域以及整体的该未掺杂区域。
5.如权利要求2所述的方法，还包括形成该掩膜从而延伸覆盖部分的该第二区域以及部分的该未掺杂区域。
6.如权利要求2所述的方法，还包括形成该掩膜从而延伸覆盖部分的该第一区域、部分的该第二区域以及整体的该未掺杂区域。
7.如权利要求1所述的方法，还包括从该第二区域形成至少部分的该脊柱区域，并且电性连接该脊柱区域至衬底。
8.如权利要求1所述的方法，其中，形成该多晶硅结构包括：
沉积多晶硅邻近该核心区域；
形成掺杂掩膜覆盖部分的该多晶硅；
掺杂该多晶硅的未掩膜部分；以及
移除该掺杂掩膜。
9.如权利要求1所述的方法，还包括由Co-Si形成该传导层。
10.如权利要求1所述的方法，还包括形成闪存单元在该核心区域中。
11.一种半导体装置，包括：
核心区域；
脊柱区域；
多晶硅结构，其形成邻近于该核心区域，其中，该多晶硅结构包括第一掺杂区域邻近该核心区域、第二掺杂区域邻近该脊柱区域、以及未掺杂区域位于该第一掺杂区域以及第二掺杂区域之间，其中，该未掺杂区域具有第一末端与该第一掺杂区域接触以及第二末端与该第二掺杂区域接触；以及
传导层，直接形成在该多晶硅结构的该第一掺杂区域和第二掺杂区域的其中之一以及该未掺杂区域的一部分上，并被配置使得该传导层并未覆盖该第一末端以及第二末端的至少其中之一。
12.如权利要求11所述的半导体装置，还包括掩膜区域，其位于且覆盖至少部分的该未掺杂区域，并且通过掩膜部分的多晶硅结构以及沉积该传导层在该多晶硅结构的未掩膜区域来形成。
13.如权利要求12所述的半导体装置，其中，该掩膜区域延伸覆盖部分的该第一掺杂区域以及部分的该未掺杂区域。
14.如权利要求13所述的半导体装置，其中，该掩膜区域延伸覆盖整体的未掺杂区域。
15.如权利要求12所述的半导体装置，其中，该掩膜区域延伸覆盖部分的该第二掺杂区域以及部分的该未掺杂区域。
16.如权利要求12所述的半导体装置，其中，该掩膜区域延伸覆盖部分的该第一掺杂区域、部分的该第二掺杂区域、以及整体的该未掺杂区域。
17.如权利要求11所述的半导体装置，其中，该第二掺杂区域形成部分的该脊柱区域，并且其中，该脊柱区域电性连接至衬底。
18.如权利要求11所述的半导体装置，其中，该传导层包括Co-Si。
19.如权利要求11所述的半导体装置，其中，该核心区域包括闪存单元。
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