KR20090120689A - 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의제조 방법 - Google Patents

비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의제조 방법 Download PDF

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KR20090120689A
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박명규
김병선
이태정
장동열
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삼성전자주식회사
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Abstract

본 발명은 비휘발성 메모리 장치에 관한 것으로, 복수의 워드라인들, 상기 복수의 워드라인들과 교차하는 복수의 비트라인들, 상기 복수의 워드라인들과 상기 복수의 비트라인들이 교차되는 영역에 배치되는 복수의 메모리 셀들, 상기 복수의 메모리 셀들에 공통으로 연결되는 공통 제어 게이트 라인, 상기 복수의 메모리 셀들에 공통으로 연결되는 공통 소거 게이트 라인, 및 상기 복수의 메모리 셀들에 공통으로 연결되는 공통 비트라인 선택 라인을 포함한다.

Description

비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 제조 방법{Non Volatile Memory Device and Method of Fabricating the same}
본 발명은 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 제조 방법에 관한 것으로서, 더욱 상세하게는, 단일 게이트 구조의 비휘발성 메모리 장치 및 상기 단일 게이트 구조의 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
데이터를 저장하는 반도체 메모리 소자들은 크게 휘발성 메모리 소자(volatile memory device)와 비휘발성 메모리 소자(non-volatile memory device)로 분류될 수 있다. 휘발성 메모리 소자는 전원 공급이 차단되는 경우에 저장된 데이터를 잃어버리는 반면, 비휘발성 메모리 소자는 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 비휘발성 메모리 소자의 한 종류로 데이터를 전기적으로 쓰고 소거할 수 있는 EEPROM이 있다.
이러한 EEPROM은 LDI(LCD Driver IC) 칩과 같은 DDI(Display Driver IC) 칩에 널리 이용된다. EEPROM의 동작을 위해서 보통 18V 정도의 고전압이 필요한데, 종래에는 DDI 칩 자체가 고전압 공정을 이용하기 때문에, EEPROM을 위한 별도의 고전압 공정이 요구되지 않았다. 그러나, 최근 DDI 칩이 탑재되는 기판으로 LTPS(Low Temperature Poly Silicon) 기판이 사용되고 있는데, 이러한 LTPS 기판의 경우 기판에서 고전압 소자 제작이 가능하므로, DDI 칩에서는 더 이상 고전압 공정이 불필요하게 되었다.
본 발명이 해결하고자 하는 과제는, 고전압 공정의 수행을 필요로 하지 않는 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명에 따른 비휘발성 메모리 장치는 복수의 워드라인들; 상기 복수의 워드라인들과 교차하는 복수의 비트라인들; 상기 복수의 워드라인들과 상기 복수의 비트라인들이 교차되는 영역에 배치되는 복수의 메모리 셀들; 상기 복수의 메모리 셀들에 공통으로 연결되는 공통 제어 게이트 라인; 상기 복수의 메모리 셀들에 공통으로 연결되는 공통 소거 게이트 라인; 및 상기 복수의 메모리 셀들에 공통으로 연결되는 공통 비트라인 선택 라인을 포함한다.
상기 복수의 메모리 셀들 각각은 상기 복수의 비트라인들 중 하나에 결합(coupling)되는 제1 트랜지스터; 및 플로팅(floating) 게이트를 가지고, 상기 제1 트랜지스터와 직렬 연결되는 제2 트랜지스터를 포함할 수 있다. 상기 플로팅 게이트는 상기 공통 제어 게이트 라인 및 상기 공통 소거 게이트 라인과 각각 용량 결합(capacitive coupling)될 수 있다. 상기 제1 트랜지스터는 상기 복수의 워드라인들 중 하나에 결합되고, 상기 제2 트랜지스터는 상기 공통 비트라인 선택 라인과 결합될 수 있다.
상기 복수의 메모리 셀들 중 프로그램될 메모리 셀은 상기 복수의 워드라인들 중 하나 및 상기 복수의 비트라인들 중 하나에 인가되는 전압에 기초하여 선택 적으로 프로그램될 수 있다.
상기 공통 제어 게이트 라인에 전압을 공급하는 제1 승압 회로 및 상기 공통 소거 게이트 라인에 전압을 공급하는 제2 승압 회로 중 적어도 하나를 더 포함할 수 있다. 상기 공통 제어 게이트 라인 및 상기 공통 소거 게이트 라인 중 적어도 하나는 외부 전원으로부터 전압이 공급될 수 있다.
상기 공통 제어 게이트 라인과 상기 플로팅 게이트 사이의 제1 커패시턴스(C1), 상기 공통 소거 게이트 라인과 상기 플로팅 게이트 사이의 제2 커패시턴스(C2) 및 상기 제2 트랜지스터와 상기 플로팅 게이트 사이의 제3 커패시턴스(C3)가 (C1+C2)/(C1+C2+C3)≥0.9이고, (C1+C3)/(C1+C2+C3)≥0.9일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명에 따른 비휘발성 메모리 장치는 제1 도전형의 기판; 상기 기판 상에 형성되는 상기 제1 도전형의 제1 웰(well); 상기 제1 웰과 이격되어 상기 기판 상에 형성되며, 공통 제어 게이트 라인과 연결되는 제1 불순물 영역을 가지는 제2 도전형의 제2 웰; 상기 제1 및 제2 웰과 각각 이격되어 상기 기판 상에 형성되며, 공통 소거 게이트 라인과 연결되는 제2 불순물 영역을 가지는 상기 제2 도전형의 제3 웰; 및 상기 제1, 제2 및 제3 웰의 상부에 형성되며, 상기 제1 웰의 소정 영역, 상기 제1 불순물 영역 및 상기 제2 불순물 영역과 각각 용량 결합되는 플로팅 게이트를 포함한다.
상기 비휘발성 메모리 장치는 상기 제1 웰 상에 형성되며, 복수의 비트라인들 중 하나와 결합되는 제1 트랜지스터; 및 상기 제1 웰 상에 형성되며, 상기 플로팅 게이트를 가지고, 상기 제1 트랜지스터와 직렬 연결되는 제2 트랜지스터를 더 포함할 수 있다. 상기 제1 트랜지스터는 복수의 워드라인들 중 하나와 결합되고, 상기 제2 트랜지스터는 공통 비트라인 선택 라인과 연결될 수 있다.
상기 제1 트랜지스터의 채널 폭은 상기 제2 트랜지스터의 채널 폭보다 상대적으로 클 수 있다. 상기 제1 트랜지스터의 채널 폭은 상기 제2 트랜지스터의 채널 폭보다 5배 내지 30배 클 수 있다.
상기 비휘발성 메모리 장치는 상기 기판 상에 형성되며, 상기 제2 웰과 상기 제3 웰 사이에 위치한 상기 제1 도전형의 제4 웰을 더 포함할 수 있다.
상기 제1 웰과 상기 제2 웰 사이의 거리는 0.5 μm 내지 2 μm이고, 상기 제2 웰과 상기 제3 웰 사이의 거리는 2 μm 내지 4 μm일 수 있다.
상기 제1 불순물 영역과 상기 플로팅 게이트 사이의 제1 커패시턴스(C1), 상기 제2 불순물 영역과 상기 플로팅 게이트 사이의 제2 커패시턴스(C2), 및 상기 제2 트랜지스터와 상기 플로팅 게이트 사이의 제3 커패시턴스(C3)가 C1+C2/C1+C2+C3≥0.9이고, C1+C3/C1+C2+C3≥0.9일 수 있다.
상기 비휘발성 메모리 장치는 상기 제1 웰 상에 상기 제1 웰보다 더 높은 불순물 농도를 가지는 상기 제1 도전형의 제1 웰 탭; 상기 제2 웰 상에 상기 제2 웰보다 더 높은 불순물 농도를 가지는 상기 제2 도전형의 제2 웰 탭; 및 상기 제3 웰 상에 상기 제3 웰보다 더 높은 불순물 농도를 가지는 상기 제2 도전형의 제3 웰 탭 중 적어도 하나를 더 포함할 수 있다.
상기 비휘발성 메모리 장치는 상기 공통 제어 게이트 라인에 전압을 공급하는 제1 승압 회로 및 상기 공통 소거 게이트 라인에 전압을 공급하는 제2 승압 회 로 중 적어도 하나를 더 포함할 수 있다.
상기 공통 제어 게이트 라인 및 상기 공통 소거 게이트 라인 중 적어도 하나는 외부 전원으로부터 전원이 공급될 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명에 따른 비휘발성 메모리 장치의 제조 방법은 기판 상에 서로 이격되도록 제1, 제2 및 제3 웰을 형성하는 단계; 상기 제2 웰 상에 공통 제어 게이트 라인과 연결되는 제1 불순물 영역을 형성하는 단계; 상기 제3 웰 상에 공통 소거 게이트 라인과 연결되는 제2 불순물 영역을 형성하는 단계; 및 상기 제1, 제2 및 제3 웰의 상부에 상기 제1 웰의 소정 영역, 상기 제1 불순물 영역 및 상기 제2 불순물 영역과 각각 용량 결합되는 플로팅 게이트를 형성하는 단계를 포함한다.
본 발명에 따르면, 비휘발성 메모리 장치에 포함된 복수 개의 메모리 셀에 대하여 공통 프로그램 전압, 공통 소거 전압 및 공통 비트라인 선택 전압을 인가하고, 각각의 메모리 셀에 연결된 비트라인 전압 및 워드라인 전압에 기초하여 각각의 메모리 셀에 대하여 독립적으로 프로그램 동작을 수행할 수 있다.
또한, 상기 공통 프로그램 전압을 공급하는 승압 회로 및 상기 공통 소거 전압을 공급하는 승압 회로 각각을 복수 개의 메모리 셀이 공유함으로써 칩 사이즈의 증가를 줄일 수 있다. 또한, 상기 승압 회로를 별도의 고전압용 소자 없이 다이오드와 커패시터만으로 구성함으로써, 고전압 공정을 수행하지 않아도 된다.
또한, 본 발명에 따르면, 각각의 메모리 셀에 포함된 액세스 트랜지스터의 채널 폭에 대한 선택 트랜지스터의 채널 폭의 비를 상대적으로 크게 함으로써, 액세스 트랜지스터의 소스 영역과 드레인 영역 사이의 전압 차를 크게 하여 각각의 메모리 셀에 대한 프로그램 동작 시의 효율을 상승시킬 수 있다.
또한, 본 발명에 따르면, 프로그램될 메모리 셀과 그 주변에 존재하는 메모리 셀에 동일한 비트라인 선택 전압을 인가함으로써, 프로그램되지 않는 메모리 셀에 포함된 액세스 트랜지스터의 소스 영역과 드레인 영역 사이에 채널이 형성되는 것을 방지할 수 있다.
또한, 본 발명에 따르면, 제어 게이트를 포함하는 제1 웰을 소거 게이트를 포함하는 제2 웰과 소정 거리 이격되도록 기판 상에 형성함으로써, 서로 동일한 제1 도전형의 제1 및 제2 웰에 의해 제2 도전형인 기판의 표면이 제1 도전형으로 바뀌는 것을 억제할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리의 단위 셀을 나타내는 회로도이다.
도 1을 참조하면, 비휘발성 메모리의 단위 셀(10)은 직렬 연결된 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 포함한다. 이하에서는 설명의 편의상, 비휘발성 메모리의 일 예로 EEPROM에 대하여 기술하기로 한다. 그러나, 본 발명의 실시예는 EEPROM에 한정되는 것이 아님을 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자는 이해할 수 있다.
제1 트랜지스터(TR1)는 비트라인(bit line, BL)과 연결되는 소스 및 워드라인(word line, WL)과 연결되는 게이트를 가진다. 여기서, 제1 트랜지스터(TR1)에 연결되는 비트라인(BL)과 워드라인(WL)에 인가되는 전압에 기초하여, 단위 셀(10)에 대한 프로그램, 독출 및 소거 동작 중 하나가 선택되는바, 제1 트랜지스터(TR1)를 선택 트랜지스터라고도 한다.
제2 트랜지스터(TR2)는 제어 게이트 및 소거 게이트에 대해 각각 용량 결합(capacitive coupling)되는 플로팅 게이트와, 공통 비트라인 선택(bit line selection, BLS) 라인과 연결되는 드레인을 가진다. 공통 비트라인 선택 라인은 복수 개의 메모리 셀에 공통으로 연결된다. 여기서, 제2 트랜지스터(TR2)는 단위 셀(10)에 대한 프로그램 또는 독출 동작을 수행하는바 액세스(access) 트랜지스터라고도 한다.
보다 상세하게는, 플로팅 게이트는 제어 MOS(metal oxide semiconductor) 커패시터(C1)의 한 전극을 구성하며, 제어 MOS 커패시터(C1)의 다른 전극을 제어 게이트라 할 수 있다. 여기서, 제어 MOS 커패시터(C1)의 다른 전극은 공통 제어 게이트(CG, control gate) 라인과 연결된다. 공통 제어 게이트 라인은 복수 개의 메모리 셀에 공통으로 연결된다. 또한, 플로팅 게이트는 소거 MOS 커패시터(C2)의 한 전극을 구성하고, 소거 MOS 커패시터의 다른 전극을 소거 게이트라 할 수 있다. 여기서, 소거 MOS 커패시터의 다른 전극은 공통 소거 게이트(EG, erase gate) 라인과 연결된다. 공통 소거 게이트 라인은 복수 개의 메모리 셀에 공통으로 연결된다.
도 2는 도 1의 비휘발성 메모리의 단위 셀의 레이아웃이다. 도 3은 도 2의 Ⅰ-Ⅰ'선에 따른 단면도이다.
도 2 및 3을 참조하면, 비휘발성 메모리의 단위 셀(10)은 기판(11) 및 기판(11)에 형성되는 제1 웰(well, 12), 제2 웰(13), 제3 웰(14) 및 제4 웰(15)을 포함한다. 본 발명의 일 실시예에서, 기판(11)은 P형 반도체 기판이고, 제1 웰(12) 및 제4 웰(15)은 P형 웰이고, 제2 웰(13) 및 제3 웰(14)은 N형 웰일 수 있다. 그러나, 본 발명의 다른 실시예에서 기판(11)과 제1 내지 제4 웰(12, 13, 14, 15)의 도전형은 변경할 수 있음을 본 실시예가 속하는 기술분야에서 통상의 지식을 가진 자는 이해할 수 있다.
기판(11)은 반도체 기판일 수 있으며, 예를 들어, 실리콘(silicon), 실리콘-온-절연체(silicon-on-insulator), 실리콘-온-사파이어(silicon-on-sapphire), 게르마늄(germanium), 실리콘-게르마늄(silicon-germanium), 및 갈륨-비소(gallium-arsenide) 중 어느 하나를 포함할 수 있다.
제1 웰(12)은 기판(11) 상에 형성되는 저전압용의 P형 웰로서, 제1 웰(12) 내에는 제1, 제2 및 제3 소스/드레인 영역(121, 122, 123) 및 제1 웰 탭(124)이 형성된다. 여기서, 제1 웰(12)은 이온주입 공정에 의해 기판(11) 상에 형성될 수 있다. 여기서, 제1, 제2 및 제3 소스/드레인 영역(121, 122, 123)은 서로 이격되어 있으며, N+형 불순물 영역으로 이루어져, NMOS 트랜지스터를 구성할 수 있다.
제2 및 제3 소스/드레인 영역(122, 123) 사이의 제1 웰(12)의 상부에는 제1 절연막(18)이 형성되고, 제1 절연막(18)의 상부에는 게이트(17)가 형성된다. 이로 써, 제2 및 제3 소스/드레인 영역(122, 123), 제1 절연막(18) 및 게이트(17)는 선택 트랜지스터를 구성한다. 게이트(17)는 단위 셀(10)에 대응되는 워드라인(WL)과 연결되고, 제2 소스/드레인 영역(123)은 단위 셀(10)에 대응되는 비트라인(BL)과 연결된다.
제1 및 제2 소스/드레인 영역(121, 122) 사이의 제1 웰(12)의 상부에는 제2 절연막(161)이 형성되고, 제2 절연막(161)의 상부에는 플로팅 게이트(16)가 형성된다. 이로써, 제1 및 제2 소스/드레인 영역(121, 122), 제2 절연막(161) 및 플로팅 게이트(16)는 액세스 트랜지스터를 구성한다. 제1 소스/드레인 영역(121)은 공통 비트라인 선택(BLS) 라인과 연결된다.
본 발명의 일 실시예에서, 제1 절연막(18) 및 제2 절연막(161)은 실리콘 산화막 또는 다른 고유전율 절연막일 수 있다. 고유전율 절연막은, 예를 들면, 실리콘산소질화막, 알루미늄산화막, 란탄산화막, 란탄알루미늄산화막, 하프늄산화막, 하프늄알루미늄산화막, 란탄하프늄산화막, 지르코늄산화막 및 탄탈륨산화막 중 어느 하나 또는 이들 막들의 조합으로 이루어진 다층막을 포함할 수도 있다. 고유전율 절연막은 예로서 개시된 것이며, 본 발명은 이들 재료에 의해 제한되는 것이 아니다. 이들 막들은 당해 기술 분야에 잘 알려진 바와 같이, 화학기상증착법 또는 원자층 증착법 등에 의해 형성될 수 있다.
본 발명의 일 실시예에서, 제1, 제2 및 제3 소스/드레인 영역(121, 122, 123)은 N+형 불순물 영역으로 이루어져, 선택 트랜지스터 및 액세스 트랜지스터는 NMOS 트랜지스터일 수 있다. 그러나, 이는 일 실시예에 불과하고, 선택 트랜지스 터 및 액세스 트랜지스터는 N형의 웰에 P+형 불순물 영역을 형성하여 PMOS 트랜지스터로도 구현할 수 있다.
또한, 제1 웰 탭(124)은 제1, 제2 및 제3 소스/드레인 영역(121, 122, 123)과 이격된 위치에서 제1 웰(12)과 동일한 도전형인 P+형의 불순물 영역으로 이루어지며, 제1 웰 탭(124)의 불순물 농도는 제1 웰(12)의 불순물 농도보다 더 높다. 제1 웰 탭(124)에 의해 기판(11)에 전압이 인가된다.
제2 웰(13)은 기판(11) 상에서 제1 웰(12)과 이격되도록 형성되는 저전압용의 N형 웰이며, 공통 프로그램 전압이 인가되는 제1 불순물 영역(131) 및 제2 웰 탭(132)을 포함한다. 여기서, 제2 웰(13)은 이온주입 공정에 의해 기판(11) 상에 형성될 수 있다. 제1 불순물 영역(131) 및 제2 웰 탭(132)은 공통 제어 게이트 라인과 연결되어 공통 프로그램 전압을 인가받음으로써, 제2 웰(13)은 제어 게이트의 기능을 수행한다. 제1 불순물 영역(131) 및 제2 웰 탭(132)의 사이의 제2 웰(13)의 상부에는 제3 절연막(162)이 형성되고, 플로팅 게이트(16)는 제3 절연막(162)의 상부와 연결된다. 이로써, 플로팅 게이트(16)와 제어 게이트는 제3 절연막(162)에 의해 용량 결합된다.
여기서, 제1 웰(12)과 제2 웰(13) 간의 접합(junction)에서 애벌런치 항복(avalanche breakdown)의 발생을 막기 위하여, 제2 웰(13)을 제1 웰(12)과 이격되도록 형성한다. 예를 들어, 제2 웰(13)은 제1 웰(12)과 0.5 μm 내지 2 μm 정도 이격되도록 형성될 수 있다.
여기서, 제1 불순물 영역(131)은 제2 웰(13)의 도전형과 다른 P+형 불순물로 이루어져 제2 웰(13)에서 드레인의 역할을 할 수 있다. 또한, 제2 웰 탭(132)은 제1 불순물 영역(131)과 이격된 위치에서 제2 웰(13)과 동일한 도전형인 N+의 불순물 영역으로 이루어지며, 제2 웰 탭(132)의 불순물 농도는 제2 웰(13)의 불순물 농도보다 더 높다.
제3 웰(14)은 기판(11) 상에서 제2 웰(13)과 이격되도록 형성되는 저전압용의 N형 웰이며, 공통 소거 전압이 인가되는 제2 불순물 영역(141) 및 제3 웰 탭(142)을 포함한다. 여기서, 제3 웰(14)은 이온주입 공정에 의해 기판(11) 상에 형성될 수 있다. 제2 불순물 영역(141) 및 제3 웰 탭(142)은 공통 소거 게이트 라인에 연결되어 공통 소거 전압을 인가받음으로써, 제3 웰(14)은 소거 게이트의 기능을 수행한다. 제2 불순물 영역(141) 및 제3 웰 탭(142)의 사이의 제3 웰(14)의 상부에는 제4 절연막(163)이 형성되고, 플로팅 게이트(16)는 제4 절연막(163)의 상부와 연결된다. 이로써, 플로팅 게이트(16)와 소거 게이트는 제4 절연막(163)에 의해 용량 결합된다.
본 발명의 일 실시예에서, 제2 웰(13) 및 제3 웰(14)을 기판(11) 상에서 소정 거리 이격되도록 형성함으로써, N형 웰인 제2 웰 (13) 및 제3 웰(14)을 전기적으로 분리한다. 예를 들어, 제3 웰(14)은 제2 웰(13)과 2 μm 내지 4 μm정도 이격되도록 형성될 수 있다.
여기서, 제2 불순물 영역(141)은 제3 웰(14)의 도전형과 다른 P+형 불순물로 이루어져 제3 웰(14)에서 드레인의 역할을 할 수 있다. 또한, 제3 웰 탭(142)은 제2 불순물 영역(141)과 이격된 위치에서 제3 웰(14)과 동일한 도전형인 N+의 불순 물 영역으로 이루어지며, 제3 웰 탭(142)의 불순물 농도는 제3 웰(14)의 불순물 농도보다 더 높다.
본 발명의 일 실시예에서, 단위 셀(10)은 기판(11) 상에서 제2 웰(13) 및 제3 웰(14) 사이에 형성되는 저전압용의 P형 웰인 제4 웰(15)을 더 포함한다. 여기서, 제4 웰(15)은 이온주입 공정에 의해 기판(11) 상에 형성될 수 있다. 이와 같이, P형 웰인 제4 웰(15)을 형성함으로써, N형 웰인 제2 및 제3 웰(13, 14)에 의해 P형인 기판(11)의 표면이 N형으로 바뀌는 것을 억제할 수 있다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 셀 어레이를 나타내는 회로도이다.
도 4를 참조하면, 비휘발성 메모리 셀 어레이는 복수의 워드라인들(WL_0, WL_1, …, WL-n), 복수의 워드라인들과 교차하는 복수의 비트라인들(BL_0, BL_1, …, BL_n), 복수의 워드라인들과 복수의 비트라인들의 교차 영역에 위치하는 복수의 메모리 셀들, 상기 복수의 메모리 셀들에 공통으로 연결된 공통 제어 게이트 라인, 상기 복수의 메모리 셀들에 공통으로 연결된 공통 소거 게이트 라인, 및 상기 복수의 메모리 셀들에 공통으로 연결된 공통 비트라인 선택 라인을 포함한다. 이하에서는, 설명의 편의상, 제1 내지 제4 메모리 셀들(MC0, MC1, MC2, MC3)을 예로 하여 비휘발성 메모리 셀 어레이에 대한 프로그램, 독출 및 소거 동작에 대하여 설명하기로 한다.
다음 표 1은 비휘발성 메모리 셀 어레이의 제1 내지 제4 메모리 셀들(MC0, MC1, MC2, MC3)에 인가되는 전압을 나타낸다. 예를 들어, 종래의 EEPROM은 동작을 위해 18 V정도의 고전압을 필요로 했다. 그러나, 본 발명의 일 실시예에 따른 EEPROM은 고전압을 필요로 하지 않는바, 고전압 공정도 요구되지 않는다. 여기서, 제1 메모리 셀(MC0)은 프로그램될 메모리 셀이고, 제2 내지 제4 메모리 셀들(MC1, MC2, MC3)은 프로그램되지 않는 메모리 셀들이다.
[표 1]
VEG VCG VWL VBL VBLS VPW
소거 15~18 0 0 0 0 0
프로그램 MC0 10~12 10~12 5~8 0 5~8 0
MC1 5~8 5~8 5~8 0
MC2 0 5~8 5~8 0
MC3 0 0 5~8 0
독출 0 0 3~5 Read 0 0
이하에서는, 도 3, 4 및 표 1을 참조하여 메모리 셀에 대한 프로그램, 독출 및 소거 동작에 대하여 설명하기로 한다.
메모리 셀에 대한 소거 동작을 수행하는 경우, 제1 내지 제4 메모리 셀들(MC0, MC1, MC2, MC3)의 소거 게이트들에 공통으로 연결된 공통 소거 게이트 라인에는 15 내지 18 V의 동일한 소거 전압(VEG)이 인가된다. 또한, 제1 내지 제4 메모리 셀들(MC0, MC1, MC2, MC3)의 제어 게이트들에 공통으로 연결되는 공통 제어 게이트 라인에는 0 V(즉, 접지 전압)가 인가된다. 또한, 제1 내지 제4 메모리 셀들(MC0, MC1, MC2, MC3)에 인가되는 워드라인 전압(VWL), 비트라인 전압(VBL), 비트라인 선택 전압(VBLS), 및 P형 기판에 인가되는 전압(VPW)은 모두 0 V이다.
제어 게이트와 플로팅 게이트 간의 커패시턴스가 C1이고, 소거 게이트와 플로팅 게이트 간의 커패시턴스가 C2이며, 액세스 트랜지스터와 플로팅 게이트 간의 커패시턴스가 C3인 경우, 인가되는 소거 전압의 대부분을 소거 게이트와 플로팅 게이트에 걸리도록 하기 위해, (C1+C3)/(C1+C2+C3)를 0.9 이상으로 유지하도록 용량성 결합 비율(capacitive coupling ratio)을 조절할 수 있다. 이와 같이, 소거 게이트에 인가되는 소거 전압의 대부분이 소거 게이트와 플로팅 게이트에 걸리게 되면, 소거 게이트와 플로팅 게이트 사이에 FN(Fowler-Nordheim) 터널링이 발생된다. 따라서, 플로팅 게이트에 저장된 전자가 소거 게이트로 이동함으로써, 플로팅 게이트는 (+) 전하를 갖게 된다.
예를 들어, 6V 소자에서 게이트 산화막의 두께는 140 ㅕ인데, 16 내지 18 V의 소거 전압을 100 ms의 시간 동안 소거 게이트에 인가하면 메모리 셀에 대한 소거 동작을 수행할 수 있다.
이러한 소거 동작은 각각의 메모리 셀 별로 독립적으로 수행하지 않고, 모든 메모리 셀들의 소거 게이트에 공통으로 연결된 공통 소거 게이트 라인에 전압을 공급함으로써, 일률적으로 수행한다. 여기서, 공통 소거 게이트 라인은 하나의 승압 회로로부터 전압을 공급받을 수도 있고, 별도의 외부 전원으로부터 전압을 공급받을 수도 있다. 이로써, 칩의 사이즈의 증가를 막을 수 있다. 이에 대해서는 도 5를 참조하여 상술하기로 한다.
한편, 메모리 셀에 대한 프로그램 동작을 수행하는 경우, 제1 내지 제4 메모리 셀들(MC0, MC1, MC2, MC3)의 소거 게이트들에 공통으로 연결되는 공통 소거 게 이트 라인에는 10 내지 12 V의 동일한 소거 전압(VEG)이 인가되고, 제1 내지 제4 메모리 셀들(MC0, MC1, MC2, MC3)의 제어 게이트들에 공통으로 연결되는 공통 제어 게이트 라인에도 10 내지 12 V의 동일한 프로그램 전압(VCG)을 인가되고, 액세스 트랜지스터의 드레인들에 공통으로 연결되는 공통 비트라인 선택 라인에도 5 내지 8 V의 동일한 비트라인 선택 전압(VBLS)이 인가된다. 이와 같이, 제1 내지 제4 메모리 셀들(MC0, MC1, MC2, MC3)에는 동일한 소거 전압(VEG), 동일한 프로그램 전압(VCG), 및 동일한 비트라인 선택 전압(VBLS)이 인가된다. 이 경우에도, P형 기판에 인가되는 전압(VPW)은 0 V이다.
이와 같이, 액세스 트랜지스터의 드레인, 제어 게이트, 소거 게이트에 인가되는 전압은 제1 내지 제4 메모리 셀들(MC0, MC1, MC2, MC3)에 대해 동일하므로, 각각의 메모리 셀은 선택 트랜지스터에 인가되는 워드라인 전압(VWL) 및 비트라인 전압(VBL)을 기초로 선택적으로 프로그램 동작을 수행한다.
제1 메모리 셀(MC0)에 대해 프로그램 동작을 수행하는 경우, 제1 메모리 셀(MC0)에 인가되는 워드라인 전압은 5 내지 8 V이고, 비트라인 전압은 0 V이다. 이로써, 제1 메모리 셀(MC0)에 포함된 선택 트랜지스터의 게이트는 워드라인 전압을 인가받아 턴온되고, 선택 트랜지스터의 드레인 전압, 즉, 액세스 트랜지스터의 소스 전압은 0 V가 된다. 이에 따라, 액세스 트랜지스터의 소스와 드레인 사이에는 전압 차이가 발생하여, 채널이 형성된다. 채널의 전자는 고에너지 전자(hot electron)가 되어 게이트 산화막의 전위 장벽을 넘어 플로팅 게이트에 저장됨으로써, 제1 메모리 셀(MC0)은 프로그램된다.
이 경우, 프로그램되지 않는 제2 내지 제4 메모리셀(MC1, MC2, MC3)에도 5 내지 8 V의 동일한 비트라인 선택 전압을 인가함으로써, 프로그램되지 않는 메모리 셀에 포함된 액세스 트랜지스터의 소스 영역과 드레인 영역 사이에 채널이 형성되는 것을 방지할 수 있다.
이와 같이, 본 발명의 일 실시예는 메모리 셀에 대한 프로그램 동작의 수행 시에 채널 고에너지 전자(channel hot electron, CHE) 방식을 이용하여 플로팅 게이트가 전자를 갖도록 한다. 이러한 채널 고에너지 전자 방식은 FN 터널링 방식에 비해 낮은 전압을 제어 게이트에 인가하여 프로그램 동작을 수행할 수 있다.
제어 게이트와 플로팅 게이트 간의 커패시턴스가 C1이고, 소거 게이트와 플로팅 게이트 간의 커패시턴스가 C2이며, 액세스 트랜지스터와 플로팅 게이트 간의 커패시턴스가 C3인 경우, 프로그램 전압의 대부분을 액세스 트랜지스터와 플로팅 게이트에 걸리도록 하기 위해, (C1+C2)/(C1+C2+C3)를 0.9 이상으로 유지하도록 용량성 결합 비율을 조절할 수 있다. 이와 같이, 제거 게이트와 소거 게이트에 각각 인가되는 프로그램 전압 및 소거 전압의 대부분을 액세스 트랜지스터와 플로팅 게이트에 걸리게 되면, 액세스 트랜지스터에서 채널 고에너지 전자 방식에 의해 플로팅 게이트에 전자가 저장된다.
한편, 메모리 셀에 대한 독출 동작의 경우, 제1 내지 제4 메모리 셀들(MC0, MC1, MC2, MC3)의 소거 게이트들에 공통으로 연결되는 공통 소거 게이트 라인에는 0 V의 동일한 소거 전압(VEG)을 인가되고, 제1 내지 제4 메모리 셀들(MC0, MC1, MC2, MC3)의 제어 게이트들에 공통으로 연결되는 공통 제어 게이트 라인에도 0 V의 동일한 프로그램 전압(VCG)을 인가되고, 제1 내지 제4 메모리 셀들(MC0, MC1, MC2, MC3)의 액세스 트랜지스터의 드레인들에 공통으로 연결되는 공통 비트라인 선택 라인에도 0 V의 동일한 비트라인 선택 전압(VBLS)이 인가된다. 이와 같이, 제1 내지 제4 메모리 셀들(MC0, MC1, MC2, MC3)은 동일한 소거 전압(VEG), 동일한 프로그램 전압(VCG), 및 동일한 비트라인 선택 전압(VBLS)을 인가받는다. 이 경우에도, P형 기판에 인가되는 전압(VPW)은 0 V이다.
이와 같이, 액세스 트랜지스터의 드레인, 제어 게이트, 및 소거 게이트에 인가되는 전압은 제1 내지 제4 메모리 셀들(MC0, MC1, MC2, MC3)에 대해 동일하므로, 각각의 메모리 셀은 선택 트랜지스터에 인가되는 워드라인 전압(VWL) 및 비트라인 전압(VBL)을 기초로 선택적으로 독출 동작을 수행한다.
제1 메모리 셀(MC0)에 대해 독출 동작을 수행하는 경우, 제1 메모리 셀(MC0)에 3 내지 5 V의 워드라인 전압을 인가한다. 이로써, 제1 메모리 셀(MC0)의 선택 트랜지스터는 턴온된다. 플로팅 게이트에 전자들이 저장되어 있지 않은 경우, 즉, 소거 상태에는 액세스 트랜지스터의 소스/드레인 영역들 사이에 채널이 형성된다. 한편, 플로팅 게이트에 전자들이 저장되어 있는 경우, 즉, 프로그램 상태에는 액세스 트랜지스터의 소스/드레인 영역들 사이에 채널이 형성되지 않는다. 각각의 경 우, 제1 메모리 셀(MC0)에 포함된 선택 트랜지스터의 소스 전압을 독출함으로써, 제1 메모리 셀(MC0)에 대한 독출 동작을 수행한다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 포함되는 승압 회로를 나타내는 회로도이다.
도 4 및 표 1에서 살펴본 바와 같이, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 대한 소거 동작 및 프로그램 동작을 수행하기 위한 FN 터널링 및 채널 고에너지 전자 방식에는 고전압이 필요하다. 따라서, 고전압 공정을 수행하지 않으면서 고전압을 발생시키기 위해 비휘발성 메모리 장치는 승압 회로(voltage booster circuit)를 포함한다.
도 5를 참조하면, 승압 회로는 복수의 다이오드, 복수의 커패시터, 복수의 스위치, 및 저항(R)을 포함하고, 좌측부터 순차적으로 스위칭 동작을 하여 출력 전압(Vout)을 승압시킨다. 여기서, 저항(R)의 값을 예를 들어, 10 MΩ 이상으로 매우 크게 함으로써, 거의 대부분의 전하가 커패시터(Cout)에 축적되게 하여 출력 전압(Vout)을 높일 수 있다. 또한, 출력 전압(Vout) 증가의 효율을 높이기 위해, 턴온 전압이 낮은 쇼트키(schottky) 다이오드를 사용할 수 있다.
출력 전압(Vout)은 각 메모리 셀의 제어 게이트에 공통으로 연결되는 공통 제어 게이트 라인에 인가되는 공통 프로그램 전압(VCG) 또는 각 메모리 셀의 소거 게이트에 공통으로 연결되는 공통 소거 게이트 라인에 인가되는 공통 소거 전압(VEG)으로 이용될 수 있다. 다시 말해, 본 발명의 일 실시예에 따른 비휘발성 메 모리 장치는 복수의 메모리 셀에 공통적으로 인가되는 공통 프로그램 전압을 공급하기 위한 하나의 승압 회로와 복수의 메모리 셀에 공통적으로 인가되는 공통 소거 전압을 공급하기 위한 하나의 승압 회로를 포함할 수 있다.
본 발명의 다른 실시예에서, 비휘발성 메모리 장치는 별도의 승압 회로를 포함하지 않고, 외부 전원을 공통 제어 게이트 라인 또는 공통 소거 게이트 라인에 연결하여, 공통 프로그램 전압(VCG) 또는 공통 소거 전압(VEG)을 공급할 수 있다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리의 단위 셀에 포함된 두 개의 트랜지스터의 채널 폭의 비에 따른 두 개의 트랜지스터의 접점에서의 전압을 나타내는 그래프이다.
도 6을 참조하면, 가로축은 비휘발성 메모리의 단위 셀에 포함된 액세스 트랜지스터의 채널 폭(W1)에 대한 선택 트랜지스터의 채널 폭(W2)의 비를 나타내고, 세로축은 액세스 트랜지스터에 인가되는 비트라인 선택 전압이 6 V일 때, 액세스 트랜지스터와 선택 트랜지스터의 접점에서의 전압, 즉, 액세스 트랜지스터의 소스 전압 및 선택 트랜지스터의 드레인 전압을 나타낸다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 채널 고에너지 전자 방식으로 각 메모리 셀에 대한 프로그램 동작을 수행한다. 그러므로, 각 메모리 셀에 포함된 액세스 트랜지스터의 소스 영역과 드레인 영역들 사이의 전압 차를 충분히 크게 해야 고에너지 전자가 게이트 산화막을 넘어 플로팅 게이트에 저장됨으로써 프로그램 동작이 수행된다.
그러나, 본 발명의 일 실시예에서 선택 트랜지스터 및 액세스 트랜지스터는 직렬 연결되는바, 선택 트랜지스터에 의해 액세스 트랜지스터의 소스 전압을 증가시켜서 액세스 트랜지스터에서 소스 영역과 드레인 영역들 사이의 전압 차가 줄어들게 되고, 이로써 프로그램의 효율도 감소된다. 따라서, 액세스 트랜지스터의 드레인 영역과 소스 영역의 전압 차를 최대한 높이기 위해, 액세스 트랜지스터의 소스 영역의 전압을 최대한 낮게 할 필요가 있다.
도 6을 참조하면, 액세스 트랜지스터의 채널 폭(W1)이 1일 때, 선택 트랜지스터의 채널 폭(W2)이 5이상일 경우 액세스 트랜지스터와 소스 트랜지스터의 접점에서의 전압은 0.2 V 이하가 된다. 따라서, 본 발명의 일 실시예에서는 액세스 트랜지스터의 채널 폭(W1)에 대한 선택 트랜지스터의 채널 폭(W2)을 5 내지 30 정도로 한다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리의 단위 셀에 포함된 두 개의 트랜지스터의 채널 폭의 비에 따른 단위 셀에 대한 프로그래밍 동작 시의 문턱 전압의 변화를 나타내는 그래프이다.
도 7을 참조하면, 가로축은 프로그램밍 시간을 나타내고, 세로축은 문턱 전압(threshold voltage)를 나타낸다. 여기서, 액세스 트랜지스터의 채널 폭(W1)에 대한 선택 트랜지스터의 채널 폭(W2)의 비가 20인 경우를 ◆로 나타내고, 액세스 트랜지스터의 채널 폭(W1)에 대한 선택 트랜지스터의 채널 폭(W2)의 비가 10인 경우를 ■로 나타내고, 액세스 트랜지스터의 채널 폭(W1)에 대한 선택 트랜지스터의 채널 폭(W2)의 비가 5인 경우를 ▲로 나타내고, 액세스 트랜지스터의 채널 폭(W1) 에 대한 선택 트랜지스터의 채널 폭(W2)의 비가 3인 경우를 X로 나타낸다.
도 7에 도시된 바와 같이, 액세스 트랜지스터의 채널 폭(W1)에 대한 선택 트랜지스터의 채널 폭(W2)의 비가 3인 경우는 프로그램밍 시간이 증가해도 0 V를 넘지 못한다. 그러나, 액세스 트랜지스터의 채널 폭(W1)에 대한 선택 트랜지스터의 채널 폭(W2)의 비가 20인 경우는 프로그래밍 시간에 따라 문턱 전압이 빠르게 증가하는 것을 알 수 있다.
도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 나타내는 흐름도이다.
도 8을 참조하면, 81 단계에서, 기판 상에 서로 이격되도록 제1, 제2 및 제3 웰을 형성한다.
82 단계에서, 상기 제2 웰 상에 공통 제어 게이트 라인과 연결되는 제1 불순물 영역을 형성한다.
83 단계에서, 상기 제3 웰 상에 공통 소거 게이트 라인과 연결되는 제2 불순물 영역을 형성한다.
84 단계에서, 상기 제1, 제2 및 제3 웰의 상부에 상기 제1 웰의 소정 영역, 상기 제1 불순물 영역 및 상기 제2 불순물 영역과 각각 용량 결합되는 플로팅 게이트를 형성한다.
도 9는 본 발명의 일 실시예에 따른 카드를 보여주는 개략도이다.
도 9를 참조하면, 카드(90)는 제어기(91)와 메모리(92)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(91)에서 명령을 내리면, 메모 리(92)는 데이터를 전송할 수 있다. 메모리(92)는 도 1의 비휘발성 메모리 장치(10)를 포함할 수 있다. 이러한 카드(90)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 10은 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.
도 10을 참조하면, 시스템(100)에 포함된 프로세서(101), 입/출력 장치(102) 및 메모리(103)는 버스(bus, 104)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(101)는 프로그램을 실행하고, 시스템(100)을 제어하는 역할을 할 수 있다. 입/출력 장치(102)는 시스템(100)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(100)은 입/출력 장치(102)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리(103)는 도 1의 비휘발성 메모리 장치(10)를 포함할 수 있다. 예를 들어, 메모리(103)는 프로세서(101)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 이러한 시스템(100)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
상기한 본 발명은 또한 컴퓨터에서 판독 가능한 저장 매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터에서 판독 가능한 저장 매체는 컴퓨터 시스템에 의하여 판독 가능한 데이터가 저장되는 모든 종류의 저장장치를 포함한다. 컴퓨터에서 판독 가능한 저장 매체의 예로는 ROM, RAM, CD-ROM, DVD, 자기 테이프, 플로피디스크, 광데이터 저장장치, 플래시 메모리 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한 컴퓨터에서 판독 가능한 저장 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터에서 판독 가능한 코드가 저장되고 실행될 수 있다. 여기서, 저장 매체에 저장되는 프로그램 또는 코드라 함은 특정한 결과를 얻기 위하여 컴퓨터 등이 정보처리능력을 갖는 장치 내에서 직접적 또는 간접적으로 사용되는 일련의 지시 명령으로 표현된 것을 의미한다. 따라서, 컴퓨터라는 용어도 실제 사용되는 명칭에 여하를 불구하고 메모리, 입출력장치, 연산장치를 구비하여 프로그램에 의하여 특정의 기능을 수행하기 위한 정보처리능력을 가진 모든 장치를 총괄하는 의미로 사용된다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리의 단위 셀을 나타내는 회로도이다.
도 2는 도 1의 비휘발성 메모리의 단위 셀의 레이아웃이다.
도 3은 도 2의 Ⅰ-Ⅰ'선에 따른 단면도이다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 셀 어레이를 나타내는 회로도이다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 포함되는 승압 회로를 나타내는 회로도이다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리의 단위 셀에 포함된 두 개의 트랜지스터의 채널 폭의 비에 따른 두 개의 트랜지스터의 접점에서의 전압을 나타내는 그래프이다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리의 단위 셀에 포함된 두 개의 트랜지스터의 채널 폭의 비에 따른 단위 셀에 대한 프로그래밍 동작 시의 문턱 전압의 변화를 나타내는 그래프이다.
도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 나타내는 흐름도이다.
도 9는 본 발명의 일 실시예에 따른 카드를 보여주는 개략도이다.
도 10은 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.

Claims (20)

  1. 복수의 워드라인들;
    상기 복수의 워드라인들과 교차하는 복수의 비트라인들;
    상기 복수의 워드라인들과 상기 복수의 비트라인들이 교차되는 영역에 배치되는 복수의 메모리 셀들;
    상기 복수의 메모리 셀들에 공통으로 연결되는 공통 제어 게이트 라인;
    상기 복수의 메모리 셀들에 공통으로 연결되는 공통 소거 게이트 라인; 및
    상기 복수의 메모리 셀들에 공통으로 연결되는 공통 비트라인 선택 라인을 포함하는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 메모리 셀들 각각은
    상기 복수의 비트라인들 중 하나에 결합(coupling)되는 제1 트랜지스터; 및
    플로팅(floating) 게이트를 가지고, 상기 제1 트랜지스터와 직렬 연결되는 제2 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제2항에 있어서,
    상기 플로팅 게이트는 상기 공통 제어 게이트 라인 및 상기 공통 소거 게이트 라인과 각각 용량 결합(capacitive coupling)되는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제2항에 있어서,
    상기 제1 트랜지스터는 상기 복수의 워드라인들 중 하나에 결합되고, 상기 제2 트랜지스터는 상기 공통 비트라인 선택 라인과 결합되는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제2항에 있어서,
    상기 복수의 메모리 셀들 중 프로그램될 메모리 셀은 상기 복수의 워드라인들 중 하나 및 상기 복수의 비트라인들 중 하나에 인가되는 전압에 기초하여 선택적으로 프로그램되는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 공통 제어 게이트 라인에 전압을 공급하는 제1 승압 회로 및 상기 공통 소거 게이트 라인에 전압을 공급하는 제2 승압 회로 중 적어도 하나를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제1항에 있어서,
    상기 공통 제어 게이트 라인 및 상기 공통 소거 게이트 라인 중 적어도 하나는 외부 전원으로부터 전압이 공급되는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제3항에 있어서,
    상기 공통 제어 게이트 라인과 상기 플로팅 게이트 사이의 제1 커패시턴스(C1), 상기 공통 소거 게이트 라인과 상기 플로팅 게이트 사이의 제2 커패시턴스(C2) 및 상기 제2 트랜지스터와 상기 플로팅 게이트 사이의 제3 커패시턴스(C3)가 (C1+C2)/(C1+C2+C3)≥0.9이고, (C1+C3)/(C1+C2+C3)≥0.9인 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제1 도전형의 기판;
    상기 기판 상에 형성되는 상기 제1 도전형의 제1 웰(well);
    상기 제1 웰과 이격되어 상기 기판 상에 형성되며, 공통 제어 게이트 라인과 연결되는 제1 불순물 영역을 가지는 제2 도전형의 제2 웰;
    상기 제1 및 제2 웰과 각각 이격되어 상기 기판 상에 형성되며, 공통 소거 게이트 라인과 연결되는 제2 불순물 영역을 가지는 상기 제2 도전형의 제3 웰; 및
    상기 제1, 제2 및 제3 웰의 상부에 형성되며, 상기 제1 웰의 소정 영역, 상기 제1 불순물 영역 및 상기 제2 불순물 영역과 각각 용량 결합되는 플로팅 게이트를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 웰 상에 형성되며, 복수의 비트라인들 중 하나와 결합되는 제1 트 랜지스터; 및
    상기 제1 웰 상에 형성되며, 상기 플로팅 게이트를 가지고, 상기 제1 트랜지스터와 직렬 연결되는 제2 트랜지스터를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 제10항에 있어서,
    상기 제1 트랜지스터는 복수의 워드라인들 중 하나와 결합되고, 상기 제2 트랜지스터는 공통 비트라인 선택 라인과 연결되는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제10항에 있어서,
    상기 제1 트랜지스터의 채널 폭은 상기 제2 트랜지스터의 채널 폭보다 상대적으로 큰 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 제12항에 있어서,
    상기 제1 트랜지스터의 채널 폭은 상기 제2 트랜지스터의 채널 폭보다 5배 내지 30배 큰 것을 특징으로 하는 비휘발성 메모리 장치.
  14. 제9항에 있어서,
    상기 기판 상에 형성되며, 상기 제2 웰과 상기 제3 웰 사이에 위치한 상기 제1 도전형의 제4 웰을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  15. 제9항에 있어서,
    상기 제1 웰과 상기 제2 웰 사이의 거리는 0.5 μm 내지 2 μm이고, 상기 제2 웰과 상기 제3 웰 사이의 거리는 2 μm 내지 4 μm인 것을 특징으로 하는 비휘발성 메모리 장치.
  16. 제9항에 있어서,
    상기 제1 불순물 영역과 상기 플로팅 게이트 사이의 제1 커패시턴스(C1), 상기 제2 불순물 영역과 상기 플로팅 게이트 사이의 제2 커패시턴스(C2), 및 상기 제2 트랜지스터와 상기 플로팅 게이트 사이의 제3 커패시턴스(C3)가 C1+C2/C1+C2+C3≥0.9이고, C1+C3/C1+C2+C3≥0.9인 것을 특징으로 하는 비휘발성 메모리 장치.
  17. 제9항에 있어서,
    상기 제1 웰 상에 상기 제1 웰보다 더 높은 불순물 농도를 가지는 상기 제1 도전형의 제1 웰 탭;
    상기 제2 웰 상에 상기 제2 웰보다 더 높은 불순물 농도를 가지는 상기 제2 도전형의 제2 웰 탭; 및
    상기 제3 웰 상에 상기 제3 웰보다 더 높은 불순물 농도를 가지는 상기 제2 도전형의 제3 웰 탭 중 적어도 하나를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  18. 제9항에 있어서,
    상기 공통 제어 게이트 라인에 전압을 공급하는 제1 승압 회로 및 상기 공통 소거 게이트 라인에 전압을 공급하는 제2 승압 회로 중 적어도 하나를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  19. 제9항에 있어서,
    상기 공통 제어 게이트 라인 및 상기 공통 소거 게이트 라인 중 적어도 하나는 외부 전원으로부터 전원이 공급되는 것을 특징으로 하는 비휘발성 메모리 장치.
  20. 기판 상에 서로 이격되도록 제1, 제2 및 제3 웰을 형성하는 단계;
    상기 제2 웰 상에 공통 제어 게이트 라인과 연결되는 제1 불순물 영역을 형성하는 단계;
    상기 제3 웰 상에 공통 소거 게이트 라인과 연결되는 제2 불순물 영역을 형성하는 단계; 및
    상기 제1, 제2 및 제3 웰의 상부에 상기 제1 웰의 소정 영역, 상기 제1 불순물 영역 및 상기 제2 불순물 영역과 각각 용량 결합되는 플로팅 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
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