JP4891188B2

JP4891188B2 - メモリーセルのアレイ

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Publication number: JP4891188B2
Application number: JP2007266370A
Authority: JP
Inventors: 育徳池; 徳訓徐
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Filing date: 2007-10-12
Publication date: 2012-03-07
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Description

本発明は、半導体デバイス、特に、メモリーセルとアレイ、更には、マルチプルタイムプログラミングメモリー（複数回書き込み可能メモリー）セルとアレイの製造方法に関するものである。

マルチプルタイムプログラミング(multiple-times programming以下MTPと称す)メモリーセルは、電源が切れているときでも、メモリーセルに蓄えられた情報を維持する。MTPメモリーセルをつくるためには、典型的には、標準CMOSベースのロジックプロセスが、スタートの基礎プロセスとして使われる。次に、付加的プロセス工程が、MTPメモリーセルをつくるロジックプロセスの中に、取り入れられる。そのような付加的プロセス工程とは、例えば、第二ポリシリコンデポジション、接合のドーパント最適化等を含む。MTP特定プロセス工程の標準CMOSベースのロジックプロセスへの集積は、複雑なものとなる。したがって、エンベデット（埋め込み）MTPメモリー技術は、一般的に、最新のロジック製造プロセスより、数世代遅れたものとなる。エンベデットMTPメモリーを必要とするシリコンオンチップ(SOC)の手法では、設計チームは、プロセスに7枚から8枚のリソグラフィーのマスクを付加的に追加すると同時に、現在主流となっている最新の標準ロジックより2世代か3世代遅れたロジックプロセスを受け入れるしか選択肢はない。この従来の手法は、ウェハコストを増加させるばかりでなく、最適な進んだ標準ロジックプロセスなら実現できる最高のパフォーマンスも低下させてしまう。

上述した問題点を解決するために、多くの構造と製造方法が研究されてきた。図１に、従来のMTPメモリーセルの透視図を示す。MTPメモリーセル100は、トランジスタ102、第１のキャパシタ104、第２のキャパシタ106、第３のキャパシタ108を含む。第１のキャパシタ104、第２のキャパシタ106、第３のキャパシタ108は、１つ共通のフローティングゲート110を共有する。トランジスタ102は、ビット線122へ印加された電圧をメモリーセル100へ印加するか否かを決定するワード線120によって、コントロールされる。ソース線124は、トランジスタ104に接続される。

1つの実施形態では、MTPメモリーセル100へのプログラムと消去のオペレーションは、フローティングゲート110へのトンネル電流で行われる。例えば、MTPメモリーセル100へのプログラムは、プログラムゲート112へ高電圧が印加され、一方、消去ゲート114は接地される。カップリングキャパシタ106及び108の容量結合により、トンネルキャパシタ108の２つのプレートの間で大きな電圧降下が起こり、結果として、それら２つのプレート間に大きな電位差が生じる。その電位差が、Fowler Nordheimトンネリングが発生するのに十分高くなったとき、フローティングゲート110と（接続した）ウエル領域116間の絶縁材料をトンネリングで通過して、電子がフローティングゲート110に注入される。

逆に、消去ゲート114とプログラムゲート112に高電圧を印加することによって、フローティングゲート110からソース線124へ電子をトンネルで抜くことができ、フローティングゲート110内の負の電荷を減らすことができる。

しかし、図1に示したMTPメモリーセル100には欠点がある。１つカラムに配置された全てのメモリーセルの消去ゲートが接続されているので、選択されたメモリーを消去するために、選択されたメモリーセルの各々のカラムと列に高電圧をかけることが必要となる。したがって、選択されたメモリーアレイが位置する全てのアレイを消去することが必要となる。加えて、高電圧の印加は他のカラムと列の不利なプログラム障害の原因となる。更に、消去ゲートは、大きなウエル領域からつくられる。同一カラム内のメモリーセルの消去ゲートウエル領域118は、お互いに電気的に非接続で有らねばならず、それらは、異なる電源に接続する必要がある。１つの列内の隣り合う消去ゲートウエル領域118もまた十分なウエルの領域が必要となる。これは、結果として、メモリーセルサイズの増大となる。

したがって、プログラム障害を低減し、チップ領域が小さくなるアレイ構造と改良されたMTPメモリーが必要となる。

本発明は、プログラム障害を低減し、チップ領域が小さくなるアレイ構造および改良されたMTPメモリーを提供することを目的とする。

請求項１に関わる発明は、複数の列と複数のカラムに配置したメモリーセルのアレイであって、第１の列中の前記メモリーセルのプログラムゲートに接続する第１の方向に向いた第１のプログラム線と、前記第１の列中の前記メモリーセルの消去ゲートに接続する前記第１の方向に向いた第１の消去線と、前記第１の列中の前記メモリーセルのワード線ノード部に接続する前記第１の方向に向いた第１のワード線とからなることを特徴とする。

また、請求項２に関わる発明は、前記メモリーセルの各々が、半導体基板と、前記半導体基板の上のフローティングゲートと、第１のプレートと前記フローティングゲートと、前記第１のプレートと前記フローティングゲート間の絶縁膜からなる第１のキャパシタと、第２のプレートと前記フローティングゲートと、前記第２のプレートと前記フローティングゲート間の絶縁膜からなる第２のキャパシタと、第３のプレートと前記フローティングゲートと、前記第３のプレートと前記フローティングゲート間の絶縁膜からなる第３のキャパシタと、トランジスタとを有し、前記第１のプレートが前記半導体基板中の第１のドープ領域と第２のドープ領域とからなり、前記トランジスタは、前記半導体基板の上のゲート電極と、前記ゲート電極の各々反対側に配置された第１のソース/ドレイン領域と第２のソース/ドレイン領域とを有し、前記ゲート電極がワード線に接続されており、前記第２のソース/ドレイン領域が前記第１のキャパシタの前記第１のドープ領域に接続されており、前記第１のソース/ドレイン領域がソース線に接続されており、前記第１のキャパシタの前記第２のドープ領域がビット線に接続されていることを特徴とする。

また、請求項３に関わる発明は、前記第１の方向に垂直な第２の方向に向いたビット線を有し、前記ビット線が、少なくとも同一カラム内のメモリーセルの１部であるビット線ノードに接続されていることを特徴とする。

また、請求項４に関わる発明は、前記第１の列に隣接する第２の列と、前記第２の列内のメモリーセルのワード線ノード部に接続する第２のワード線を有し、前記第２のワード線が、前記第１のワード線と平行に形成され、前記第２の列内のメモリーセルのプログラムゲートが前記第１のプログラム線に接続され、前記第２の列内のメモリーセルの消去ゲートが前記第１の消去線に接続されていることを特徴とする。

また、請求項５に関わる発明は、メモリーセルの第３の列と、前記第３の列に隣接するメモリーセルの第４の列と、前記第３の列と前記第４の列内のメモリーセルのプログラムゲートに接続された、前記第１の方向に向いた第２のプログラム線と、前記第３の列と前記第４の列内のメモリーセルの消去ゲートに接続された、前記第１の方向に向いた第２の消去線と、前記第３の列内のメモリーセルのワード線ノード部に接続された、前記第１の方向に向いた第３のワード線と、
前記第４の列内のメモリーセルのワード線ノード部に接続された、前記第１の方向に向いた第４のワード線と、前記１の列内のメモリーセルと前記３の列内のメモリーセルのビット線ノード部に接続された、前記第１の方向と垂直方向の第２の方向に向いた第１のビット線と、前記２の列内のメモリーセルと前記４の列内のメモリーセルのビット線ノード部に接続された、前記第２の方向に向いた第２のビット線とを有し、前記第１のビット線と前記第２のビット線が絶縁されていることを特徴とする。

また、請求項６に関わる発明は、前記第１のビット線と前記第２のビット線が異なる電圧であり、前記第１のプログラム線と前記第２のプログラム線が異なる電圧であり、前記第１の消去線と前記第２の消去線が異なる電圧であることを特徴とする。

また、請求項７に関わる発明は、同一のカラム内のメモリーセルのソース線ノード部に接続される複数のソース線を有することを特徴とする。

また、請求項８に関わる発明は、複数の列と複数のカラムに配置したメモリーセルのアレイであって、複数のページと、カラム方向に向いた複数のビット線を有し、前記ページが、メモリーセルの第１の列と、前記第１の列に隣接するメモリーセルの第２の列と、前記第１の列と前記第２の列内のメモリーセルのプログラムゲートに接続され、他のページのプログラム線と絶縁されている列方向に向いたプログラム線と、前記第１の列と前記第２の列内のメモリーセルの消去ゲートに接続され、他のページのプログラム線と絶縁されている前記列方向に向いた消去線と、前記第１の列のメモリーセルのワード線ノード部に接続され、前記列方向に向いた第１のワード線と、前記第２の列のメモリーセルのワード線ノード部に接続され、前記列方向に向いた第２のワード線とを有し、カラム方向に向いた複数のビット線が、各々同一のカラム内のメモリーセルのビット線ノード部に接続され、各々のページ内で同一の列番号を有し、複数の前記ビット線が互いに絶縁されていることを特徴とする。

また、請求項９に関わる発明は、複数のページの各々内の付加的列と、複数のソース線を有し、前記複数のページの各々内の前記付加的列の全ての列が、１つの共通のプログラム線と１つの共通の消去線を共有し、前記複数のソース線の各々が同一カラム内のメモリーセルのソース線ノード部に接続され、前記複数のソース線の各々が、２つの隣接するカラム内のメモリーセルのソース線のノード部のみの接続されていることを特徴とする。

また、請求項１０に関わる発明は、各々の２つの列あるいは４つの列からなること特徴とする。

本発明の有利な特徴は、メモリーセルサイズが小さいこと、プログラム障害が少ないこと、ページ単位の消去が可能なことである。

本発明によれば、プログラム障害を低減し、チップ領域が小さくなるアレイ構造および改良されたMTPメモリーを提供できる。

好ましい本実施例の製造および利用について、下記に詳述する。しかしながら、本発明は、さまざまな状況において具現され得る多くの発明の概念を、提供するものであることを理解されたい。検討する特定の実施例は、本発明を構成し利用するための特定の方法を、単に説明しているに過ぎず、本発明の範囲を限定するものではない。

図２に、マルチプルタイムプログラミング(MTP)メモリーセル10の透視図を示す。MTPメモリーセル10は、トランジスタ22、第１のキャパシタ24、第２のキャパシタ（また、結合キャパシタとも称する）26、第３のキャパシタ28を含む。第１のキャパシタ24、第２のキャパシタ26、及び第３のキャパシタ28は、１つの共通するフローティングゲートFGを共有する。トランジスタ22は、当該メモリーセル10の選択をコントロールするワード線WLによって、コントロールされる。ビット線BLは、トランジスタ22に接続されている。従来の接続と比較して、ソース線SLとビット線BLの位置が、交換していることに注意されたい。（結合）キャパシタ26は、フローティングゲートFGと消去ゲートウエル領域37とから形成され、各々がキャパシタのプレートとして動作する。典型的には、消去ゲートウエル領域37は、例えば、プログラムゲートウエル領域36のような他のウエル領域より、著しく大きい領域を有する。

表１は、典型的な、メモリーセル10への読み出し、プログラム（書き込み）、及び消去オペレーションの電圧を示している。ここで、VPG、VEG、VWL、VBL、VSL及びVBは、各々プログラムゲートPG、消去ゲートEG、ワード線WL、ビット線BL、ソース線SL、及び基板30に印加される好ましい電圧を示す。ここで、表１に示した電圧の条件は、例示であることに注意されたい。異なるプログラムと消去メカニズムのときは異なる電圧が示される。

表１に示される各々の欄には１つかあるいは２つの電圧を示す。仮に、２つの電圧が表示された場合、第１の電圧は、所定のオペレーションが実施されるために選択された１つのメモリーセルに印加され、第２の電圧は選択されなかったメモリーセルへ印加されるだろう。仮に、1つの電圧しか表示されない場合は、選択されたメモリーセルも選択されなかったメモリーセルにも同じ電圧が印加されるだろう。記述を通して、１つのメモリーセルが選択されると、その選択されたメモリーセルが位置する対応する列は、選択された列と称し、その選択されたメモリーセルが位置する対応するカラムは、選択されたカラムと称する。したがって、選択された列と異なる列、選択されたカラムと異なるカラムは、各々選択されなかった列と選択されなかったカラムと称する。

表1に示された例のなかで、選択されたメモリーセルにプログラムオペレーションが実施されるときは、例えば、１０Vが、選択されたメモリーセルのプログラムゲートPGと消去ゲートEGに印加され、一方、ビット線BLは０Vという低電圧となる。したがって、フローティングゲートFGで高電圧がカップリングし、図２の矢印40で表示されるとおり、電子がフローティングゲートFGの中に注入される（プログラムされる）。

好ましい実施形態では、同じ列のメモリーセルの消去ゲート間は接続されており、同じ列のプログラムゲート間も接続されている。それゆえ、選択された列中の選択されなかったメモリーセルには、選択されたセルと同じ、高い消去ゲート電圧と高いプログラムゲート電圧が印加される。例えば、４Vの抑制電圧が、選択されなかったメモリーセルのビット線に印加される。抑制電圧は、選択されなかったメモリーセルのビット線とフローティングゲートFGとの間の電圧差を減らし、それゆえ、選択された列中の選択されなかったメモリーセルではプログラミングは起こらない。有利なことに、ビット線BLとソース線SLの位置が交換していることで、直接制御電圧を第１の結合キャパシタ24のプレートに印加することが可能となる。仮に、ビット線BLがソース線SLの位置にあるなら、対応するワード線WLは、望ましくはないが、トランジスタ２２のチャネルをオンにするため抑制電圧より高い電圧で印加される必要があることが知られている。抑制電圧は、０VからプログラムゲートPGに印加する電圧の間であることが望ましい。さらに、抑制電圧は、選択された列中の選択されなかったメモリーセルのフローティングゲートFG上にカップリングされた電圧の半分に近いことが望ましい。

選択されたメモリーセルのプログラムオペレーションの間、選択されなかった列の消去ゲートとプログラムゲートは、２Vのように、低い電圧で印加されても良い。これは、選択されなかった列中のメモリーセルのビット線BLとフローティングゲートFG間の電圧差を減少する有利な特徴を有するが、これは、これらのメモリーセルのいくつかが、それらのセルのビット線に印加した抑制電圧を有するからである。

仮に、消去オペレーションが、選択されたメモリーセルに遂行されるなら、１０V の高電圧が、プログラムゲートPGに印加され、他方、消去ゲートEGと、ビット線BLは、０Vの低電圧で印加されてもよい。その結果、低電圧は、フローティングゲートFG上へカップリングされ、フローティングゲートFGとプログラムゲートPG間に高電位差を生成し、従って、図２の矢印４２によって表されるように、電子は、フローティングゲートFGから消去される。消去オペレーションは、列型、または、ページ型で遂行されることが望ましく、従って、列、またはページ中のすべてのメモリーセルは、同時に選択される。列型、または、ページ型の消去オペレーションの詳細は、次のパラグラフにおいて詳細に議論する。結果として、選択されなかった列やページ中のメモリーセルは、０Vのような低電圧で印加される消去ゲートやプログラムゲートを有する。

仮に、読み出しオペレーションが、選択されたメモリーセル上に遂行されるなら、そのプログラムゲートPGと、消去ゲートEGは両方とも０Vの低電圧で印加される。そのワード線WLは、対応するトランジスタ２２をオンにするため１．２Vの電圧が印加される。選択されたメモリーセルのビット線BLは、０．８Vの低電圧が印加される。結果として、フローティングゲートFGの状態は、トランジスタ２４のオペレーティング状態を決定し、従って、フローティングゲートFGの状態は、それに応じて決定される。

図３は、図２に示されるメモリーセルの記号を示す。名称は、図２中と同じ表記で、図３において表示される。

図４は、列及びカラムとして配置された複数のメモリーセルを含むアレイとして接続しているメモリーセルに対する実施の形態を示す。単純化のために、４つの列と４つのカラムを有する部分のみが示されている。図示された列とカラムとを、それぞれ、列０から列３、カラム０からカラム３と称する。好ましい実施の形態において、プログラム線PG[0]とPG[1]、消去線EG[0]とEG[1]、及びWL[0]からWL[3]までのワード線は、同じ方向で、それぞれが、列中のメモリーセルに接続されている。同じカラム中のメモリーセルのソース線は、ソース線SL[0]とSL[1]の1つと接続されている。

列は、ページとしてグループ分けされることが望ましく、各ページは、２、４、８などのように選択された列の数を有しても良い。同じページ中の列は、共通のプログラム線PGと共通の消去線EGを共有している。図４に示される実施例において、各ページは、２つの列を有する。列０と列１は、第1のページにあり、従って、消去線EG[0]と、プログラム線[0]を共有している。列２と列３は、第2のページにあり、従って、消去線EG[1]とプログラム線PG[1]を共有している。各ページ中のメモリーセルは、他のページ中の同じ列番号とカラム番号を有するメモリーセルと共通のビット線を共有する一方、同じカラムと同じページ中にあり、しかし異なる列中にあるメモリーセルは、異なるビット線に接続されるのが望ましい。結果として、メモリーセルの各カラムは、２つのビット線に接続される。例えば、ビット線BL[0]とBL[1]は、カラム０に接続され、ビット線BL[2]とBL[3]は、カラム１に接続される。各カラムに対するビット線の数は、従って、各ページ中の列の数に等しいことが望ましい。ビット線は、互いに、絶縁されていることが望ましい。

1つの列中のメモリーセルの消去ゲートとプログラムゲートが接続されているため、ページ型消去が実行可能であり、そこでは、メモリーセルの1ページだけが、同時に消去される。ページ型消去は、1つのアレイ中のすべてのメモリーセルが同時に消去される従来のアレイ型消去よりも有利である。

消去オペレーションにおいて、列０と列１を有する第１のページが消去されると仮定すれば、消去線EG[0]は、０Vで印加され、プログラム線PG［0］は、高電圧で印加される。列０と列１は、従って、同時に消去される。他方、列２と列３を有する第２のページは、消去されない。従って、消去線EG[1]とプログラム線PG[1]は、０Vの低電圧で印加される。ここで、印加電圧もまた、例であり、異なる値を有しても良いことがわかる。

プログラムオペレーションのために、列０と、カラム０中のメモリーセルが、プログラム化されると仮定すると、従って、そのメモリーセルは、選択されたメモリーセルである。第１のページに接続された消去線EG[0]とプログラム線［0］は、例えば１０Vの高電圧で印加され、他方、ビット線[0]は、０Vの低電圧で印加される。従って、選択されたメモリーは、プログラム化される。選択されたページ（第1のページ）中の選択されなかったメモリーセルは、プログラム化されないことが好ましい。従って、ビット線BL[1]、BL[2]、BL[3]、BL[4]、BL[5]、BL[6]、及びBL[7]は、例えば４Vの抑制電圧が印加される。結果として、選択されたページ中の選択されなかったメモリーセルは、プログラム化されていることはない。他方、選択されなかった第２のページに対して、第２のページに接続された消去線EG[1]とプログラム線PG[1]は、例えば０Vの低電圧で印加される。

本発明の有利な特徴は、アレイの列の方向が、 (図４のWL[0]のような）ワード線の方向と同じで、さらにビット線を収容させるために適切なスペースがあることである。従って、好ましい実施形態のさらなる変化が可能である。図5は、列方向中に有利なスペースを取る実施形態を示す。図５に示されるメモリーアレイは、同じページに備えられた４つを有し、４つの列のすべては、共通の消去線EG[0]と共通のプログラム線PG[0]を共有する。先のパラグラフで議論したように、各ページのメモリーセルは、他のページ中の同じ列番号と同じカラム番号を有するメモリーセルとともに共通のビット線を共有することが好ましい。従って、ビット線BL[0]は、列０、カラム０中のメモリーセルと、他のページ中の列０、カラム０中の他のメモリーセルに接続される。同じページで同じカラム中で、しかし異なる列中のメモリーセルは、異なるビット線に接続される。例えば、各ページ中の4つの列と共に、４つのビット線BL[0]〜BL[3]が各々のカラムに必要となる。ページの消去オペレーションのためには、１つのページ全体が、消去線EG[0]に印加された高電圧とプログラム線PG[0]に印加された低電圧によって消去される。選択されたセルのプログラムオペレーションのためには、その選択されたメモリーセルに接続するビット線が０Ｖとなり、一方、選択されなかった複数のメモリーセルに接続する他のビット線は、制御電圧が印加される。

例えば、８列、１６列など更なる列が、１つのページに含まれることが望まれる場合は、更にビット線が、同じページと同じカラムにある異なる列に接続されるように形成されることになる。本発明の他の実施形態では、各々のページは、ただ１つの列を含むことになり、各々の消去線と各々のプログラム線はメモリーセルの１つの列によってのみ使われる。例えば、１ページ配置あたり１つの列のアレイは図６中に示されるように、ビット線BL、ソース線SL、プログラム線PG[0]とPG[1]、消去線EG[0]とＥG[1]、及びワード線WL[0]とWL[1]とで特徴づけられる。

本発明の実施の形態は幾つかの有利な特徴を有している。消去線とプログラム線が同じ方向に向けて配置されていることから、プログラムオペレーションと消去オペレーションの際に使われる高電圧が１つのページ内に制限され、その結果として、他のページへのプログラム障害が極端に低減され、取り除かれることも可能となる。従来技術のアレイ型消去に対して、消去オペレーションがページ型で実施できるので効率が改善される。更なる有利な特徴は、メモリーセルの大きさをかなり小さく出来ることだ。従来の設計では、消去線がプログラム線と垂直であったため、１つの同じ列内の隣り合うセル同士が、電気的に絶縁された消去ゲートウエル領域を持つことが必要であり、メモリーセルは、大きくなった。例えば、従来技術のシングルセルは、23μｍ^２のチップ領域が必要であり、従来技術の２重セルは、46μｍ^２のチップ領域を必要とする。本発明の実施形態では、同じ列のメモリーセルは、１つの共通の消去線を共有するから、隣り合うメモリーセル同士は、消去ゲートとして１つの共通のウエル領域を共有できる。したがって、シングルセルは、9.2μｍ^２程度とすることができ、２重セルは、18.4μｍ^２程度とすることができ、従来技術のメモリーセルに比較して、いずれも６０％以上小さくすることができる。

本発明とその利点を、詳細に述べてきたが、種々の変更、置換、代替が、添付の請求項により明確にされるように、本発明の精神と範囲を逸脱することなく可能である。さらに、本願の範囲は、本明細書に記載された、処理、機械、製造、物質と手段と方法の複合物、措置等に関する特定の実施例に限定する意図は無い。本発明の開示から、当業者は、ほぼ同様の機能を実施し、ここに記述した該当する実施例と同様の結果をほぼ実現するところの、現在存在し、或いは、将来開発されるであろう、処理法、機械、製造、物質と手段と方法の複合物、或いは、措置について容易に認識するであろう。従って、添付の請求項は、処理法、機械、製造、物質と手段と方法との複合物、或いは、措置などのはい範囲を包含するように意図されている。

この項では本発明とその利点に関しより正確な理解を深めるため添付図面に関する以下の説明をする。
ビット線ノードが、ワード線に隣接している従来のMTPメモリーセルを示す図である。ソース線ノードがワード線に隣接している本発明のMTPメモリーセルの実施例を示す図である。図２に示されるMTPメモリーセルの記号を示す図である。１ページに２列のメモリーセルを備えた1ページ‐2列のメモリーアレイの１部分を示す図である。 1ページに４列のメモリーセルを備えた1ページ‐4列のメモリーアレイの１部分を示す図である。 1ページに1列のメモリーセルのみを備えた1ページ‐1列のメモリーアレイの１部分を示す図である。

符号の説明

10 MTPメモリーセル
22 トランジスタ
24 第１のキャパシタ
26 第２のキャパシタ
28 第３のキャパシタ
FG フローティングゲート
WL ワード線
BL ビット線
SL ソース線
PG プログラムゲート
EG 消去ゲート
30 基板
VPG プログラムゲートの電圧
VEG 消去ゲートの電圧
VWL ワード線の電圧
VBL ビット線の電圧
VSL ソース線の電圧
VB 基板の電圧
36 プログラムゲートウエル領域
37 消去ゲートウエル領域
100 MTPメモリーセル
102 トランジスタ
104 第１のキャパシタ
106 第２のキャパシタ
108 第３のキャパシタ
110 フローティングゲート
112 プログラムゲート
114 消去ゲート
116 ウエル領域
118 消去ゲートウエル領域
120 ワード線
122 ビット線
124 ソース線

Claims

複数の列と複数のカラムに配置したメモリーセルのアレイであって、
第１の列中のすべての前記メモリーセルのプログラムゲートに接続する第１の方向に向いた第１のプログラム線と、
前記第１の列中のすべての前記メモリーセルの消去ゲートに接続する前記第１の方向に向いた第１の消去線と、
前記第１の列中のすべての前記メモリーセルのワード線ノード部に接続する前記第１の方向に向いた第１のワード線と、
同一のカラム中のすべての前記メモリーセルのソース線ノード部に接続し、且つ、前記第１の方向に垂直な第２の方向に向いたソース線とを含み、
前記メモリーセルの各々が、
半導体基板と、
前記半導体基板の上のフローティングゲートと、
第１のプレートと前記フローティングゲートと、前記第１のプレートと前記フローティングゲート間の絶縁膜からなる第１のキャパシタと、
第２のプレートと前記フローティングゲートと、前記第２のプレートと前記フローティングゲート間の絶縁膜からなる第２のキャパシタと、
第３のプレートと前記フローティングゲートと、前記第３のプレートと前記フローティングゲート間の絶縁膜からなる第３のキャパシタと、
トランジスタとを有し、
前記第１のプレートが前記半導体基板中の第１のドープ領域と第２のドープ領域とからなり、
前記トランジスタは、前記半導体基板の上のゲート電極と、前記ゲート電極の各々反対側に配置された第１のソース/ドレイン領域と第２のソース/ドレイン領域とを有し、前記ゲート電極がワード線に接続されており、前記第２のソース/ドレイン領域が前記第１のキャパシタの前記第１のドープ領域に接続されており、前記第１のソース/ドレイン領域がソース線に接続されており、前記第１のキャパシタの前記第２のドープ領域がビット線に接続されている
ことを特徴とするメモリーセルのアレイ。
前記第１の方向に垂直な第２の方向に向いたビット線を有し、前記ビット線が、少なくとも同一カラム内のメモリーセルの一部であるビット線ノードに接続されていることを特徴とする請求項１記載のメモリーセルのアレイ。
前記第１の列に隣接する第２の列と、
前記第２の列内のメモリーセルのワード線ノード部に接続する第２のワード線を有し、
前記第２のワード線が、前記第１のワード線と平行に形成され、前記第２の列内のメモリーセルのプログラムゲートが前記第１のプログラム線に接続され、前記第２の列内のメモリーセルの消去ゲートが前記第１の消去線に接続されている
ことを特徴とする請求項１記載のメモリーセルのアレイ。
メモリーセルの第３の列と、
前記第３の列に隣接するメモリーセルの第４の列と、
前記第３の列と前記第４の列内のメモリーセルのプログラムゲートに接続された、前記第１の方向に向いた第２のプログラム線と、
前記第３の列と前記第４の列内のメモリーセルの消去ゲートに接続された、前記第１の方向に向いた第２の消去線と、
前記第３の列内のメモリーセルのワード線ノード部に接続された、前記第１の方向に向いた第３のワード線と、
前記第４の列内のメモリーセルのワード線ノード部に接続された、前記第１の方向に向いた第４のワード線と、
前記１の列内のメモリーセルと前記３の列内のメモリーセルのビット線ノード部に接続された、前記第１の方向と垂直方向の第２の方向に向いた第１のビット線と、
前記２の列内のメモリーセルと前記４の列内のメモリーセルのビット線ノード部に接続された、前記第２の方向に向いた第２のビット線とを有し、
前記第１のビット線と前記第２のビット線が絶縁されている
ことを特徴とする請求項３記載のメモリーセルのアレイ。
前記第１のビット線と前記第２のビット線が異なる電圧であり、前記第１のプログラム線と前記第２のプログラム線が異なる電圧であり、前記第１の消去線と前記第２の消去線が異なる電圧である
ことを特徴とする請求項４記載のメモリーセルのアレイ。
複数の列と複数のカラムに配置したメモリーセルのアレイであって、
複数のページと、カラム方向に向いた複数のビット線を有し、
前記ページが、メモリーセルの第１の列と、
前記第１の列に隣接するメモリーセルの第２の列と、
前記第１の列と前記第２の列内のメモリーセルのプログラムゲートに接続され、他のページのプログラム線と絶縁されている列方向に向いたプログラム線と、
前記第１の列と前記第２の列内のメモリーセルの消去ゲートに接続され、他のページのプログラム線と絶縁されている前記列方向に向いた消去線と、
前記第１の列のメモリーセルのワード線ノード部に接続され、前記列方向に向いた第１のワード線と、
前記第２の列のメモリーセルのワード線ノード部に接続され、前記列方向に向いた第２のワード線とを有し、
カラム方向に向いた複数のビット線が、各々同一のカラム内の各ページ内で同一の列番号を有するメモリーセルのビット線ノード部に接続され、複数の前記ビット線が互いに絶縁されており、
前記メモリーセルの各々が、
半導体基板と、
前記半導体基板の上のフローティングゲートと、
第１のプレートと前記フローティングゲートと、前記第１のプレートと前記フローティングゲート間の絶縁膜からなる第１のキャパシタと、
第２のプレートと前記フローティングゲートと、前記第２のプレートと前記フローティングゲート間の絶縁膜からなる第２のキャパシタと、
第３のプレートと前記フローティングゲートと、前記第３のプレートと前記フローティングゲート間の絶縁膜からなる第３のキャパシタと、
トランジスタとを有し、
前記第１のプレートが前記半導体基板中の第１のドープ領域と第２のドープ領域とからなり、
前記トランジスタは、前記半導体基板の上のゲート電極と、前記ゲート電極の各々反対側に配置された第１のソース/ドレイン領域と第２のソース/ドレイン領域とを有し、前記ゲート電極がワード線に接続されており、前記第２のソース/ドレイン領域が前記第１のキャパシタの前記第１のドープ領域に接続されており、前記第１のソース/ドレイン領域がソース線に接続されており、前記第１のキャパシタの前記第２のドープ領域がビット線に接続されている
ことを特徴とするメモリーセルのアレイ。
複数のページの各々内の付加的列と、複数のソース線を有し、
前記複数のページの各々内の前記付加的列の全ての列が、１つの共通のプログラム線と１つの共通の消去線を共有し、前記複数のソース線の各々が同一カラム内のメモリーセルのソース線ノード部に接続され、前記複数のソース線の各々が、２つの隣接するカラム内のメモリーセルのソース線のノード部のみの接続されている
ことを特徴とする請求項６記載のメモリーセルのアレイ。
１つのページは２つの列あるいは４つの列からなる
ことを特徴とする請求項７記載のメモリーセルのアレイ。