CN106531209A - 相变存储器及其数据读取及写入方法 - Google Patents
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Abstract
本发明公开了提供一种读取数据的存储器及其数据读取及写入方法，该存储器包含数据端口、第一存储器及第二存储器。数据端口包含并联设置的B个传输器，在一频率的上升缘及下降缘传送数据。第一存储器包含第一数据总线，第一数据总线包含N条线并联的传送N个位。第二存储器包含第二数据总线，第二数据总线包含N条线并联的传送N个位。存储器包含一数据路径控制器，设置于第一存储器以及第二存储器之间并连接到数据端口。其中，在上升缘，数据分配器将包含B个位的第一数据区段从第一数据总线分配到数据端口，并在下降缘，数据分配器将包含B个位的第二数据区段从第二数据总线分配到数据端口。
Description
技术领域
本发明涉及一种可达到高读取/写入速率的存储器阵列架构。本发明可应用于相变存储器(Phase change memory，PCM)架构，并可使用一双倍数据率接口达成高读取/写入速率。
背景技术
储存级存储器(Storage class memory，SCM)最近受到越来越多的关注，因为储存级存储器可改善效能并降低计算机系统的功率消耗(参考文献Rich Freitas，et.al.，“Storage Class Memory，the next storage system technology”，IBM J.RES.&DEV.VOL.52NO.4/5，pp.439-447，2008)。通常SCM基于随机存取速率被分为多个不同种存储器类型。举例来说，SCM被分为M型存储器和S型存储器。M型SCM存储器的效能接近DRAM。相对的，S型SCM存储器的效能接近一硬盘。
NAND型闪存和三维(3D)NAND型闪存被广泛地使用，或被考虑使用作为S型SCM，但NAND型闪存和三维(3D)NAND型闪存技术可能无法达到最近的M型SCM(例如DRAM)的效能和持久性需求。然而，DRAM是一易失性存储器技术，因此有需要提供一种非发性存储器技术能操作在M型SCM的需求的效能规格。考虑上述情况，已经出现下面几种可作为M型SCM的应用的候选：(1)相变存储器(PCM)，(2)包含过渡金属氧化层的电阻式随机存取存储器(resistive random-access memory，ReRAM)，(3)自旋转移力矩磁力随机存取存储器(spintransfer torque magnetic RAM，STTMRAM)。在这些存储器中，相变存储器是最成熟的且最有希望作为M型SCM的应用的非易失性存储器技术。
在相变存储器中，每一存储器单元包含一相变材料。相变材料可在一结晶的相位和一非结晶的相位之间改变。非结晶的相位特征在于相较于结晶的相位具有较高的电阻抗。在相变存储器的操作期间，通过相变存储器的一存储器单元的一电流脉冲可设定和复位相变材料的一有源区域之中的固态相位(即电流脉冲可被用来使相变材料在高电阻抗的一结晶的相位和低电阻抗的一非结晶的相位之间改变)。
在此文中，从非结晶的相位改变到结晶的相位被称为一设定操作，设定操作可通过施加一电脉冲到相变材料而被执行。电脉冲可包含一初始尖峰电流，接着在此脉冲期间降低电流以使相变材料慢慢冷却到结晶的相位。
在此文中，从结晶的相位改变到非结晶的相位被称为一复位操作，复位操作可通过施加一短且高电流的电脉冲到相变材料而被执行。电脉冲可包含一初始尖峰电流，接着在此脉冲期间降低电流以使相变材料的结晶的相位结构融化或崩溃。之后，相变材料快速冷却(相变材料被淬火(quenched))。这种相变材料的抑制使至少一部份的相变材料稳定在非结晶的相位。
如之前解释过的，为了达到例如一计算装置的工作存储器的相似效能，M型SCM的一读取/写入频宽和延迟需要尽可能的接近DRAM。然而，因为相变存储器改变相对比较慢且相变存储器通常使用一较低效能的非易失性存储器界面和阵列架构，直到最近相变存储器都不是M型SCM的一个好的候选。举例来说，在2012年左右，相变存储器具有约为400MB/s的一读取速度和约为40MB/s的一写入速度(参考文献Youngdon Choi，et.al.，“A 20nm 1.8V8Gb PRAM with 40MB/s Program Bandwidth”，ISSCC Dig.Tech.Papers，pp.46-48，2012，以及参考文献Hoeju Chung，et al.，“A 58nm 1.8V 1Gb PRAM with 6.4MB/s ProgramBW”，ISSCC Dig.Tech.Papers，pp.500-502，2011)，亚不足够作为M-type型SCM。
如上所述，DRAM通常被实施在此情形下(作为M-type型SCM的应用)。然而，DRAM是一易失性存储器技术。因此，有需要提供一种可支持较高的速率(例如双倍数据率)的相变存储器和其他非易失性存储器技术的存储器架构。
发明内容
一存储器阵列架构被描述以支持一高生产量读取/写入机制。在此文中，此架构的实施例可降低数据瞬时噪声，简化布线布局，满足双倍数据率存取特性，并降低数据线耦接造成的干扰，并降低最短数据路径和最长数据路径之间的时间差。可使用一相变存储器(PCM)和其他种类的可编程电阻式存储器(例如ReRAM等)执行描述如下的此技术。并且，此技术还可延伸到其他类型的存储器。
在此文中描述从存储器中读取数据的一存储器和一方法，以及写入数据到存储器的一存储器和一方法。
在一实施例中，存储器包含具有一双倍数据率数据通道的一数据端口。双倍数据率数据通道包含并联设置的B个传输器，其中B为正整数，B个传输器在一传送频率的一上升缘及一下降缘传送数据。进一步的，存储器包含一第一存储器阵列，第一存储器阵列包含一第一阵列数据总线，第一阵列数据总线包含N条线以并联的传送N个位，其中N为正整数。存储器包含一第二存储器阵列，第二存储器阵列包含一第二阵列数据总线，第二阵列数据总线包含N条线以并联的传送N个位。此外，存储器包含一数据路径控制器，数据路径控制器包含一脉冲电路及一数据分配器。数据分配器由脉冲电路的一输出所控制，数据分配器设置于第一存储器阵列以及第二存储器阵列之间，并连接到数据端口。在此文中，数据分配器可在传送频率的上升缘将包含B个位的一第一数据区段从第一阵列数据总线分配到用于传送的数据端口，并在传送频率的下降缘将包含B个位的一第二数据区段从第二阵列数据总线分配到用于传送的数据端口。
在另一实施例中，提供从一存储器读取数据的方法。存储器包含具有一双倍数据率数据通道的一数据端口。存储器包含具有一双倍数据率数据通道的一数据端口。双倍数据率数据通道包含并联设置的B个传输器，其中B为正整数，B个传输器在一传送频率的一上升缘及一下降缘传送数据。存储器还包含一第一存储器阵列，第一存储器阵列包含一第一阵列数据总线，第一阵列数据总线包含N条线以并联的传送N个位，其中N为正整数。存储器还包含一第二存储器阵列，第二存储器阵列包含一第二阵列数据总线，第二阵列数据总线包含N条线以并联的传送N个位。存储器还包含一数据路径控制器，数据路径控制器包含一脉冲电路及一数据分配器。数据分配器由脉冲电路的一输出所控制，数据分配器设置于第一存储器阵列以及第二存储器阵列之间，并连接到数据端口。进一步的，此方法包含在传送频率的上升缘使用数据分配器将包含B个位的一第一数据区段从第一阵列数据总线分配到用于传送的数据端口，并在传送频率的下降缘使用数据分配器将包含B个位的一第二数据区段从第二阵列数据总线分配到用于传送的数据端口。
在另一实施例中，存储器包含具有一双倍数据率数据通道的一数据端口。双倍数据率数据通道包含并联设置的B个接收器，其中B为正整数，B个接收器在一接收频率的一上升缘及一下降缘传送数据。进一步的，存储器包含一第一存储器阵列，第一存储器阵列包含一第一阵列数据总线，第一阵列数据总线包含N条线以并联的传送N个位，其中N为正整数。存储器包含一第二存储器阵列，第二存储器阵列包含一第二阵列数据总线，第二阵列数据总线包含N条线以并联的传送N个位。此外，存储器包含一数据路径控制器，数据路径控制器包含一脉冲电路及一数据分配器。数据分配器由脉冲电路的一输出所控制，数据分配器设置于第一存储器阵列以及第二存储器阵列之间，并连接到数据端口。其中，在接收频率的上升缘，数据分配器将包含B个位的一第一数据区段从数据端口分配到用于一数据写入的第一阵列数据总线，并在传送频率的下降缘数据分配器将包含B个位的一第二数据区段从数据端口分配到用于一数据写入的第二阵列数据总线。
在另一实施例中，提供从一存储器写入数据的方法。存储器包含具有一双倍数据率数据通道的一数据端口。存储器包含具有一双倍数据率数据通道的一数据端口。双倍数据率数据通道包含并联设置的B个接收器，其中B为正整数，B个接收器在一接收频率的一上升缘及一下降缘传送数据。存储器还包含一第一存储器阵列，第一存储器阵列包含一第一阵列数据总线，第一阵列数据总线包含N条线以并联的传送N个位，其中N为正整数。存储器还包含一第二存储器阵列，第二存储器阵列包含一第二阵列数据总线，第二阵列数据总线包含N条线以并联的传送N个位。存储器还包含一数据路径控制器，数据路径控制器包含一脉冲电路及一数据分配器。数据分配器由脉冲电路的一输出所控制，数据分配器设置于第一存储器阵列以及第二存储器阵列之间，并连接到数据端口。进一步的，此方法包含在接收频率的上升缘使用数据分配器将包含B个位的一第一数据区段从数据端口分配到用于一数据写入的第一阵列数据总线，并在传送频率的下降缘使用数据分配器将包含B个位的一第二数据区段从数据端口分配到用于一数据写入的第二阵列数据总线。
在此文中描述的技术的其他特征和特征的组合、方面和优点可参照下面的详细描述、附图及权利要求。
附图说明
图1A绘示了一种相变存储器在一设定相位的一部分的示意图。
图1B绘示了一种相变存储器在一复位相位的一部分的示意图。
图1C绘示了依据本发明一实施例的一种相变存储器单元包含图1A的部分的示意图。
图2绘示一相变存储单元在复位相位和设定相位的温度与时间之间的关系的示意图。
图3绘示依据本发明一实施例的可编程电阻式存储器，例如相变存储器的一部份、一写入头(例如一可调写入电路)以及一感应放大器电路的示意图。
图4绘示依据本发明一实施例实施的的一双倍数据率相变存储器的一架构和数据路径的示意图。
图5绘示依据本发明一实施例的一双倍数据率相变存储器芯片的一阵列分区的示意图。
图6A及图6B绘示依据本发明一实施例的一双倍数据相变存储器的一无缝爆发写入(seamless burst write)操作和一无缝爆发读取(seamless burst read)操作的脉冲图。
图6C绘示依据本发明的一实施例的关于一写入操作的脉冲图。
图7绘示提供传统的双倍数据率-533DRAM和本发明的双倍数据率相变存储器的一效能比较的一表格。
图8绘示依据本发明一实施例的一相变存储器阵列分区的一架构的示意图。
图9绘示依据本发明一实施例的如图5和图8所示的双倍数据率相变存储器芯片的阵列分区相较于传统的相变存储器阵列分区的多个优点的示意图。
图10绘示依据本发明一实施例的一上半存储器组、一下半存储器组、一上半部缓冲器、一下半部缓冲器及如图4所示的数据路径控制器的示意图，并包含控制信号的描述。
图11依据本发明的一实施例提供如图10所示的数据路径控制器1006的一说明，并提供一表格描述从数据路径控制器1006的分配器1010输出的多种信号。
图12绘示依据本发明一实施例从一双倍数据率相变存储器读取数据的一脉冲图。
【符号说明】
100：存储器单元部分
102：存储器元件
104：上电极
106：下电极
108：结晶的相位
110：非结晶的相位
150：相变存储器单元
152、338：位线
154、156：n+接点
158：P型基底
160：中间层连接器
162：源极线
164、340：字线
Tmelt、Tcrystal：温度临界值
302：可调写入电路
304：设定波形
306：复位波形
308：读取电路
310：相变存储器阵列
312：初始控制部分
314：脉冲控制部分
316：抑制控制部分
318：写入控制部分
320：可变电流源部分
322：驱动节点
324：输出线
326、328：开关
330：干净部分
332：充电部分
334：感应放大器
336、BLDEC：位线译码器
342：电阻
402：上半阵列
404：下半阵列
406、1006：数据路径控制器
408：输入/输出控制器
410：全局逻辑控制器
412：预译码器
414、416、418、420：一组半存储器组
Bank 0、Bank 4、Bank X、Bank Y、Bank Z、Bank W：存储器组
422、428、434、440：列译码器
424、430、436、442：行译码器
426、432、438、444：组选择器
446：数据端口
448：脚位
450：传送器
451：接收器
SA&WH：感应放大器及写入头
DIN[63：0]：输入数据线
DOUT[63：0]：输出数据线
DQ<7：0>、BA<2：0>、A<12：0>、CAS、CS、WE、RAS、CKE、CK_C、CK_T、VREF、ODT、DM、DQS_T、DQS_C、CK、CMD、DQS、DQ、gc_dq_burst_ca<3：0>、gc_dq_burst_sa<3：0>、gc_dq_burst_sa<3>、gc_dq_burst_sa<2>、gc_dq_burst_sa<1>、gc_dq_burst_sa<0>、gc_pd_act、gc_pd_rd_wr、gc_pd_ba<2：0>、gc_pd_ra<11：0>、gc_pd_ca<7：0>、gc_pd_read<7：0>、gc_dq_out_id、gc_dq_reset、gc_io_drv_en、gc_dq_gate_dqs：信号
500：双倍数据率相变存储器芯片
Bank0ACT、CAS、WR、RD、NOP、Bankl ACT、ACT、CMD、WL、DIN、BA、RA、CA、SA：指令
tCCD、tRC、tm_pd_latency、tm_sa_latency、tm_red_latency、RL、WL：延迟
BL：爆发长度
D0～D15：写入数据
Hi-Z：高阻抗
800：相变存储器阵列分区
802：上半部
804：下半部
806：区块
808、810、812、814：一组半存储器组
DO_T<63：0>、DO_B<63：0>：数据线
1002：上半存储器组
1004：下半存储器组
1008：计数器
1010：分配器
1012：上半部缓冲器
1014：下半部缓冲器
DO_T<0>～DO_T<63>、DO_B<0>～DO_B<63>、DO_T<7∶0>、DO_T<15：8>、DO_T<23：16>、DO_T<31：24>、DO_T<39：32>、DO_T<47：40>、DO_T<55：48>、DO_T<63：56>、DO_B<7：0>、DO_B<15：8>、DO_B<23：16>、DO_B<31：24>、DO_B<39：32>、DO_B<47：40>、DO_B<55：48>、DO_B<63：56>：数据
具体实施方式
请参照图1A～图12提供本发明的实施例的详细描述。
图1A及图1B绘示了依据本发明一实施例的一种相变存储器(相位change memory，相变存储器)的一部分分别在一设定相位及复位相位的示意图。
请参照图1A及图1B，一存储器单元部分100包含一存储器元件102，位于一上电极104以及一下电极106之间。存储器元件102包含一相变材料层。在存储器组件102中的有源区域的相变材料会随着非结晶的(amorphous)和结晶的(crystalline)相位而改变。
存储器单元的例子包含相变记忆材料，包含硫族化合物(chalcogenide)材料(例如氧族元素(chalcogens))和其他材料。氧族元素包含四种元素氧(O)、硫(S)、硒(Se)、碲(Te)的任一个，形成周期表第5族的一部份。硫族化合物包含氧族元素的化合物，具有较正电性的元素或自由基。硫族化合物合金包含硫族化合物的组合物，具有其他材料例如过渡金属。硫族化合物合金通常包含一或多个周期表第6栏的元素，例如锗(Ge)和锡(Sn)。通常来说，硫族化合物合金包含例如一或多个锑(Sb)、铟(In)和银(Ag)的组合物。很多相变记忆材料被描述在科学文献中，例如镓锑合金、铟锑合金、铟硒合金、锑碲合金、锗碲合金、锗锑碲合金、锗锑碲合金、铟锑碲合金、镓硒碲合金、锡锑碲合金、铟锑锗合金、银铟锑碲合金、锗锡锑碲合金、锗锑硒碲合金及碲锗锑硫合金。在锗锑碲合金的家族中，大范围的合金成分是可实施的。另外，可使用添加剂以调整相变存储器的存储器单元的特性，包含电介质的掺杂、电介质的掺杂、氮的掺杂、碳的掺杂等等。
如图1A所示的存储单元部分100是在设定相位，其中存储器元件102的相变材料的一有源区域是在结晶的相位108之中。
如图1B所示的存储单元部分100是在复位相位，其中存储器元件102的相变材料的有源区域是在非结晶的相位110之中。由于有源区域是在上电极104和下电极106之间的电流路径之中，存储器单元的阻抗在设定状态和复位状态之间会有显著的改变。经由存储单元部分100的上电极104和下电极106施加的一电流会导致存储器元件102的加热以出现设定状态和复位状态的改变。
图1C绘示了依据本发明一实施例的一种相变存储器单元包含图1A的部分的示意图。
请参照图1C，一相变存储器单元150包含存储器元件102，如第1A图所示位于一上电极104以及一下电极106之间。如上参照图1A所描述的，存储器元件102包含一相变材料层。相变材料会随着非结晶的(amorphous)和结晶的(crystalline)相位而改变。
相变存储单元150也包含一存取装置，在此例中包含一晶体管，在一n+源极/汲极接点154、156的P型基底158中具有一通道，其中n+接点154连接到下电极106，且上电极104连接到相变存储单元150的一位线152。进一步的，n+接点156连接到中间层连接器160，中间层连接器160连接到一源极线162，源极线162可连接到接地。n+接点156还连接到相变存储单元150的一字线164，字符线164躺在存取晶体管的通道之上。也可使用其他种类的存取装置，例如二极管、双向定限开关(ovonic threshold switch)或者其他切换装置。
图2绘示一相变存储单元在复位相位和设定相位的温度与时间之间的关系的示意图。
请参照图2，200说明了为了将相变存储单元设置在复位状态，温度必须在一特定量的时间内，通常是几纳秒(ns)内超过一特定临界值Tmelt。为了将相变存储单元设置在复位状态，温度必须够高以将相变存储单元设置在非结晶的相位，例如，将相变存储单元从结晶的相位改变为非结晶的相位。这可以通过施加一短高电流脉冲通过相变材料而使相变材料的结晶的相位结构融化或崩溃而达成。之后，相变材料快速冷却，抑制相变流程并使至少一部份的相变材料稳定在非结晶的相位。
进一步的，200说明了为了将相变存储单元设置在设定状态，相变存储单元的温度必须在一特定量的时间内超过一特定临界值Tcrystal，但低于温度临界值Tmelt。这种温度改变可以通过施加一电脉冲流通过相变材料而达成。在一例中，用于一设定操作的电脉冲使用一初始尖峰电流接着在此脉冲期间降低电流以使相变材料慢慢冷却到结晶的相位。
图3绘示可编程电阻式存储器，例如相变存储器的一部份、一写入头(例如一可调写入电路)以及一感应放大器电路的示意图。
请参照图3说明一可调写入电路302。可调写入电路302提供可调整的脉冲及电流镜功能以使脉冲形状可依据选择的存储器材料和存储器单元的架构的用途而设置。举例来说，当开启一脉冲功能，提供一高电流的脉冲到相变存储器的一选定的存储器单元以开始融化相变存储器的流程。此融化流程可被执行以增加高数据保存相变存储器材料的一设定速度。
如图所示，可调写入电路包含一初始控制部分312、一脉冲控制部分314用以控制脉冲功能、一抑制控制部分316、一写入控制部分318、一可变电流源(VC)部分320、一驱动节点322及一输出线324连接到位线译码器(BLDEC)336。
如图所示，一可编程电压(VPP)被施加到可调写入电路。使用此可编程电压(VPP)，每一部分312、314、316、318及320可控制可调写入电路的输出线324的波形输出。
关于可调写入电路，初始控制部分312接收用于控制驱动节点322上的初始偏压的脉冲的一CNT0信号。
在一设定操作期间，在一输出线324上输出一设定波形。在一复位操作期间，在一输出线324上输出一复位波形306。设定波形304说明绘示了在设定操作的电流对时间的关系，其中设定波形304包含一脉冲部分、一平坦顶部(FTOP)部份以及一斜坡部分。
复位波形306绘示了复位操作的电流对时间的关系，其中复位波形306包含一脉冲部分以及一平坦(复位)部分。
下文中将更详细的描述可调写入电路可控制一或多个设定波形304和复位波形306的脉冲部分、平坦顶部部份、斜坡部分及脉冲部分、一平坦顶部(FTOP)部份以及一斜坡部分的至少一振幅、一期间及一斜率。
脉冲控制部分314接收用于控制设定波形304和复位波形306的脉冲部分的脉冲的一spike信号，设定波形304和复位波形306分别在设定操作和复位操作期间从可调写入电路的输出线324上输出到相变存储器阵列310。通过控制设定波形304的脉冲部分的脉冲，使在设定波形304的平坦顶部部分之前有可能有弹性以融化相变存储器的相变材料。此特征和弹性使得相变存储器有较佳的效能或/和可靠度。
在设定波形304的脉冲部分期间，电流可短时间的上升高于一复位最小临界值(未绘示)，然后下降回低于复位最小临界值使相变存储器的温度充分地上升以使相变存储器设置于结晶的相位。
在复位波形306的脉冲部分期间，电流可上升并维持高于复位最小临界值。不同于设定波形304的脉冲部分期间，在复位波形306的脉冲部分期间的电流不会下降回低于复位最小临界值。此电流维持高于复位最小临界值的超过期间是必须的以使相变存储器设置于非结晶的相位。
进一步的，写入控制部分318接收一CNT1信号且可变电流源部分320提供一可变电流(VC)以调整设定波形304的平坦頂部部分的电流及期间的量。在平坦頂部部分期间，设定波形304应维持在低于复位最小临界值且高于一设定最小临界值(未绘示)的一电流。
并且，写入控制部分318和可变电流源部分320用以调整在设定波形304的斜坡部分期间的一斜坡下降的期间/斜率。在设定波形304的斜坡部分期间，电流会斜坡下降低于设定最小临界值。详细地说，可变电流源(VC)控制电流镜的电流以定义斜坡部分的长度。斜坡部分的长度可被调整以符合不同相变存储器材料的设定脉冲需求。举例来说，使用一较长的斜坡以较慢地改变相变存储器材料，而通常有较佳的数据保存。
进一步的，写入控制部分318和可变电流源部分320用以调整在复位操作期间中复位波形306的平坦部分期间的电流/期间。
通过使用一QUNCH信号，抑制控制部分306用以调整可调写入电路输出的设定波形304和复位波形306的电流的下降的一脉冲。详细地说，QUNCH信号控制设定波形304和复位波形306的脉冲以使在一端电流会快速地下降。
下文中将更详细的描述可调写入电路在输出线324上输出的设定波形304和复位波形306被相变存储器阵列310的位线译码器336接收。
并且，如图3所示，提供一读取电路308。读取电路308读取储存在相变存储器上的数据，且读取电路308一干净部分330、一预充电部分332及一感应放大器334。感应放大器334从位线译码器336接收数据线333上的数据，并基于从位线译码器336接收的数据提供一输出(SOUT)。感应放大器334也用以连接到例如，接地、一参考电压(VREF)以及一感应放大器电压(VSA)。
感应放大器334的数据线333也连接到干净部分330，干净部分330用以将感应放大器334的数据线333接地。一干净控制信号(CLR)被干净部分330接收以控制数据线333是否接地。感应放大器334的数据线333也连接到预充电部分332，预充电部分332由一预充电控信号(PRE)控制而提供一预充电电压信号(VPRE)到感应放大器334。预充电电压信号用来预充电数据线333。
请参照图3，如上所述，相变存储器阵列310包含一位线译码器336、多个不同的位线338、字线340以及代表可编程电阻式存储器组件(例如相变存储器组件)的电阻342。为了方便表示，并非所有的相变存储器阵列310的存储器元件都被标示，然而绘示在相变存储器阵列310的每一电阻组件都代表一相变存储器组件。如上所述，存储器元件(即电阻342)的阻抗值基于从可调写入电路输出的设定波形304和复位波形306而改变。详细地说，相变材料在较高阻抗的非结晶的相位(例如复位操作)与较低阻抗的结晶的相位(例如设定操作)之间改变。
位线译码器336通过将设定波形304和复位波形306到传送到适当的位线338而将数据连接到相变存储器以改变适当的相变存储器组件(电阻342)的阻抗值。进一步的，读取电路基于相变存储器组件的阻抗值读取从位线译码器336取得的数据。
开关326和328可被切换以选择性地将写入电路和读取电路连接到位线译码器336。
图4绘示依据本发明一实施例实施在单一集成电路上的的一双倍数据率相变存储器的一架构和数据路径的示意图。在其他实施例中，此架构可使用多芯片封装或其他超过一电路组件的组合实施。
请参照图4，提供400绘示在例如数据端口446的数据脚位(用于传送/接收DQ<7：0>)上具有双倍数据率通道的相变存储器的架构和数据路径。数据端口446包含多个传送器450以及多个接收器451，数据由芯片的多个传送器450传送到以及芯片的复多个接收器451接收。传送器450可在一传送频率的上升缘及下降缘传送数据，传送频率可由一外部频率或内部频率得到，包含在一输入/输出控制器408上接收或产生的频率信号。接收器451可在一接收频率的上升缘及下降缘传送数据，接收频率可由一外部频率或内部频率得到，包含在一输入/输出控制器408上接收或产生的频率信号。一双倍数据率通道例如通过在一频率信号的上升缘及下降缘在每一频率周期携带两位的数据。双倍数据率通道可通过在频率中的每90度相位偏移时传送而被增加到每频率超过两位，例如每频率4位。现有技术的一些接口标准使用双倍数据率通道，例如DDR、DDR2或DDR3。
400还绘示了双倍数据率相变存储器的一上半阵列402及一下半阵列404。上半阵列402和下半阵列404在此文中使用“半”描述是因为寻址机制为一区块地址被寻址到一半位于上半阵列402的存储器单元，另一半位于下半阵列404的存储器单元。相变存储器也包含一数据路径控制器406、一输入/输出控制器408、一全域逻辑控制器410、一预译码器412及一数据端口446。数据端口446包含并联设置的多个传送器450及多个接收器451并连接到输入/输出垫(脚位)448，输入/输出垫(脚位)448在一频率(例如传送频率或接收频率)的上升缘及下降缘传送/接收数据。一些或所有的输入/输出垫(脚位)448位在相变存储器的上半阵列402和下半阵列404之间的一层上。在一实施例中，可能有传送到数据路径控制器446或从数据路径控制器446接收的多个数据端口446。数据端口446可被视为输入/输出控制器408的一部份，但在此图中被绘示为分开的组件。
400绘示了由16个半存储器组组成的总共8个存储器组(bank)。8个半存储器组位于上半阵列402而8个半存储器组位于下半阵列404。详细地说，上半阵列402包含一组半存储器组414(即4个半存储器组0-3)及一组半存储器组416(即4个半存储器组4-7)，下半阵列404包含一组半存储器组418(即4个半存储器组0-3)及一组半存储器组420(即4个半存储器组4-7)。上半阵列402的半存储器组0及下半阵列404的半存储器组0形成一组互补的半存储器组。这组互补的半存储器组会在下文中详细描述，(例如以一存储器地址的观点)作为一单一存储器组，此单一存储器组使用数据路径控制器406和数据端口446在一频率(例如一传送频率)的上升缘和下降缘读取或写入数据。在相似的方法中，上半阵列402的半存储器组1和下半阵列404的半存储器组1形成另一组互补的半存储器组作为一单一存储器组。剩下的上半阵列402的半存储器组2-7和下半阵列404的半存储器组2-7也形成互补的半存储器组。如上所述，这些互补的半存储器组包含8个存储器组(由16个半存储器组组成)。
一组半存储器组414连接到一列译码器422、一行译码器424及一组选择器426，一组半存储器组416连接到一列译码器428、一行译码器430及一组选择器432，一组半存储器组418连接到一列译码器434、一行译码器436及一组选择器438，一组半存储器组420连接到一列译码器440、一行译码器442及一组选择器444。
预译码器412传送信息到每一列译码器442、428、434、440及行译码器424、430、436、442，以及组选择器426、432、438、444。虽然图4仅绘示预译码器412连接到组选择器426、行译码器424及列译码器422，预译码器412还连接到组选择器432、438、444及行译码器430、436、442及列译码器428、434、440。进一步的，每一列译码器422、428、434、440及每一行译码器424、430、436、442从预译码器412接收(译码)地址数据以适当的选择/辨识对应存储器组的对应行和列，或者辨识例如128位的一页的页地址。每一组选择器426、432、438、444从预译码器接收译码的地址数据以辨识适当的存储器组。
如图所示，在一实施例中，一组半存储器组414和416连接到一64位的输出数据线(DOUT[63：0])及一对应的64位的输入数据线(DIN[63：0])，且一组半存储器组418和420连接到一64位的输出数据线(DOUT[63：0])及一对应的64位的输入数据线(DIN[63：0])。
如上所述，相变存储器的数据经由从数据端口446的输入/输出垫(脚位)448输入或输出相变存储器，数据端口446包含例如8个传送器450和8个接收器451。传送器450在一传送脉冲的上升缘和下降缘传送数据。数据路径控制器406与上述的数据端口446、上半阵列402和下半阵列404架构配合控制此数据流以使在传送频率或接收频率的上升缘从在线DQ<7：0>上传送数据到上半阵列402或从上半阵列402接收数据，并在送频率或接收频率的下降缘从在线DQ<7：0>上传送数据到下半阵列404或从下半阵列404接收数据。因此，上半阵列402的数据和下半阵列404的数据在线DQ<7：0>上的连续频率边缘被交错。在一实施例中，以基于一或多个存储器阵列频率的一存储器存取速率并联的读取或写入上半阵列402和下半阵列404的数据，然后这些数据以一串行方式以基于一或多个传送频率的一传送脉冲频率由数据路径控制器406被传送到数据端口446或以基于一或多个接收频率的一接收脉冲频率由数据路径控制器406从数据端口446接收。
进一步的，如下文参照图5的详细描述，以此方式交错的从上半阵列402和下半阵列404输出或输入的数据，移动了相对相近的距离以到达数据路径控制器406。这种布局方法减少了数据路径的平均长度。这种方法可使一较大尺寸的页的操作有较低的延迟时间。并且，这种布局将主动数据线的位置分散到一特定页的上半部分和下半部分。因此，可减少局部的数据线耦接，使输出和输入的数据还有高的效率和较低的噪声。
输入/输出控制器408传送和接收支持存储器操作的各种信号。举例来说，输入/输出控制器408传送或接收的各种信号可包含BA<2：0>、A<12：0>、CAS、CS、WE、RAS、CKE、CK_C、CK_T、VREF、ODT、DM、DQS_T及DQS_C。并且信号DQ<7：0>(例如由脚位DQ<7：0>传送或接收的信号)可被视为或耦接到输入/输出控制器408。信号BA<2：0>为一存储器组选择信号以定义施加命令到哪一存储器组，信号A<12：0>为用来辨识一地址总线的一信号，信号CAS为一行地址选通(strobe)信号，信号CS为一芯片选择信号，信号WE为一写入致能选通信号，信号RAS为一列地址选通信号，信号CKE为一频率致能信号，信号CK_C和信号CK_T为互补的频率信号，信号VREF为一参考电压，信号ODT为一芯片上DQ终端信号，信号DM为一数据屏蔽信号，信号DQS_T和信号DQS_C为互补的数据选通信号，信号DQ<7：0>为一数据信号。
响应于上述的信号，输入/输出控制器408传送数据到数据路径控制器406或从数据路径控制器接收数据，并提供存储器组和地址数据到全域逻辑控制器410以送到预译码器412以进行存储器组、列、行的地址辨识。
上述图4的架构可在单一芯片上实施也可在多芯片组态上实施，其中绘示于图4的多个不同的组件可分散在多个芯片中。
图5绘示依据本发明一实施例的一双倍数据率相变存储器芯片的一阵列分区的示意图。
请参照图5，在一实施例中，一双倍数据率相变存储器芯片500的一阵列分区可包含如图4所示的一组半存储器组414、416、418和420。如上所述，请参照图4，上半阵列402包含半存储器组414、416，下半阵列404包含半存储器组418、420。进一步的，一组半存储器组414包含半存储器组0-3，一组半存储器组416包含半存储器组4-7，一组半存储器组418包含半存储器组0-3，一组半存储器组420包含半存储器组4-7。并且，如上所述，不同的半存储器组形成互补组，其中一存储器组地址(例如参照图4所描述的BA<2：0>)从下面组(例如418或420)的8个半存储器组选择其中一个半存储器组，并从上面组(例如414或416)的8个半存储器组选择其中一个半存储器组。进一步的，举例来说，每一半存储器组(例如一组半存储器组414的半存储器组0)包含四个瓦片(tile)，即TILE0、TILE 1、TILE 2及TILE 3，其中每一的瓦片总共为4Mb包含1024条字线WL及4096条位线BL。
在一实施例中，当在一半存储器组(例如组418的半存储器组2)的一瓦片的一字线被开启时，互补半存储器组(例如组414的半存储器组2)的一对应瓦片的一对应的字线也被开启。并且，每一半存储器组中的64条位线和64个感应放大器和/或64个写入头被启动，组414和组418的总共128条位线和128个感应放大器和/或128个写入头同时被启动。这导致一128位的页被提供到一数据分配器，其中64位来自上半阵列402，64位来自下半阵列404。如图5的组414所示，每一半存储器组的感应放大器和写入头415位于每一半存储器组中间的一层，在上面的一组瓦片0、1和下面的一组瓦片2、3之间。这布局可改善RC延迟的均匀性，降低在一特定页中的每一存取单元中的延迟的分散。在一实施例中，在双倍数据率相变存储器芯片500上总共有1024个感应放大器和1024个写入头，其中每组半存储器组414、416、418、420各包含256(64 x 4)个感应放大器和265个写入头。每一瓦片上的一行译码器用以将32组的每一组的128条位线中的一位线连接到在半存储器组的输入或输出总线上的64条线中的一条线。每一瓦片的32组的每一组可设置如图3所示。
进一步的，在一实施例中，在一读取/写入操作期间，128个位(例如一组半存储器组414的半存储器组3的64个位和一组半存储器组418的半存储器组3的64个位)经由8个数据垫(DQ<7：0>在8个频率周期，即16个频率边缘)被读取/写入。
图6A及图6B绘示一双倍数据相变存储器的一无缝爆发写入(seamless burstwrite)操作和一无缝爆发读取(seamless burst read)操作的脉冲图，图6C绘示依据本发明的多个实施例的关于一写入操作的脉冲图。
请参照图6A及图6B对应地说明一无缝爆发写入操作和一无缝爆发读取操作的脉冲图。在一无缝爆发写入操作中，如图6A所示，在一存储器组上执行的一第一写入可与在不同的存储器组上执行的一第二写入重迭，以使这两个存储器组的数据输入可无缝的(没有闲置的频率周期)被传送到数据输入在线。在一无缝爆发读取操作中，如图6B所示，在一存储器组上执行的一第一读取可与在不同的存储器组上执行的一第二读取重迭，以使到这两个存储器组的数据输出可无缝的(没有闲置的频率周期)被传送到数据输出在线。这些重迭使得读取和写入操作可被执行而在数据从不同的存储器组被读取或写入到不同的存储器组时只发生一个读取延迟RL或一个写入延迟WL。
请参照图6A及图6B，脉冲信号被标示为一频率信号CK、另一(反相)频率信号一指令信号CMD、一数据选通信号DQS、另一(反相)数据选通信号及一数据读取/写入信号DQ。进一步的，图6A及图6B绘示一数据屏蔽频率信号DM，数据屏蔽频率信号DM用于致能以遮蔽对应的数据输入。
CMD信号用于控制一存储器组0的启动(Bank0ACT)、一存储器组1的启动(BanklACT)、一行地址选通(CAS)、一读取(RD)和/或一写入(WR)。在ACT和CAS之间，CMD信号提供一不操作信号(NOP)。DQ信号用以读取/写入数据，其中128个位的数据在8个频率周期期间被读取/写入，8个位在频率的上升缘，8个位在频率的下降缘。
详细地说，请参照图6A，当一写入操作开始时，一第一存储器组被启动(Bank0ACT)，接着执行CAS/WR命令以开启同一存储器组的128条位线和128个写入头(半存储器组的64个)。在一写入延迟WL及信号DQS的初始化之后，开始以每周期两位计时经由8个输入/输出脚位(只绘示了一个DQ脚位)写入数据到相变存储器。通过使用这8个输入/输出脚位，在频率的每一上升缘和下降缘写入8个位到阵列。因此，在一周期之后(例如1频率)，16个位被写入到双倍数据率相变存储器，且在8个周期之后(例如16个频率边缘D0-D15)，总共128个位被写入到第一存储器组(例如每频率16位乘以8个频率等于128位)。
在4个频率的写入数据到第一存储器组之后(即不等第一存储器组完成写入)，启动一第二存储器组(Bank1 ACT))，接着执行CAS/WR命令以开启同一存储器组的128条位线和128个写入头(半存储器组的64个)，以将另一组的128位写入到双倍数据率相变存储器。通过此方法，数据以一全速数据率没有被中断被无缝地写入到剩余的存储器组。
如果被传送的数据组够大，在第8个(最后一个)存储器组被启动的4个频率之后，第一存储器组可被再次启动以形在这8个存储器成一无缝写入循环直到CPU停止写入。此结构的主要的好处在于通过不需要等待第一存储器组完成持续写入数据到不同的存储器组，使相变存储器具有超快的设定速度的需要有可能被放宽。举例来说，对于一双倍数据率相变存储器，一150ns的设定速度足够使8个存储器组以533MB/s的数据率无缝的写入。
并且，如图6A所示，WL是CAS/WR和第一写入之间的延迟，针对Bank0的CAS/WR命令与针对Bank1的CAS/WR命令之间的一些频率是tCCD(也被称为CAS到CAS的延迟)，也等于爆发长度(BL)除以2。在此例中，由于BL为16个频率，tCCD为8个频率。并且，如图所示，在提供一信号之前，DQS和DQ信号被设定至一高阻抗(Hi-Z)。
请参照图6B，使用相似于上述的无法写入操作的流程执行无缝的读取操作，除了写入头被关闭而感应放大器被启动到输出数据之外，例如在启动一存储器组之后，一CAS/RD命令开启128条位线和128个感应放大器。此外，请参照图6B，一读取周期时间tRC为完成一页读取指令需要的一最小频率周期数，且一读取延迟RL为CAS/RD命令和一第一数据读取之间的延迟。
图6C的方块绘示了写入数据到4个不同的存储器组(即Bank X、BankY、Bank Z及Bank W)的一写入操作的脉冲图。如图所示，通过一预充电开启Bank X以将Bank X准备好被写入，并接收一指令(CMD)以开启存储器组的位线和写入头。需要写入延迟WL以提供足够的时间在数据(例如从DQ线被接收)被写入之前完成启动。在写入延迟WL之后，用于在存储器组Bank X上的写入操作的数据输入(DIN)被接收。在一实施例中，DIN被接收且被储存在一缓冲器上。在存储器组Bank X完成接收DIN之后，开始执行存储器组Bank X的写入操作。
当存储器组Bank X仍然在接收DIN且过了等于BL/2的频率周期之后，启动存储器组Bank Y且存储器组Bank Y如同Bank X的方法接收指令(CMD)。在存储器组Bank X的写入操作期间且在存储器组Bank Y的ACT、CMD和WL之后，存储器组Bank Y的DIN被接收用于存储器组Bank Y上的写入操作。接着，在存储器组Bank Y的DIN的脉冲完成之后，在存储器组Bank Y上执行写入操作以在存储器组Bank X的写入操作完成之前开始存储器组Bank Y上的写入操作。此流程可使从写入到Bank X到写入到Bank Y的过渡可无缝地写入。换句话说，因为存储器组Bank X的DIN脉冲结束在存储器组Bank Y的DIN脉冲开始时，存储器组Bank X和存储器组Bank Y的写入操作是无缝的。持续地执行上述的流程到存储器组Bank Z和存储器组Bank W，并在需要时回复到存储器组Bank X，直到数据写入完成为止。
图7绘示一表格以提供传统的双倍数据率-533DRAM和本发明的双倍数据率相变存储器的一效能比较。
请参照图7提供一双倍数据率DRAM和一双倍数据率相变存储器的随机读取/写入操作的一效能比较。
在描述图7的表格之前，需要注意的是随机读取/写入操作和参照图6A及图6B描述的无缝读取/写入操作的区别在于，随机读取/写入操作在频率周期之间有一延迟在一最后(随机)写入操作之后和一存储器组使用ACT信号被启动之前。此延迟被描述在表中以tWR表示，也被称为一写入恢复时间。此tWR延迟在图6A及图6B的无缝读取/写入操作期间并不存在。
请参照图7的表格，双倍数据率-533DRAM和双倍数据率相变存储器之间在效能上显著的差异在于双倍数据率-533DRAM的爆发长度(BL)是4或8个频率，而双倍数据率相变存储器的爆发长度(BL)是16个频率。并且，虽然双倍数据率相变存储器相较于双倍数据率-533DRAM具有一较长的CL(在一控制器告知一存储器在目前列取得一特定行到此特定行的数据被读取之间的频率的数量)，双倍数据率相变存储器为10个，双倍数据率-533DRAM为6个，双倍数据率相变存储器相较于双倍数据率-533DRAM具有较短的tRCD(在ACT指令和一写入/读取指令之间的频率的数量)，1个比4个。且双倍数据率相变存储器相较于双倍数据率-533DRAM也具有较短的tRP(在一列预充电指令和一ACT指令之间的频率的数量)，0个比4个。因此，双倍数据率相变存储器的CL、tRCD和tRP需要的总频率为11个频率，而双倍数据率-533DRAM的CL、tRCD和tRP需要的总频率为12个频率。
此外，请参照图7的表格，双倍数据率-533DRAM具有7个频率的一读取延迟RL，而双倍数据率相变存储器具有10个频率的一读取延迟RL，且双倍数据率相变存储器的tRC为47个频率，而双倍数据率-533DRAM的tRC为20个频率。然而，双倍数据率-533DRAM和双倍数据率相变存储器的读取和写入尖峰是相同的，双倍数据率-533DRAM和双倍数据率相变存储器的读取和写入尖峰的带宽也是相同的。
进一步的，虽然双倍数据率相变存储器具有一非常短的读取延迟WL(即3个频率)，然而有一个问题是同一存储器组的随机写入的效能被tWR(35个频率)所限制。当数据持续地被写入到同一存储器组时，第一组的128位需要在写入另一组128位的一第二地址到之前完成写入。举例来说，假设一相变材料使用120ns的设定速率，tWR需要至少35个频率周期。增加一同一存储器组写入缓冲器会降低在随机写入效能上tWR的影响。因此，一较佳的解法是使用可在30ns内切换并得到一良好分布的一材料。
如同表格中所看到的数据，比较双倍数据率-533DRAM和双倍数据率相变存储器，两者具有相同的VDD(1.8V)、操作频率(266MHZ)及写入/读取数据率(533MB/s)。有8个双倍数据率相变存储器芯片的一双行存储器模块(dual in-line memory module，DIMM)可提供4.3GB/s的读取和写入带宽。
双倍数据率相变存储器的读取延迟RL只有3个频率周期(11.25ns)是比双倍数据率-533DRAM的读取延迟RL慢。因为相较于双倍数据率-533DRAM具有4或8个频率爆发长度，双倍数据相变存储器具有一较长的爆发长度(16个频率)，在双倍数据率相变存储器上的读取和写入操作的一第一页的tCCD(即CAS到CAS的延迟，也等于BL/2)是比双倍数据率-533DRAM的tCCD慢了4～6个频率周期。对接下来的页的无缝读取和写入操作，双倍数据率-533DRAM的tCCD和双倍数据率相变存储器的tCCD是相同的。如上所述，图7的表格绘示了在同一存储器组上写入效能中tWR的影响，并绘示了因为一120ns的设定时间，双倍数据率相变存储器在第一页写入操作的tRC(ACT到ACT的延迟)比双倍数据率-533DRAM的tRC长了27个频率周期。对接下来的页的读取和写入操作，双倍数据率-533DRAM的tRC和双倍数据率相变存储器的tRC是相同的。
图8绘示依据本发明一实施例的一相变存储器阵列分区的一布局架构的示意图。
在讨论本发明的相变存储器阵列分区的布局架构之前，需要注意的是传统的相变存储器阵列具有几个缺点都可被本发明所克服。详细地说，传统的相变存储器阵列分区包含位于上分区的地址垫和位于下分区的数据垫。如上所述，此架构会产生问题，即在上阵列和数据垫之间的数据路径长度和在下阵列和数据垫之间的数据路径长度会有显著的差异，例如在下阵列和数据垫之间的数据路径长度相较于在上阵列和数据垫之间的数据路径长度是比较短的。此数据路径长度的差异基于被存取的数据阵列的位置可能会剧烈的影响存取效能。举例来说，使用传统的相变存储器阵列架构，存取系能必须要提供足够数据垫和不同的数据阵列之间最长的数据路径的时间。这种传统架构也会导致其他问题，例如瞬时噪声和布线的壅塞。
请参照图8，绘示了一相变存储器阵列分区800的一架构的，其中相变存储器阵列分区800包含一上半部802、一下半部804以及一区块806。区块806位于上半部802和下半部804之间，区块806包含例如地址垫、数据垫、一数据路径控制器(例如图4的数据路径控制器406)和/或一数据分配器(例如图10的数据分配器1010)。如图所示，上半部802在数据线DO_T<63：0>上提供64位到数据垫806，且下半部804在数据线DO_B<63：0>上提供64位到数据垫806。
相变存储器阵列分区800包含总共8个存储器组(16个半存储器组)。详细地说，相同于如4图所述的方式，上半部802包含一组半存储器组808(即4个半存储器组0-3)及一组半存储器组810(即4个半存储器组4-7)，下半部804包含一组半存储器组812(即4个半存储器组0-3)及一组半存储器组814(即4个半存储器组4-7)。并且，如图4所述的，上半部802的半存储器组0和下半部804的半存储器组0形成第一组互补的存储器组，上半部802的半存储器组1和下半部804的半存储器组1形成第二组互补的存储器组，以此类推。
此架构使得数据在上半部802和下半部804之间被交错(被分割)以使从上半部802的存储器组(半存储器组0)读取/写入到数据垫806的距离与从下半部804的存储器组(半存储器组0)读取/写入到数据垫806的距离是接近相等的。
据此，此相变存储器阵列分区800可解决上述关于数据路径长度的问题。详细地说，因为数据垫806位于相变存储器阵列分区800的中间，且因为上半部802和下半部804互补的半存储器组分别使用频率的上升缘和下降缘，最长数据路径(例如从上半部802或下半部804到数据垫806的最长数据路径)和最短数据路径(例如从上半部802或下半部804到数据垫806的最短数据路径)之间的差异相较于传统的架构的数据路径长度的差异可被显著的减少。换句话说，在一实施例中，最长数据路径和最短数据路径之间的差异是超小以使一最大长度数据路径(例如最长数据路径)和一最小长度数据路径(例如最短数据路径)在长度上是相对相似的。
并且，基于此架构，从上半部802(例如第一存储器阵列)的一存储器组(例如半存储器组3的地址存储器单元)到数据垫806(或数据分配器1010)的一数据路径的最大长度的布线，与从下半部804(例如第二存储器阵列)的一存储器组(例如半存储器组3的地址存储器单元)到数据垫806(或数据分配器1010)的一数据路径的最大长度的布线是实质上相同的。此外，基于此架构，从上半部802(例如第一存储器阵列)的一存储器组(例如半存储器组3的地址存储器单元)到数据垫806(或数据分配器1010)的一数据路径的最小长度的布线，与从下半部804(例如第二存储器阵列)的一存储器组(例如半存储器组3的地址存储器单元)到数据垫806(或数据分配器1010)的一数据路径的最小长度的布线是实质上相同的。“实质上相同”表示此布线长度在长度上是非常接近的，以在交错的方式存取上半部和下半部的存储器单元时可节省双倍数据率脉冲，而不需要因为长度差异而扩大取样间隔以超过频率频率的可允许的最大值。
上述图8所描述的架构也可通过分享上升/下降缘从上半部802和下半部804取得的数据以降低瞬时噪声，并通过分割数据信号到上半部802的一半布线和下半部804的另一半布线以降低布线的壅塞，以解决上述的问题。并且，如图8所示，相较于上述的传统架购，通过将数据垫806设置在相变存储器阵列分区800的中间，并在上半部802和下半部804之间，最长数据路径和最短数据路径的差异可被减到最小。
如上所述，相变存储器阵列分区800是在一双倍数据率相变存储器芯片中被使用，以使在每一频率的上升缘或下降缘数据被输入/输出。据此，如上所述，上半部802的半存储器组0和下半部804的半存储器组0包含一互补的存储器组作为一完整的存储器组，其中上半部802的半存储器组0在频率的上升缘中被存取，而下半部804的半存储器组0在频率的下降缘中被存取。换句话说，本发明的架构需要上升缘数据以从上半部802的半存储器组0接收或传送到上半部802的半存储器组0，以及需要下降缘数据以从下半部804的半存储器组0接收或传送到下半部804的半存储器组0。或者相反的，需要下降缘数据以从上半部802的半存储器组0接收或传送到上半部802的半存储器组0，以及需要上升缘数据以从下半部804的半存储器组0接收或传送到下半部804的半存储器组0。此方法降低了平均的数据路径长度并分散主动数据线的位置分散以减少局部耦接到以使数据生产量有更高的效率和较低的噪声。
图9绘示依据本发明一实施例的如图5和图8所示的双倍数据率相变存储器芯片的阵列分区相较于传统的相变存储器阵列分区的多个优点的示意图。
请参照图9描述在一传统的双倍数据率阵列分区中，128位的瞬时数据在同一位置，而在依据本发明的双倍数据率相变存储器阵列分区中，在上半部只有64位的瞬时数据，在下半部只有64位的瞬时数据。通过在一部份(上半部或下半部)中只有64位的瞬时数据，可在此新的阵列分区中降低瞬时噪声。
进一步的，请参照图9，传统的双倍数据率阵列在同一分区内需要从上到下设置128位的布线以到达数据垫，然而本发明的双倍数据率相变存储器的架构从上半分区到中间的数据垫仅需要64位的布线，并从下半分区到中间的数据垫仅需要64位的布线。此架构减轻并降低布线的壅塞。
并且，请参照图9，传统的双倍数据率阵列需要存储器控制器以基于从阵列上部到位于阵列下部的数据垫的最长数据路径，控制双倍数据率阵列的存取。相较之下，双倍数据率相变存储器的此架构的最长数据路径仅需要从阵列分区上部到阵列分区中间(或者从阵列分区下部到阵列分区中间)。此架构可大大的降低需要被控制器补偿的最长数据路径。
图10绘示依据本发明一实施例的一上半存储器组、一下半存储器组、一上半部缓冲器、一下半部缓冲器及如图4所示的数据路径控制器的示意图，并包含控制信号的描述。
请参照图10绘示了一上半存储器组1002、一下半存储器组1004、一上半部缓冲器1012(包含一或多个缓冲器)、一下半部缓冲器1014(包含一或多个缓冲器)及一数据路径控制器1006。在一读取操作期间，上半存储器组1002经由上半部缓冲器1012提供64位的数据DO_T<0>至DO_T<63>到数据路径控制器1006，且下半存储器组1004经由下半部缓冲器1014提供64位的数据DO_B<0>至DO_B<63>到数据路径控制器1006。数据路径控制器1006包含一计数器1008，计数器1008接收一频率信号。数据路径控制器1006还包含一分配器1010，分配器1010分别从上半存储器组1002和下半存储器组1004经由上半部缓冲器1012(例如锁存器)和下半部缓冲器1014接收数据DO_T<63：0>和数据DO_B<63：0>，并从计数器1008接收一输出。
详细地说，分配器1010在如图6B所示的CK信号的上升缘和下降缘提供一DQ信号作为1006的一输出。在一实施例中，分配器1010由计数器1008控制的多个开关组成。如图所示，在CK信号的上升缘和下降缘输出一8位的DQ信号(例如DQ<7：0>)。
在CK信号的第一个上升缘中，DQ<7：0>信号输出从DO_T<63：0>选择的8个位(例如DO_T<7：0>)，在CK信号的第一个下降缘中，DQ<7：0>信号输出从DO_B<63：0>选择的8个位(例如DO_B<7：0>)。
在CK信号的第二个上升缘中，DQ<7：0>信号输出从DO_T<63：0>选择的8个位(例如DO_T<15：8>)，在CK信号的第二个下降缘中，DQ<7：0>信号输出从DO_B<63：0>选择的8个位(例如DO_B<15：8>)，以此类推，使在CK信号的第八个上升缘中，DQ<7：0>信号输出从DO_T<63：0>选择的8个位(例如DO_T<63：56>)，在CK信号的第八个下降缘中，DQ<7：0>信号输出从DO_B<63：0>选择的8个位(例如DO_B<63：56>)。
在一实施例中，从分配器1010输出的数据被如图4所示的数据端口446接收，并被数据端口446的传送器输出。
对于一写入操作，除了数据流的方向相反，流程与上述解释的相似。
在一实施例中，计数器1008是控制分配器1010的多个开关的一脉冲电路。详细地说，计数器1008提供用于计算CK信号的上升源和下降缘的一计数，此计数控制DQ<7：0>信号的输出，并决定选择DO_T<63.0>和DO_B<63：0>的哪8个位作为输出。
进一步的，一gc_pd_read_stb<7：0>信号是一选通信号，gc_pd_read_stb<7：0>信号通过使用一锁存DO_T<63：0>信号及一锁存DB_T<63：0>信号选通上半存储器组1002的数据(DO_T<63：0>)和下半存储器组1004的数据(DO_B<63：0>)到数据路径控制器1006。
图11依据本发明的一实施例提供如图10所示的数据路径控制器1006的一说明，并提供一表格描述从数据路径控制器1006的分配器1010输出的多种信号。
请参照图11，并如上参照图10所述的，对于一读取操作，分配器1010将DO_T<63：0>数据和DO_B<63：0>数据分配到DQ<7：0>信号。如图所示，分配器1010接收控制分配器1010的输出的一gc_dq_burst_sa<3：0>信号(例如gc_dq_burst_sa<3：0>信号控制DO_T<63：0>数据和DO_B<63：0>数据作为分配器1010的输出)。详细地说，基于gc_dq_burst_sa<3：0>信号，分配器101从上半存储器组1002和下半存储器组1004选择特定数据以经由DQ<7：0>信号分配。如表格所示，当gc_dq_burst_sa<3：0>信号提供“0”、“0”、“0”和“0”的值的时候，DQ<7：0>信号在CK信号的上升缘输出DO_T<7：0>，当gc_dq_burst_sa<3：0>信号提供“0”、“0”、“0”和“1”的值的时候，DQ<7：0>信号在CK信号的下降缘输出DO_B<7：0>。表格中出示了gc_dq_burst_sa<3：0>信号和DO_B<7：0>的输出包含的多种数据的组合。在此不明确解释这些组合，但可从表格内容中清楚得知。
对于一写入操作，除了数据流的方向相反，流程与上述解释的相似。
图12绘示依据本发明一实施例从一双倍数据率相变存储器读取数据的一脉冲图。
请参照图12，提供一脉冲图以说明如图6A和图6B讨论过的CK信号、CMD信号、DQS信号及DQ信号。为了避免多余的描述或解释CK信号、CMD信号、DQS信号及DQ信号，在此就省略详细描述。这些信号的详细描述已经在图6A和图6B的描述中被提供。
请参照图12，还绘示了以下信号的多个脉冲：用于启动前处理器的gc_pd_act信号、用于读取和写入的gc_pd_rd_wr信号、用于辩识一存储器组地址的gc_pd_ba<2：0>信号、用于辨识一列地址的gc_pd_ra<11：0>信号、用于辨识一行地址的gc_pd_ca<7：0>、用于选通(图10的)上半存储器组1002的数据和(图10的)下半存储器组1004的数据到(图10的)数据路径控制器1006的选通信号gc_pd_read<7：0>、用于辨识数据输出的gc_dq_out_id信号、用于控制DO_T<63：0>数据和DO_B<63：0>数据作为(图10的)分配器1010的输出的gc_dq_burst_sa<3：0>信号、复位信号gc_dq_reset、用于致能输入/输出驱动器的gc_io_drv_en信号、及用于控制(gate)DQS信号的gc_dq_gate_dqs信号。
如图所示，当RAS和CAS在进行中(active)且同位检查(parity check，PL)为0时，gc_pd_act信号由低电平过渡到高电平。当tm_pd_latency等于2个频率周期时，gc_pd_act信号保持在高电平2个频率周期的时间。
gc_pd_rd_wr信号随着gc_pd_act信号同时由低电平过渡到高电平，并保持在高电平8个频率周期的时间(当tCCD等于8个频率周期时)。
gc_pd_ba<2：0>信号随着gc_pd_act信号同时被触发并提供用于读取数据的一存储器组地址。
gc_pd_ra<11：0>信号随着gc_pd_act信号同时被触发并提供用于读取数据的一列地址。
gc_pd_ca<7：0>信号随着gc_pd_act信号同时被触发并提供用于读取数据的一行地址。
在此实施例中，在CK周期35的时候gc_pd_read_stb<7：0>信号由低电平过渡到高电平，并保持在高电平2个频率周期的时间(当tm_sa_latency等于8个频率周期时)。如参照第10图所述，c_pd_read_stb<7：0>信号是一选通信号，gc_pd_read_stb<7：0>信号通过使用一锁存DO_T<63：0>信号及一锁存DB_T<63：0>信号选通上半存储器组1002的数据(DO_T<63：0>)和下半存储器组1004的数据(DO_B<63：0>)到数据路径控制器1006。
gc_dq_out_id信号在gc_pd_read_stb<7：0>由低电平过渡到高电平的3个频率周期(当tm_red_latency等于3个频率周期时)之后由低电平过渡到高电平，并保持在高电平8个频率周期的时间(当tCCD等于8个频率周期时)。此信号保持在高电平1个频率周期，之后DQ信号开始写入数据D0～D15。
gc_dq_burst_sa<3：0>信号如参照第11图所述的，控制分配器1010以从上半存储器组1002和下半存储器组1004选择特定的数据以经由DQ<7：0>信号分配。
在CK周期39的时候，也就是在gc_dq_burst_sa<3：0>信号初始化(在CK周期38)的一个频率周期之后，gc_dq_reset信号由低电平过渡到高电平，并保持一频率周期在高电平。
gc_io_drv_en信号随着gc_dq_out_id信号并在gc_dq_reset信号由低位準遇渡到高位準的1个频率周期之后由低电平过渡到高电平。gc_io_drv_en信号在数据依据DQ信号被读取之后又回到低电平。
gc_dq_gate_dqs信号随着gc_dq_out_id信号同时由低位準過渡到高位準，并在gc_io_drv_en信号回到低电平之前的1个频率周期回到低电平。
本发明的示范实施例
下文中参照图1A～图12提供本发明的多种实施例的描述。
在一实施例中，提供一存储器。存储器例如可以是或者至少一不分是作为图4的400以及图8的相变存储器阵列分区800实施。存储器包含一数据端口，例如图4的数据端口446，数据端口446具有一双倍数据率数据通道。双倍数据率数据通道1包含并联设置的B个传送器，例如图4的传送器450，其中B为正整数。B个传送器在一传送脉冲的的上升缘及下降缘上传送数据，传送脉冲例如为图10所示的CK信号和图10和图11所示的输出信号。存储器也可包含一第一存储器阵列，例如图4的上半阵列402。第一存储器阵列包含一第一阵列数据总线，例如图4所示的DOUT和/或DIN。第一阵列数据总线包含N条线，其中N个位在N条在线并联的被传送，N为正整数。存储器也包含一第二存储器阵列，例如图4的下半阵列404。第二存储器阵列包含一第二阵列数据总线，例如图4所示的DOUT和/或DIN。第二阵列数据总线包含N条线，其中N个位在N条在线并联的被传送。进一步的，存储器也可包含一数据路径控制器，例如图4所示的数据路径控制器406及图10和图11所示的数据路径控制器1006。数据路径控制器包含一脉冲电路，例如图10和图11所示的计数器1008。数据路径控制器还包含一数据分配器，例如图10和图11所示的分配器1010，由脉冲电路的一输出控制。数据分配器设置在第一存储器阵列和第二存储器阵列之间，例如图4的上半阵列402和下半阵列404之间，又例如上半存储器组1002和下半存储器组1004之间，且被连接到数据端口。在传送脉冲的上升缘，数据分配器将一第一数据区段从第一阵列数据总线分配到用于传送的数据端口，第一数据区段例如为DO_T<7：0>信号，包含B个位。在传送脉冲的下降缘，数据分配器从第二阵列数据总线将一第二数据区段分配到用于传送的数据端口，第二数据区段例如为DO_B<7：0>信号，包含B个位。
数据端口可包含输出垫，例如如图4所示的输入/输出垫(脚位)448，连接到传送器并设置在第一存储器阵列和第二存储器阵列之间。
在一实施例中，如图8所示且对应段落所描述的，数据路径控制器、第一阵列数据总线、第二阵列数据总线被设置以使(1)从第一存储器阵列的一地址存储单元到数据分配器的一数据路径的一布线的最大长度与从第二存储器阵列的一地址存储单元到数据分配器的一数据路径的一布线的最大长度是实质上相同的，并且(2)从第一存储器阵列的一地址存储单元到数据分配器的一数据路径的一布线的最小长度与从第二存储器阵列的一地址存储单元到数据分配器的一数据路径的一布线的最小长度是实质上相同的。
在一实施例中，第一存储器阵列、第二存储器阵列及数据路径控制器被设置在一单一集成电路芯片上，在另一实施例中，第一存储器阵列、第二存储器阵列及数据路径控制器被设置在一多芯片封装上。
在一实施例中，存储器可包含一地址译码器，例如图4的预译码器412，其中如参照图4所述的，地址译码器回应于一页地址从第一存储器阵列取得N个位并从第二存储器阵列取得N个位，页地址包含用于选择一2N个位的一页的一页读取指令中辨识的地址位。在一实施例中，如图4所示，地址译码器被设置在第一存储器阵列和第二存储器阵列之间。
在一实施例中，第一存储器阵列和第二存储器阵列包含一组互补的半存储器组，例如上半阵列402的半存储器组0和下半阵列404的半存储器组0，以使(1)第一存储器阵列包含互补的半存储器组的一第一半存储器组(例如上半阵列402的半存储器组0)，且第二存储器阵列包含互补的半存储器组的一第二半存储器组(例如下半阵列404的半存储器组0)，(2)互补的半存储器组的第一半存储器组耦接到B条线的一组，例如第一存储器阵列的第一阵列数据总线的上半阵列402的DOUT和/或DIN，(3)互补的半存储器组的第二半存储器组耦接到B条线的一组，例如第二存储器阵列的第二阵列数据总线的下半阵列404的DOUT和/或DIN，(4)存储器还包含一地址译码器，地址译码器响应于一存储器组地址从第一存储器阵列的第一半存储器组取得B个单元，并从第二存储器阵列的第二半存储器组取得B个单元，其中存储器组地址包含用于选择2B个位的一存储器组的地址位。
在一实施例中，脉冲电路接收一脉冲信号，例如图10和图11所示的脉冲信号，并如图10和图11所示的产生一控制信号以控制数据分配器以在脉冲频率的上升缘传送第一数据区段，并控制数据分配器以在脉冲频率的下降缘传送第二数据区段。
进一步的，如上所述，提供了多种不同实施例的一存储器用以写入数据。上述实施例用于读取数据的存储器也使用相同结构写入数据。
也可依据从一存储器中读取数据和写入数据到一存储器的方法执行如上所述所要求的结构和实施的存储器。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种存储器，包含：
一数据端口，具有一双倍数据率数据通道，该双倍数据率数据通道包含并联设置的B个传输器，其中B为正整数，该B个传输器在一传送频率的一上升缘及一下降缘传送数据；
一第一存储器阵列，包含一第一阵列数据总线，该第一阵列数据总线包含N条线以并联的传送N个位，其中N为正整数；
一第二存储器阵列，包含一第二阵列数据总线，该第二阵列数据总线包含N条线以并联的传送N个位；
一数据路径控制器，包含一脉冲电路及一数据分配器，该数据分配器由该脉冲电路的一输出所控制，该数据分配器设置于该第一存储器阵列以及该第二存储器阵列之间，并连接到该数据端口；
其中在该传送频率的该上升缘，该数据分配器将包含B个位的一第一数据区段从该第一阵列数据总线分配到用于传送的该数据端口；
其中在该传送频率的该下降缘，该数据分配器将包含B个位的一第二数据区段从该第二阵列数据总线分配到用于传送的该数据端口。
2.如权利要求1所述的存储器，其中设置该数据路径控制器、该第一阵列数据总线及该第二阵列数据总线以使：
从该第一存储器阵列的一地址存储单元到该数据分配器的一数据路径的一布线的最大长度与从该第二存储器阵列的一地址存储单元到该数据分配器的一数据路径的一布线的最大长度是实质上相同的：且
从该第一存储器阵列的一地址存储单元到该数据分配器的一数据路径的一布线的最小长度与从该第二存储器阵列的一地址存储单元到该数据分配器的一数据路径的一布线的最小长度是实质上相同的。
3.如权利要求1所述的存储器，其中该存储器还包含：
一地址译码器，其中该地址译码器回应于一页地址从该第一存储器阵列取得N个位并从该第二存储器阵列取得N个位，该页地址包含用于选择2N个位的一页的一页读取指令中辨识的多个地址位；
其中该地址译码器的至少一部分被设置在该第一存储器阵列和该第二存储器阵列之间。
4.如权利要求1所述的存储器，其中该第一存储器阵列和该第二存储器阵列包含一组互补的半存储器组，以使该第一存储器阵列包含该组互补的半存储器组的一第一半存储器组，且该第二存储器阵列包含该组互补的半存储器组的一第二半存储器组，该组互补的半存储器组的该第一半存储器组耦接到该第一存储器阵列的该第一阵列数据总线的B条线的一组，该组互补的半存储器组的该第二半存储器组耦接到该第二存储器阵列的该第二阵列数据总线的B条线的一组；且该存储器还包含：
一地址译码器，其中该地址译码器回应于一存储器组地址从该第一存储器阵列的该第一半存储器组取得B个单元并从该第二存储器阵列的该第二半存储器组取得B个单元，该存储器组地址包含用于选择2B个位的一存储器组的多个地址位。
5.一种从一存储器读取数据的方法，其中该存储器包含：
一数据端口，具有一双倍数据率数据通道，该双倍数据率数据通道包含并联设置的B个传输器，其中B为正整数，该B个传输器在一传送频率的一上升缘及一下降缘传送数据；
一第一存储器阵列，包含一第一阵列数据总线，该第一阵列数据总线包含N条线以并联的传送N个位，其中N为正整数；
一第二存储器阵列，包含一第二阵列数据总线，该第二阵列数据总线包含N条线以并联的传送N个位；
一数据路径控制器，包含一脉冲电路及一数据分配器，该数据分配器由该脉冲电路的一输出所控制，该数据分配器设置于该第一存储器阵列以及该第二存储器阵列之间，并连接到该数据端口；
其中该方法包含：
在该传送频率的该上升缘，使用该数据分配器将包含B个位的一第一数据区段从该第一阵列数据总线分配到用于传送的该数据端口；以及
在该传送频率的该下降缘，使用该数据分配器将包含B个位的一第二数据区段从该第二阵列数据总线分配到用于传送的该数据端口。
6.一种存储器，包含：
一数据端口，具有一双倍数据率数据通道，该双倍数据率数据通道包含并联设置的B个接收器，其中B为正整数，该B个接收器在一接收频率的一上升缘及一下降缘传送数据；
一第一存储器阵列，包含一第一阵列数据总线，该第一阵列数据总线包含N条线以并联的传送N个位，其中N为正整数；
一第二存储器阵列，包含一第二阵列数据总线，该第二阵列数据总线包含N条线以并联的传送N个位；
一数据路径控制器，包含一脉冲电路及一数据分配器，该数据分配器由该脉冲电路的一输出所控制，该数据分配器设置于该第一存储器阵列以及该第二存储器阵列之间，并连接到该数据端口；
其中在该接收频率的该上升缘，该数据分配器将包含B个位的一第一数据区段从该数据端口分配到用于一数据写入的该第一阵列数据总线；
其中在该接收频率的该下降缘，该数据分配器将包含B个位的一第二数据区段从该数据端口分配到用于一数据写入的该第二阵列数据总线。
7.如权利要求6所述的存储器，其中设置该数据路径控制器、该第一阵列数据总线及该第二阵列数据总线以使：
从该第一存储器阵列的一地址存储单元到该数据分配器的一数据路径的一布线的最大长度与从该第二存储器阵列的一地址存储单元到该数据分配器的一数据路径的一布线的最大长度是实质上相同的：且
从该第一存储器阵列的一地址存储单元到该数据分配器的一数据路径的一布线的最小长度与从该第二存储器阵列的一地址存储单元到该数据分配器的一数据路径的一布线的最小长度是实质上相同的。
8.如权利要求6所述的存储器，其中该存储器还包含：
一地址译码器，其中该地址译码器回应于一页地址从该第一存储器阵列取得N个位并从该第二存储器阵列取得N个位，该页地址包含用于选择2N个位的一页的一页读取指令中辨识的多个地址位；
其中该地址译码器的至少一部分被设置在该第一存储器阵列和该第二存储器阵列之间。
9.如权利要求6所述的存储器，其中该第一存储器阵列和该第二存储器阵列包含一组互补的半存储器组，以使该第一存储器阵列包含该组互补的半存储器组的一第一半存储器组，且该第二存储器阵列包含该组互补的半存储器组的一第二半存储器组，该组互补的半存储器组的该第一半存储器组耦接到该第一存储器阵列的该第一阵列数据总线的B条线的一组，该组互补的半存储器组的该第二半存储器组耦接到该第二存储器阵列的该第二阵列数据总线的B条线的一组；且该存储器还包含：
一地址译码器，其中该地址译码器回应于一存储器组地址从该第一存储器阵列的该第一半存储器组取得B个单元并从该第二存储器阵列的该第二半存储器组取得B个单元，该存储器组地址包含用于选择2B个位的一存储器组的多个地址位。
10.一种从一存储器写入数据的方法，其中该存储器包含：
一数据端口，具有一双倍数据率数据通道，该双倍数据率数据通道包含并联设置的B个接收器，其中B为正整数，该B个接收器在一接收频率的一上升缘及一下降缘传送数据；
一第一存储器阵列，包含一第一阵列数据总线，该第一阵列数据总线包含N条线以并联的传送N个位，其中N为正整数；
一第二存储器阵列，包含一第二阵列数据总线，该第二阵列数据总线包含N条线以并联的传送N个位；
一数据路径控制器，包含一脉冲电路及一数据分配器，该数据分配器由该脉冲电路的一输出所控制，该数据分配器设置于该第一存储器阵列以及该第二存储器阵列之间，并连接到该数据端口；
其中该方法包含：
在该接收频率的该上升缘，使用该数据分配器将包含B个位的一第一数据区段从该数据端口分配到用于一数据写入的该第一阵列数据总线；以及
在该接收频率的该下降缘，使用该数据分配器将包含B个位的一第二数据区段从该数据端口分配到用于一数据写入的该第二阵列数据总线。
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