TW201719657A - 可達成高讀取/寫入速度的相變化記憶體及其資料讀取及寫入方法 - Google Patents

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Abstract

提供一種讀取資料的記憶體，包含資料埠、第一記憶體及第二記憶體。資料埠包含並聯設置的B個傳輸器，在一時脈的上升緣及下降緣傳送資料。第一記憶體包含第一資料匯流排，第一資料匯流排包含N條線以並聯的傳送N個位元。第二記憶體包含第二資料匯流排，第二資料匯流排包含N條線以並聯的傳送N個位元。記憶體包含一資料路徑控制器，設置於第一記憶體以及第二記憶體之間並連接到資料埠。其中，在上升緣，資料分配器將包含B個位元的第一資料區段從第一資料匯流排分配到資料埠，並在下降緣，資料分配器將包含B個位元的第二資料區段從第二資料匯流排分配到資料埠。

Description

可達成高讀取/寫入速度的相變化記憶體及其資料讀取及寫入方法
本揭露是關於一種可達到高讀取/寫入速率的記憶體陣列架構。本揭露可應用於相變化記憶體（Phase change memory，PCM）架構，並可使用一雙倍資料率介面達成高讀取/寫入速率。
儲存級記憶體（Storage class memory，SCM）最近受到餘來愈多的關注，因為儲存級記憶體可改善效能並降低電腦系統的功率消耗（參考文獻Rich Freitas, et. al., “Storage Class Memory, the next storage system technology”，IBM J. RES. & DEV. VOL. 52 NO. 4/5, pp. 439-447, 2008）。通常SCM基於隨機存取速率被分為多個不同種記憶體類型。舉例來說，SCM 被分為M型記憶體和S型記憶體。M型SCM記憶體的效能接近DRAM。相對的，S型SCM記憶體的效能接近一硬碟。
NAND型快閃記憶體和三維(3D) NAND型快閃記憶體被廣泛地使用，或被考慮使用作為S型SCM，但NAND型快閃記憶體和三維(3D) NAND型快閃記憶體技術可能無法達到最近的M型SCM（例如DRAM）的效能和持久性需求。然而，DRAM是一揮發性記憶體技術，因此有需要提供一種非發性記憶體技術能操作在M型SCM的需求的效能規格。考慮上述情況，已經出現下面幾種可作為M型SCM的應用的候選：(1) 相變化記憶體（PCM），(2) 包含過渡金屬氧化層的電阻式隨機存取記憶體（resistive random-access memory，ReRAM），(3) 自旋轉移力矩磁力隨機存取記憶體（spin transfer torque magnetic RAM，STTMRAM）。在這些記憶體中，相變化記憶體是最成熟的且最有希望作為M型SCM的應用的非揮發性記憶體技術。
在相變化記憶體中，每一記憶體單元包含一相變化材料。相變化材料可在一結晶的相位和一非結晶的相位之間改變。非結晶的相位特徵在於相較於結晶的相位具有較高的電阻抗。在相變化記憶體的操作期間，通過相變化記憶體的一記憶體單元的一電流脈衝可設定和重設相變化材料的一主動區域之中的固態相位（即電流脈衝可被用來使相變化材料在高電阻抗的一結晶的相位和低電阻抗的一非結晶的相位之間改變）。
在此文中，從非結晶的相位改變到結晶的相位被稱為一設定操作，設定操作可藉由施加一電脈衝到相變化材料而被執行。電脈衝可包含一初始尖峰電流，接著在此脈衝期間降低電流以使相變化材料慢慢冷卻到結晶的相位。
在此文中，從結晶的相位改變到非結晶的相位被稱為一重設操作，重設操作可藉由施加一短且高電流的電脈衝到相變化材料而被執行。電脈衝可包含一初始尖峰電流，接著在此脈衝期間降低電流以使相變化材料的結晶的相位結構融化或崩潰。之後，相變化材料快速冷卻（相變化材料被抑制(quenched)）。這種相變化材料的抑制使至少一部份的相變化材料穩定在非結晶的相位。
如之前解釋過的，為了達到例如一計算裝置的工作記憶體的相似效能，M型SCM的一讀取/寫入頻寬和延遲需要盡可能的接近DRAM。然而，因為相變化記憶體改變相對比較慢且相變化記憶體通常使用一跤低效能的非揮發性記憶體介面和陣列架構，直到最近相變化記憶體都不是M型SCM的一個好的候選。舉例來說，在2012年左右，相變化記憶體具有約為400MB/s的一讀取速度和約為40MB/s的一寫入速度（參考文獻Youngdon Choi, et. al., “A 20nm 1.8V 8Gb PRAM with 40MB/s Program Bandwidth”，ISSCC Dig. Tech. Papers, pp.46-48, 2012，以及參考文獻 Hoeju Chung, et al., “A 58nm 1.8V 1Gb PRAM with 6.4MB/s Program BW”，ISSCC Dig. Tech. Papers, pp.500-502, 2011），並不足夠作為M-type型SCM。
如上所述，DRAM通常被實施在此情形下（作為M-type型SCM的應用）。然而，DRAM是一揮發性記憶體技術。因此，有需要提供一種可支持較高的速率（例如雙倍資料率）的相變化記憶體和其他非揮發性記憶體技術的記憶體架構。
一記憶體陣列架構被描述以支持一高生產量讀取/寫入機制。在此文中，此架構的實施例可降低資料暫態雜訊，簡化佈線佈局，滿足雙倍資料率存取特性，並降低資料線偶接造成的干擾，並降低最短資料路徑和最長資料路徑之間的時間差。可使用一相變化記憶體（PCM）和其他種類的可編程電阻式記憶體（例如ReRAM等）執行描述如下的此技術。並且，此技術更可延伸到其他類型的記憶體。
在此文中描述從記憶體中讀取資料的一記憶體和一方法，以及寫入資料到記憶體的一記憶體和一方法。
在一實施例中，記憶體包含具有一雙倍資料率資料通道的一資料埠。雙倍資料率資料通道包含並聯設置的B個傳輸器，其中B為正整數，B個傳輸器在一傳送時脈的一上升緣及一下降緣傳送資料。進一步的，記憶體包含一第一記憶體陣列，第一記憶體陣列包含一第一陣列資料匯流排，第一陣列資料匯流排包含N條線以並聯的傳送N個位元，其中N為正整數。記憶體包含一第二記憶體陣列，第二記憶體陣列包含一第二陣列資料匯流排，第二陣列資料匯流排包含N條線以並聯的傳送N個位元。此外，記憶體包含一資料路徑控制器，資料路徑控制器包含一時序電路及一資料分配器。資料分配器由時序電路的一輸出所控制，資料分配器設置於第一記憶體陣列以及第二記憶體陣列之間，並連接到資料埠。在此文中，資料分配器可在傳送時脈的上升緣將包含B個位元的一第一資料區段從第一陣列資料匯流排分配到用於傳送的資料埠，並在傳送時脈的下降緣將包含B個位元的一第二資料區段從第二陣列資料匯流排分配到用於傳送的資料埠。
在另一實施例中，提供從一記憶體讀取資料之方法。記憶體包含具有一雙倍資料率資料通道的一資料埠。記憶體包含具有一雙倍資料率資料通道的一資料埠。雙倍資料率資料通道包含並聯設置的B個傳輸器，其中B為正整數，B個傳輸器在一傳送時脈的一上升緣及一下降緣傳送資料。記憶體更包含一第一記憶體陣列，第一記憶體陣列包含一第一陣列資料匯流排，第一陣列資料匯流排包含N條線以並聯的傳送N個位元，其中N為正整數。記憶體更包含一第二記憶體陣列，第二記憶體陣列包含一第二陣列資料匯流排，第二陣列資料匯流排包含N條線以並聯的傳送N個位元。記憶體更包含一資料路徑控制器，資料路徑控制器包含一時序電路及一資料分配器。資料分配器由時序電路的一輸出所控制，資料分配器設置於第一記憶體陣列以及第二記憶體陣列之間，並連接到資料埠。進一步的，此方法包含在傳送時脈的上升緣使用資料分配器將包含B個位元的一第一資料區段從第一陣列資料匯流排分配到用於傳送的資料埠，並在傳送時脈的下降緣使用資料分配器將包含B個位元的一第二資料區段從第二陣列資料匯流排分配到用於傳送的資料埠。
在另一實施例中，記憶體包含具有一雙倍資料率資料通道的一資料埠。雙倍資料率資料通道包含並聯設置的B個接收器，其中B為正整數，B個接收器在一接收時脈的一上升緣及一下降緣傳送資料。進一步的，記憶體包含一第一記憶體陣列，第一記憶體陣列包含一第一陣列資料匯流排，第一陣列資料匯流排包含N條線以並聯的傳送N個位元，其中N為正整數。記憶體包含一第二記憶體陣列，第二記憶體陣列包含一第二陣列資料匯流排，第二陣列資料匯流排包含N條線以並聯的傳送N個位元。此外，記憶體包含一資料路徑控制器，資料路徑控制器包含一時序電路及一資料分配器。資料分配器由時序電路的一輸出所控制，資料分配器設置於第一記憶體陣列以及第二記憶體陣列之間，並連接到資料埠。其中，在接收時脈的上升緣，資料分配器將包含B個位元的一第一資料區段從資料埠分配到用於一資料寫入的第一陣列資料匯流排，並在傳送時脈的下降緣資料分配器將包含B個位元的一第二資料區段從資料埠分配到用於一資料寫入的第二陣列資料匯流排。
在另一實施例中，提供從一記憶體寫入資料之方法。記憶體包含具有一雙倍資料率資料通道的一資料埠。記憶體包含具有一雙倍資料率資料通道的一資料埠。雙倍資料率資料通道包含並聯設置的B個接收器，其中B為正整數，B個接收器在一接收時脈的一上升緣及一下降緣傳送資料。記憶體更包含一第一記憶體陣列，第一記憶體陣列包含一第一陣列資料匯流排，第一陣列資料匯流排包含N條線以並聯的傳送N個位元，其中N為正整數。記憶體更包含一第二記憶體陣列，第二記憶體陣列包含一第二陣列資料匯流排，第二陣列資料匯流排包含N條線以並聯的傳送N個位元。記憶體更包含一資料路徑控制器，資料路徑控制器包含一時序電路及一資料分配器。資料分配器由時序電路的一輸出所控制，資料分配器設置於第一記憶體陣列以及第二記憶體陣列之間，並連接到資料埠。進一步的，此方法包含在接收時脈的上升緣使用資料分配器將包含B個位元的一第一資料區段從資料埠分配到用於一資料寫入的第一陣列資料匯流排，並在傳送時脈的下降緣使用資料分配器將包含B個位元的一第二資料區段從資料埠分配到用於一資料寫入的第二陣列資料匯流排。
在此文中描述的技術的其他特徵和特徵的組合、方面和優點可參照下面的詳細描述、圖式及申請專利範圍。
請參照第1A圖~第12圖提供本揭露的實施例的詳細描述。
第1A圖及第1B圖繪示了依據本揭露一實施例的一種相變化記憶體（相位 change memory，相變化記憶體）的一部分分別在一設定相位及重設相位的示意圖。
請參照第1A圖及第1B圖，一記憶體單元部分100包含一記憶體元件102，位於一上電極104以及一下電極106之間。記憶體元件102包含一相變化材料層。在記憶體元件102中的主動區域的相變化材料會隨著非結晶的（amorphous）和結晶的（crystalline）相位而改變。
記憶體單元的例子包含相變化記憶材料，包含硫族化合物（chalcogenide）材料（例如氧族元素(chalcogens)）和其他材料。氧族元素包含四種元素氧(O)、硫(S)、硒(Se)、碲(Te)的任一個，形成週期表第5族的一部份。硫族化合物包含氧族元素的化合物，具有較正電性的元素或自由基。硫族化合物合金包含硫族化合物的組合物，具有其他材料例如過渡金屬。硫族化合物合金通常包含一或多個週期表第6欄的元素，例如鍺(Ge)和錫(Sn)。通常來說，硫族化合物合金包含例如一或多個銻(Sb)、銦(In)和銀(Ag)的組合物。很多相變化記憶材料被描述在科學文獻中，例如鎵銻合金、銦銻合金、銦硒合金、銻碲合金、鍺碲合金、鍺銻碲合金、鍺銻碲合金、銦銻碲合金、鎵硒碲合金、錫銻碲合金、銦銻鍺合金、銀銦銻碲合金、鍺錫銻碲合金、鍺銻硒碲合金及碲鍺銻硫合金。在鍺銻碲合金的家族中，大範圍的合金成分是可實施的。另外，可使用添加劑以調整相變化記憶體的記憶體單元的特性，包含電介質的摻雜、電介質的摻雜、氮的摻雜、碳的摻雜等等。
如第1A圖所示的記憶體單元部分100是在設定相位，其中記憶體元件102的相變化材料的一主動區域是在結晶的相位108之中。
如第1B圖所示的記憶體單元部分100是在重設相位，其中記憶體元件102的相變化材料的主動區域是在非結晶的相位110之中。由於主動區域是在上電極104和下電極106之間的電流路徑之中，記憶體單元的阻抗在設定狀態和重設狀態之間會有顯著的改變。經由記憶體單元部分100的上電極104和下電極106施加的一電流會導致記憶體元件102的加熱以出現設定狀態和重設狀態的改變。
第1C圖繪示了依據本揭露一實施例的一種相變化記憶體單元包含第1A圖的部分的示意圖。
請參照第1C圖，一相變化記憶體單元150包含記憶體元件102，如第1A圖所示位於一上電極104以及一下電極106之間。如上參照第1A圖所描述的，記憶體元件102包含一相變化材料層。相變化材料會隨著非結晶的（amorphous）和結晶的（crystalline）相位而改變。
相變化記憶體單元150也包含一存取裝置，在此例中包含一電晶體，在一n+源極/汲極接點154、156的P型基底158中具有一通道，其中n+接點154連接到下電極106，且上電極104連接到相變化記憶體單元150的一位元線152。進一步的，n+接點156連接到中間層連接器160，中間層連接器160連接到一源極線162，源極線162可連接到接地。n+接點156更連接到相變化記憶體單元150的一字元線164，字元線164躺在存取電晶體的通道之上。也可使用其他種類的存取裝置，例如二極體、雙向定限開關（ovonic threshold switch）或者其他切換裝置。
第2圖繪示一相變化記憶體單元在重設相位和設定相位的溫度與時間之間的關係的示意圖。
請參照第2圖，200說明了為了將相變化記憶體單元設置在重設狀態，溫度必須在一特定量的時間內，通常是幾奈秒(ns)內超過一特定臨界值Tmelt 。為了將相變化記憶體單元設置在重設狀態，溫度必須夠高以將相變化記憶體單元設置在非結晶的相位，例如，將相變化記憶體單元從結晶的相位改變為非結晶的相位。這可以藉由施加一短高電流脈衝通過相變化材料而使相變化材料的結晶的相位結構融化或崩潰而達成。之後，相變化材料快速冷卻，抑制相變化流程並使至少一部份的相變化材料穩定在非結晶的相位。
進一步的，200說明了為了將相變化記憶體單元設置在設定狀態，相變化記憶體單元的溫度必須在一特定量的時間內超過一特定臨界值Tcrystal ，但低於溫度臨界值Tmelt 。這種溫度改變可以藉由施加一電脈衝流通過相變化材料而達成。在一例中，用於一設定操作的電脈衝使用一初始尖峰電流接著在此脈衝期間降低電流以使相變化材料慢慢冷卻到結晶的相位。
第3圖繪示可編程電阻式記憶體，例如相變化記憶體的一部份、一寫入頭（例如一可調寫入電路）以及一感應放大器電路的示意圖。
請參照第3圖說明一可調寫入電路302。可調寫入電路302提供可調整的脈衝及電流鏡功能以使脈衝形狀可依據選擇的記憶體材料和記憶體單元的架構的用途而設置。舉例來說，當開啟一脈衝功能，提供一高電流的脈衝到相變化記憶體的一選定的記憶體單元以開始融化相變化記憶體的流程。此融化流程可被執行以增加高資料保存相變化記憶體材料的一設定速度。
如圖所示，可調寫入電路包含一初始控制部分312、一脈衝控制部分314用以控制脈衝功能、一抑制控制部分316、一寫入控制部分318、一可變電流源(VC)部分320、一驅動節點322及一輸出線324連接到位元線解碼器(BLDEC)336。
如圖所示，一可編程電壓(VPP)被施加到可調寫入電路。使用此可編程電壓(VPP)，每一部分312、314、316、318及320可控制可調寫入電路的輸出線324的波形輸出。
關於可調寫入電路，初始控制部分312接收用於控制驅動節點322上的初始偏壓的時序的一CNT0訊號。
在一設定操作期間，在一輸出線324上輸出一設定波形。在一重設操作期間，在一輸出線324上輸出一重設波形306。設定波形304說明繪示了在設定操作的電流對時間的關係，其中設定波形304包含一脈衝部分、一平坦頂部(FTOP)部份以及一斜坡部分。
重設波形306繪示了重設操作的電流對時間的關係，其中重設波形306包含一脈衝部分以及一平坦(重設)部分。
下文中將更詳細的描述可調寫入電路可控制一或多個設定波形304和重設波形306的脈衝部分、平坦頂部部份、斜坡部分及脈衝部分、一平坦頂部(FTOP)部份以及一斜坡部分的至少一振幅、一期間及一斜率。
脈衝控制部分314接收用於控制設定波形304和重設波形306的脈衝部分的時序的一spike訊號，設定波形304和重設波形306分別在設定操作和重設操作期間從可調寫入電路的輸出線324上輸出到相變化記憶體陣列310。藉由控制設定波形304的脈衝部分的時序，使在設定波形304的平坦頂部部分之前有可能有彈性以融化相變化記憶體的相變化材料。此特徵和彈性使得相變化記憶體有較佳的效能或/和可靠度。
在設定波形304的脈衝部分期間，電流可短時間的上升高於一重設最小臨界值（未繪示），然後下降回低於重設最小臨界值使相變化記憶體的溫度充分地上升以使相變化記憶體設置於結晶的相位。
在重設波形306的脈衝部分期間，電流可上升並維持高於重設最小臨界值。不同於設定波形304的脈衝部分期間，在重設波形306的脈衝部分期間的電流不會下降回低於重設最小臨界值。此電流維持高於重設最小臨界值的超過期間是必須的以使相變化記憶體設置於非結晶的相位。
進一步的，寫入控制部分318接收一CNT1訊號且可變電流源部分320提供一可變電流(VC)以調整設定波形304的平坦頂部部分的電流及期間的量。在平坦頂部部分期間，設定波形304應維持在低於重設最小臨界值且高於一設定最小臨界值（未繪示）的一電流。
並且，寫入控制部分318和可變電流源部分320用以調整在設定波形304的斜坡部分期間的一斜坡下降的期間/斜率。在設定波形304的斜坡部分期間，電流會斜坡下降低於設定最小臨界值。詳細地說，可變電流源(VC)控制電流鏡的電流以定義斜坡部分的長度。斜坡部分的長度可被調整以符合不同相變化記憶體材料的設定脈衝需求。舉例來說，使用一較長的斜坡以較慢地改變相變化記憶體材料，而通常有較佳的資料保存。
進一步的，寫入控制部分318和可變電流源部分320用以調整在重設操作期間中重設波形306的平坦部分期間的電流/期間。
藉由使用一QUNCH訊號，抑制控制部分306用以調整可調寫入電路輸出的設定波形304和重設波形306的電流的下降的一時序。詳細地說，QUNCH訊號控制設定波形304和重設波形306的時序以使在一端電流會快速地下降。
下文中將更詳細的描述可調寫入電路在輸出線324上輸出的設定波形304和重設波形306被相變化記憶體陣列310的位元線解碼器336接收。
並且，如第3圖所示，提供一讀取電路308。讀取電路308讀取儲存在相變化記憶體上的資料，且讀取電路308一乾淨部分330、一預充電部分332及一感應放大器334。感應放大器334從位元線解碼器336接收資料線333上的資料，並基於從位元線解碼器336接收的資料提供一輸出(SOUT)。感應放大器334也用以連接到例如，接地、一參考電壓(VREF)以及一感應放大器電壓(VSA)。
感應放大器334的資料線333也連接到乾淨部分330，乾淨部分330用以將感應放大器334的資料線333接地。一乾淨控制訊號(CLR)被乾淨部分330接收以控制資料線333是否接地。感應放大器334的資料線333也連接到預充電部分332，預充電部分332由一預充電控訊號(PRE)控制而提供一預充電電壓訊號(VPRE)到感應放大器334。預充電電壓訊號用來預充電資料線333。
請參照第3圖，如上所述，相變化記憶體陣列310包含一位元線解碼器336、多個不同的位元線338、字元線340以及代表可編程電阻式記憶體元件（例如相變化記憶體元件）的電阻342。為了方便表示，並非所有的相變化記憶體陣列310的記憶體元件都被標示，然而繪示在相變化記憶體陣列310的每一電阻元件都代表一相變化記憶體元件。如上所述，記憶體元件（即電阻342）的阻抗值基於從可調寫入電路輸出的設定波形304和重設波形306而改變。詳細地說，相變化材料在較高阻抗的非結晶的相位（例如重設操作）與較低阻抗的結晶的相位（例如設定操作）之間改變。
位元線解碼器336藉由將設定波形304和重設波形306到傳送到適當的位元線338而將資料連接到相變化記憶體以改變適當的相變化記憶體元件（電阻342）的阻抗值。進一步的，讀取電路基於相變化記憶體元件的阻抗值讀取從位元線解碼器336取得的資料。
開關326和328可被切換以選擇性地將寫入電路和讀取電路連接到位元線解碼器336。
第4圖繪示依據本揭露一實施例實施在單一積體電路上的的一雙倍資料率相變化記憶體的一架構和資料路徑的示意圖。在其他實施例中，此架構可使用多晶片封裝或其他超過一電路元件的組合實施。
請參照第4圖，提供400繪示在例如資料埠446的資料腳位（用於傳送/接收DQ＜7:0＞）上具有雙倍資料率通道的相變化記憶體的架構和資料路徑。資料埠446包含複數個傳送器450以及複數個接收器451，資料由晶片的複數個傳送器450傳送到以及晶片的複數個接收器451接收。傳送器450可在一傳送時脈的上升緣及下降緣傳送資料，傳送時脈可由一外部時脈或內部時脈得到，包含在一輸入/輸出控制器408上接收或產生的時脈訊號。接收器451可在一接收時脈的上升緣及下降緣傳送資料，接收時脈可由一外部時脈或內部時脈得到，包含在一輸入/輸出控制器408上接收或產生的時脈訊號。一雙倍資料率通道例如藉由在一時脈訊號的上升緣及下降緣在每一時脈週期攜帶兩位元的資料。雙倍資料率通道可藉由在時脈中的每90度相位偏移時傳送而被增加到每時脈超過兩位元，例如每時脈4位元。習知的一些介面標準使用雙倍資料率通道，例如DDR、DDR2或DDR3。
400更繪示了雙倍資料率相變化記憶體的一 上半陣列402及一下半陣列404。上半陣列402和下半陣列404在此文中使用「半」描述是因為定址機制為一區塊位址被定址到一半位於上半陣列402的記憶體單元，另一半位於下半陣列404的記憶體單元。相變化記憶體也包含一資料路徑控制器406、一輸入/輸出控制器408、一全域邏輯控制器410、一預解碼器412及一資料埠446。資料埠446包含並聯設置的多個傳送器450及多個接收器451並連接到輸入/輸出墊（腳位）448，輸入/輸出墊（腳位）448在一時脈（例如傳送時脈或接收時脈）的上升緣及下降緣傳送/接收資料。一些或所有的輸入/輸出墊（腳位）448位在相變化記憶體的上半陣列402和下半陣列404之間的一層上。在一實施例中，可能有傳送到資料路徑控制器446 或從資料路徑控制器446接收的多個資料埠446。資料埠446可被視為輸入/輸出控制器408的一部份，但在此途中被繪示為分開的元件。
400繪示了由16個半記憶體組組成的總共8個記憶體組（bank）。8個半記憶體組位於上半陣列402而8個半記憶體組位於下半陣列404。詳細地說，上半陣列402包含一組半記憶體組414（即4個半記憶體組0-3）及一組半記憶體組416（即4個半記憶體組4-7），下半陣列404包含一組半記憶體組418（即4個半記憶體組0-3）及一組半記憶體組420（即4個半記憶體組4-7）。上半陣列402的半記憶體組0及下半陣列404的半記憶體組0形成一組互補的半記憶體組。這組互補的半記憶體組會在下文中詳細描述，（例如以一記憶體位址的觀點）作為一單一記憶體組，此單一記憶體組使用資料路徑控制器406和資料埠446在一時脈（例如一傳送時脈）的上升緣和下降緣讀取或寫入資料。在相似的方法中，上半陣列402的半記憶體組1和下半陣列404的半記憶體組1形成另一組互補的半記憶體組作為一單一記憶體組。剩下的上半陣列402的半記憶體組2-7和下半陣列404的半記憶體組2-7也形成互補的半記憶體組。如上所述，這些互補的半記憶體組包含8個記憶體組（由16個半記憶體組組成）。
一組半記憶體組414連接到一列解碼器422、一行解碼器424及一組選擇器426，一組半記憶體組416連接到一列解碼器428、一行解碼器430及一組選擇器432，一組半記憶體組418連接到一列解碼器434、一行解碼器436及一組選擇器438，一組半記憶體組420連接到一列解碼器440、一行解碼器442及一組選擇器444。
預解碼器412傳送資訊到每一列解碼器442、428、434、440及行解碼器424、430、436、442，以及組選擇器426、432、438、444。雖然第4圖僅繪示預解碼器412連接到組選擇器426、行解碼器424及列解碼器422，預解碼器412更連接到組選擇器432、438、444及行解碼器430、436、442及列解碼器428、434、440。進一步的，每一列解碼器422、428、434、440及每一行解碼器424、430、436、442從預解碼器412接收（解碼）位址資料以適當的選擇/辨識對應記憶體組的對應行和列，或者辨識例如128位元的一頁的頁位址。每一組選擇器426、432、438、444從預解碼器接收解碼的位址資料以辨識適當的記憶體組。
如圖所示，在一實施例中，一組半記憶體組414和416連接到一64位元的輸出資料線（DOUT [63:0]）及一對應的64位元的輸入資料線（DIN [63:0]），且一組半記憶體組418和420連接到一64位元的輸出資料線（DOUT [63:0]）及一對應的64位元的輸入資料線（DIN [63:0]）。
如上所述，相變化記憶體的資料經由從資料埠446的輸入/輸出墊（腳位）448輸入或輸出相變化記憶體，資料埠446包含例如8個傳送器450和8個接收器451。傳送器450在一傳送時脈的上升緣和下降緣傳送資料。資料路徑控制器406與上述的資料埠446、上半陣列402和下半陣列404架構配合控制此資料流以使在傳送時脈或接收時脈的上升緣從在線DQ＜7:0＞上傳送資料到上半陣列402或從上半陣列402接收資料，並在送時脈或接收時脈的下降緣從在線DQ＜7:0＞上傳送資料到下半陣列404或從下半陣列404接收資料。因此，上半陣列402的資料和下半陣列404的資料在線DQ＜7:0＞上的連續時脈邊緣被交錯。在一實施例中，以基於一或多個記憶體陣列時脈的一記憶體存取速率並聯的讀取或寫入上半陣列402和下半陣列404的資料，然後這些資料以一串列方式以基於一或多個傳送時脈的一傳送時脈頻率由資料路徑控制器406被傳送到資料埠446或以基於一或多個接收時脈的一接收時脈頻率由資料路徑控制器406從資料埠446接收。
進一步的，如下文參照第5圖的詳細描述，以此方式交錯的從上半陣列402和下半陣列404輸出或輸入的資料，移動了相對相近的距離以到達資料路徑控制器406。這種佈局方法減少了資料路徑的平均長度。這種方法可使一較大尺寸的頁的操作有較低的延遲時間。並且，這種佈局將主動資料線的位置分散到一特定頁的上半部分和下半部分。因此，可減少局部的資料線偶接，使輸出和輸入的資料更有高的效率和較低的雜訊。
輸入/輸出控制器408傳送和接收支持記憶體操作的各種訊號。舉例來說，輸入/輸出控制器408傳送或接收的各種訊號可包含BA＜2:0＞、A＜12:0＞、CAS、CS、WE、RAS、CKE、CK_C、CK_T、VREF、ODT、DM、DQS_T及DQS_C。並且訊號DQ＜7:0＞（例如由腳位DQ＜7:0＞傳送或接收的訊號）可被視為或偶接到輸入/輸出控制器408。訊號BA＜2:0＞為一記憶體組選擇訊號以定義施加命令到哪一記憶體組，訊號A＜12:0＞為用來辨識一位址匯流排的一訊號，訊號CAS為一行位址選通（strobe）訊號，訊號CS為一晶片選擇訊號，訊號WE為一寫入致能選通訊號，訊號RAS為一列位址選通訊號，訊號CKE為一時脈致能訊號，訊號CK_C和訊號CK_T為互補的時脈訊號，訊號VREF為一參考電壓，訊號ODT為一晶片上DQ終端訊號，訊號DM為一資料遮罩訊號，訊號DQS_T和訊號DQS_C為互補的資料選通訊號，訊號DQ＜7:0＞為一資料訊號。
回應於上述的訊號，輸入/輸出控制器408傳送資料到資料路徑控制器406或從資料路徑控制器接收資料，並提供記憶體組和位址資料到全域邏輯控制器410以送到預解碼器412以進行記憶體組、列、行的位址辨識。
上述第4圖的架構可在單一晶片上實施也可在多晶片組態上實施，其中繪示於第4圖的多個不同的元件可分散在多個晶片中。
第5圖繪示依據本揭露一實施例的一雙倍資料率相變化記憶體晶片的一陣列分區的示意圖。
請參照第5圖，在一實施例中，一雙倍資料率相變化記憶體晶片500的一陣列分區可包含如第4圖所示的一組半記憶體組414、416、418和420。如上所述，請參照第4圖，上半陣列402包含半記憶體組414、416，下半陣列404包含半記憶體組418、420。進一步的，一組半記憶體組414包含半記憶體組0-3，一組半記憶體組416包含半記憶體組4-7，一組半記憶體組418包含半記憶體組0-3，一組半記憶體組420包含半記憶體組4-7。並且，如上所述，不同的半記憶體組形成互補組，其中一記憶體組位址（例如參照第4圖所描述的BA＜2:0＞）從下面組（例如418或420）的8個半記憶體組選擇其中一個半記憶體組，並從上面組（例如414或416）的8個半記憶體組選擇其中一個半記憶體組。進一步的，舉例來說，每一半記憶體組（例如一組半記憶體組414的半記憶體組0）包含四個瓦片（tile），即TILE 0、TILE 1、TILE 2及TILE 3，其中每一的瓦片總共為4Mb包含1024條字元線WL及4096條位元線BL。
在一實施例中，當在一半記憶體組（例如組418的半記憶體組2）的一瓦片的一字元線被開啟時，互補半記憶體組（例如組414的半記憶體組2）的一對應瓦片的一對應的字元線也被開啟。並且，每一半記憶體組中的64條位元線和64個感應放大器及/或64個寫入頭被啟動，組414和組418的總共128條位元線和128個感應放大器及/或128個寫入頭同時被啟動。這導致一128位元的頁被提供到一資料分配器，其中64位元來自上半陣列402，64位元來自下半陣列404。如第5圖的組414所示，每一半記憶體組的感應放大器和寫入頭415位於每一半記憶體組中間的一層，在上面的一組瓦片0、1和下面的一組瓦片2、3之間。這佈局可改善RC延遲的均勻性，降低在一特定頁中的每一存取單元中的延遲的分散。在一實施例中，在雙倍資料率相變化記憶體晶片500上總共有1024個感應放大器和1024個寫入頭，其中每組半記憶體組414、416、418、420各包含256(64 x 4)個感應放大器和265個寫入頭。每一瓦片上的一行解碼器用以將32組的每一組的128條位元線中的一位元線連接到在半記憶體組的輸入或輸出匯流排上的64條線中的一條線。每一瓦片的32組的每一組可設置如第3圖所示。
進一步的，在一實施例中，在一讀取/寫入操作期間，128個位元（例如一組半記憶體組414的半記憶體組3的64個位元和一組半記憶體組418的半記憶體組3的64個位元）經由8個資料墊（DQ＜7:0＞在8個時脈週期，即16個時脈邊緣）被讀取/寫入。
第6A圖及第6B圖繪示一雙倍資料相變化記憶體的一無縫爆發寫入（seamless burst write）操作和一無縫爆發讀取（seamless burst read）操作的時序圖，第6C圖繪示依據本揭露的多個實施例的關於一寫入操作的時序圖。
請參照第6A圖及第6B圖對應地說明一無縫爆發寫入操作和一無縫爆發讀取操作的時序圖。在一無縫爆發寫入操作中，如第6A圖所示，在一記憶體組上執行的一第一寫入可與在不同的記憶體組上執行的一第二寫入重疊，以使這兩個記憶體組的資料輸入可無縫的（沒有閒置的時脈週期）被傳送到資料輸入線上。在一無縫爆發讀取操作中，如第6B圖所示，在一記憶體組上執行的一第一讀取可與在不同的記憶體組上執行的一第二讀取重疊，以使到這兩個記憶體組的資料輸出可無縫的（沒有閒置的時脈週期）被傳送到資料輸出線上。這些重疊使得讀取和寫入操作可被執行而在資料從不同的記憶體組被讀取或寫入到不同的記憶體組時只發生一個讀取延遲RL或一個寫入延遲WL。
請參照第6A圖及第6B圖，時序訊號被標示為一時脈訊號CK、另一（反相）時脈訊號、一指令訊號CMD、一資料選通訊號DQS、另一（反相）資料選通訊號及一資料讀取/寫入訊號DQ。進一步的，第6圖繪示一資料遮罩時脈訊號DM，資料遮罩時脈訊號DM用於致能以遮蔽對應的資料輸入。
CMD訊號用於控制一記憶體組0的啟動（Bank0 ACT）、一記憶體組1的啟動（Bank1 ACT）、一行位址選通（CAS）、一讀取（RD）及/或一寫入（WR）。在ACT和CAS之間，CMD訊號提供一不操作訊號（NOP）。DQ訊號用以讀取/寫入資料，其中128個位元的資料在8個時脈週期期間被讀取/寫入，8個位元在時脈的上升緣，8個位元在時脈的下降緣。
詳細地說，請參照第6A圖，當一寫入操作開始時，一第一記憶體組被啟動（Bank0 ACT），接著執行CAS/WR命令以開啟同一記憶體組的128條位元線和128個寫入頭（半記憶體組的64個）。在一寫入延遲WL及訊號DQS的初始化之後，開始以每周期兩位元計時經由8個輸入/輸出腳位（只繪示了一個DQ腳位）寫入資料到相變化記憶體。藉由使用這8個輸入/輸出腳位，在時脈的每一上升緣和下降緣寫入8個位元到陣列。因此，在一週期之後（例如1時脈），16個位元被寫入到雙倍資料率相變化記憶體，且在8個週期之後（例如16個時脈邊緣D0-D15），總共128個位元被寫入到第一記憶體組（例如每時脈16位元乘以8個時脈等於128位元）。
在4個時脈的寫入資料到第一記憶體組之後（即不等第一記憶體組完成寫入），啟動一第二記憶體組（Bank1 ACT）) ，接著執行CAS/WR命令以開啟同一記憶體組的128條位元線和128個寫入頭（半記憶體組的64個），以將另一組的128位元寫入到雙倍資料率相變化記憶體。藉由此方法，資料以一全速資料率沒有被中斷被無縫地寫入到剩餘的記憶體組。
如果被傳送的資料組夠大，在第8個（最後一個）記憶體組被啟動的4個時脈之後，第一記憶體組可被再次啟動以形在這8個記憶體成一無縫寫入迴圈直到CPU停止寫入。此結構的主要的好處在於藉由不需要等待第一記憶體組完成持續寫入資料到不同的記憶體組，使相變化記憶體具有超快的設定速度的需要有可能被放寬。舉例來說，對於一雙倍資料率相變化記憶體，一150ns的設定速度足夠使8個記憶體組以533MB/s的資料率無縫的寫入。
並且，如第6A圖所示，WL是CAS/WR和第一寫入之間的延遲，針對Bank0的CAS/WR命令與針對Bank1的CAS/WR命令之間的一些時脈是tCCD（也被稱為CAS到CAS的延遲），也等於爆發長度（BL）除以2。在此例中，由於BL為16個時脈，tCCD為8個時脈。並且，如圖所示，在提供一訊號之前，DQS和DQ訊號被設定至一高阻抗（Hi-Z）。
請參照第6B圖，使用相似於上述的無法寫入操作的流程執行無縫的讀取操作，除了寫入頭被關閉而感應放大器被啟動到輸出資料之外，例如在啟動一記憶體組之後，一CAS/RD命令開啟128條位元線和128個感應放大器。此外，請參照第6B圖，一讀取週期時間tRC為完成一頁讀取指令需要的一最小時脈週期數，且一讀取延遲RL為CAS/RD命令和一第一資料讀取之間的延遲。
第6C圖的方塊繪示了寫入資料到4個不同的記憶體組（即Bank X、Bank Y、Bank Z及Bank W）的一寫入操作的時序圖。如圖所示，藉由一預充電開啟Bank X以將Bank X準備好被寫入，並接收一指令（CMD）以開啟記憶體組的位元線和寫入頭。需要寫入延遲WL以提供足夠的時間在資料（例如從DQ線被接收）被寫入之前完成啟動。在寫入延遲WL之後，用於在記憶體組Bank X上的寫入操作的資料輸入（DIN）被接收。在一實施例中，DIN被接收且被儲存在一緩衝器上。在記憶體組Bank X完成接收DIN之後，開始執行記憶體組Bank X的寫入操作。
當記憶體組Bank X仍然在接收DIN且過了等於BL/2的時脈週期之後，啟動記憶體組Bank Y且記憶體組Bank Y如同Bank X的方法接收指令（CMD）。在記憶體組Bank X的寫入操作期間且在記憶體組Bank Y的ACT、CMD和WL之後，記憶體組Bank Y的DIN被接收用於記憶體組Bank Y上的寫入操作。接著，在記憶體組Bank Y的DIN的時序完成之後，在記憶體組Bank Y上執行寫入操作以在記憶體組Bank X的寫入操作完成之前開始記憶體組Bank Y上的寫入操作。此流程可使從寫入到Bank X到寫入到Bank Y的過渡可無縫地寫入。換句話說，因為記憶體組Bank X的DIN時序結束在記憶體組Bank Y的DIN時序開始時，記憶體組Bank X和記憶體組Bank Y的寫入操作是無縫的。持續地執行上述的流程到記憶體組Bank Z和記憶體組Bank W，並在需要時回復到記憶體組Bank X，直到資料寫入完成為止。
第7圖繪示一表格以提供傳統的雙倍資料率-533 DRAM和本揭露的雙倍資料率相變化記憶體的一效能比較。
請參照第7圖提供一雙倍資料率DRAM和一雙倍資料率相變化記憶體的隨機讀取/寫入操作的一效能比較。
在描述第7圖的表格之前，需要注意的是隨機讀取/寫入操作和參照第6A圖及第6B圖描述的無縫讀取/寫入操作的區別在於，隨機讀取/寫入操作在時脈週期之間有一延遲在一最後（隨機）寫入操作之後和一記憶體組使用ACT訊號被啟動之前。此延遲被描述在表中以tWR表示，也被稱為一寫入恢復時間。此tWR延遲在第6A圖及第6B圖的無縫讀取/寫入操作期間並不存在。
請參照第7圖的表格，雙倍資料率-533 DRAM和雙倍資料率相變化記憶體之間在效能上顯著的差異在於雙倍資料率-533 DRAM的爆發長度（BL）是4或8個時脈，而雙倍資料率相變化記憶體的爆發長度（BL）是16個時脈。並且，雖然雙倍資料率相變化記憶體相較於雙倍資料率-533 DRAM具有一較長的CL（在一控制器告知一記憶體在目前列取得一特定行到此特定行的資料被讀取之間的時脈的數量），雙倍資料率相變化記憶體為10個，雙倍資料率-533 DRAM為6個，雙倍資料率相變化記憶體相較於雙倍資料率-533 DRAM具有較短的tRCD（在ACT指令和一寫入/讀取指令之間的時脈的數量），1個比4個。且雙倍資料率相變化記憶體相較於雙倍資料率-533 DRAM也具有較短的tRP（在一列預充電指令和一ACT指令之間的時脈的數量），0個比4個。因此，雙倍資料率相變化記憶體的CL、tRCD和tRP需要的總時脈為11個時脈，而雙倍資料率-533 DRAM的CL、tRCD和tRP需要的總時脈為12個時脈。
此外，請參照第7圖的表格，雙倍資料率-533 DRAM具有7個時脈的一讀取延遲RL，而雙倍資料率相變化記憶體具有10個時脈的一讀取延遲RL，且雙倍資料率相變化記憶體的tRC為47個時脈，而雙倍資料率-533 DRAM的tRC為20個時脈。然而，雙倍資料率-533 DRAM和雙倍資料率相變化記憶體的讀取和寫入尖峰是相同的，雙倍資料率-533 DRAM和雙倍資料率相變化記憶體的讀取和寫入尖峰的頻寬也是相同的。
進一步的，雖然雙倍資料率相變化記憶體具有一非常短的讀取延遲WL（即3個時脈），然而有一個問題是同一記憶體組的隨機寫入的效能被tWR（35個時脈）所限制。當資料持續地被寫入到同一記憶體組時，第一組的128位元需要在寫入另一組128位元的一第二地址到之前完成寫入。舉例來說，假設一相變化材料使用120ns的設定速率，tWR需要至少35個時脈週期。增加一同一記憶體組寫入緩衝器會降低在隨機寫入效能上tWR的影響。因此，一較佳的解法是使用可在30ns內切換並得到一良好分布的一材料。
如同表格中所看到的資料，比較雙倍資料率-533 DRAM和雙倍資料率相變化記憶體，兩者具有相同的VDD（1.8V）、操作頻率（266 MHZ）及寫入／讀取資料率（533 MB/s）。有8個雙倍資料率相變化記憶體晶片的一雙行記憶體模組（dual in-line memory module，DIMM）可提供4.3GB/s的讀取和寫入頻寬。
雙倍資料率相變化記憶體的讀取延遲RL只有3個時脈週期（11.25ns）是比雙倍資料率-533 DRAM的讀取延遲RL慢。因為相較於雙倍資料率-533 DRAM具有4或8個時脈爆發長度，雙倍資料相變化記憶體具有一較長的爆發長度（16個時脈），在雙倍資料率相變化記憶體上的讀取和寫入操作的一第一頁的tCCD（即CAS到CAS的延遲，也等於BL/2）是比雙倍資料率-533 DRAM的tCCD慢了4~6個時脈週期。對接下來的頁的無縫讀取和寫入操作，雙倍資料率-533 DRAM的tCCD和雙倍資料率相變化記憶體的tCCD是相同的。如上所述，第7圖的表格繪示了在同一記憶體組上寫入效能中tWR的影響，並繪示了因為一120ns的設定時間，雙倍資料率相變化記憶體在第一頁寫入操作的tRC（ACT到ACT的延遲）比雙倍資料率-533 DRAM的tRC長了27個時脈週期。對接下來的頁的讀取和寫入操作，雙倍資料率-533 DRAM的tRC和雙倍資料率相變化記憶體的tRC是相同的。
第8圖繪示依據本揭露一實施例的一相變化記憶體陣列分區的一佈局架構的示意圖。
在討論本揭露的相變化記憶體陣列分區的佈局架構之前， 需要注意的是傳統的相變化記憶體陣列具有幾個缺點都可被本揭露所克服。詳細地說，傳統的相變化記憶體陣列分區包含位於上分區的位址墊和位於下分區的資料墊。如上所述，此架構會產生問題，即在上陣列和資料墊之間的資料路徑長度和在下陣列和資料墊之間的資料路徑長度會有顯著的差異，例如在下陣列和資料墊之間的資料路徑長度相較於在上陣列和資料墊之間的資料路徑長度是比較短的。此資料路徑長度的差異基於被存取的資料陣列的位置可能會劇烈的影響存取效能。舉例來說，使用傳統的相變化記憶體陣列架構，存取戲能必須要提供足夠資料墊和不同的資料陣列之間最長的資料路徑的時間。這種傳統架構也會導致其他問題，例如暫態雜訊和佈線的壅塞。
請參照第8圖，繪示了一相變化記憶體陣列分區800的一架構的，其中相變化記憶體陣列分區800包含一上半部802、一下半部804以及一區塊806。區塊806位於上半部802和下半部804之間，區塊806包含例如位址墊、資料墊、一資料路徑控制器（例如第4圖的資料路徑控制器406）及/或一資料分配器（例如第10圖的資料分配器1010）。如圖所示，上半部802在資料線DO_T＜63:0＞上提供64位元到資料墊806，且下半部804在資料線DO_B＜63:0＞上提供64位元到資料墊806。
相變化記憶體陣列分區800包含總共8個記憶體組（16個半記憶體組）。詳細地說，相同於如4圖所述的方式，上半部802包含一組半記憶體組808（即4個半記憶體組0-3）及一組半記憶體組810（即4個半記憶體組4-7），下半部804包含一組半記憶體組812（即4個半記憶體組0-3）及一組半記憶體組814（即4個半記憶體組4-7）。並且，如第4圖所述的，上半部802的半記憶體組0和下半部804的半記憶體組0形成第一組互補的記憶體組，上半部802的半記憶體組1和下半部804的半記憶體組1形成第二組互補的記憶體組，以此類推。
此架構使得資料在上半部802和下半部804之間被交錯（被分割）以使從上半部802的記憶體組（半記憶體組0）讀取/寫入到資料墊806的距離與從下半部804的記憶體組（半記憶體組0）讀取/寫入到資料墊806的距離是接近相等的。
據此，此相變化記憶體陣列分區800可解決上述關於資料路徑長度的問題。詳細地說，因為資料墊806位於相變化記憶體陣列分區800的中間，且因為上半部802和下半部804互補的半記憶體組分別使用時脈的上升緣和下降緣，最長資料路徑（例如從上半部802或下半部804到資料墊806的最長資料路徑）和最短資料路徑（例如從上半部802或下半部804到資料墊806的最短資料路徑）之間的差異相較於傳統的架構的資料路徑長度的差異可被顯著的減少。換句話說，在一實施例中，最長資料路徑和最短資料路徑之間的差異是超小以使一最大長度資料路徑（例如最長資料路徑）和一最小長度資料路徑（例如最短資料路徑）在長度上是相對相似的。
並且，基於此架構，從上半部802（例如第一記憶體陣列）的一記憶體組（例如半記憶體組 3的位址記憶體單元）到資料墊806（或資料分配器1010）的一資料路徑的最大長度的佈線，與從下半部804（例如第二記憶體陣列）的一記憶體組（例如半記憶體組 3的位址記憶體單元）到資料墊806（或資料分配器1010）的一資料路徑的最大長度的佈線是實質上相同的。此外，基於此架構，從上半部802（例如第一記憶體陣列）的一記憶體組（例如半記憶體組 3的位址記憶體單元）到資料墊806（或資料分配器1010）的一資料路徑的最小長度的佈線，與從下半部804（例如第二記憶體陣列）的一記憶體組（例如半記憶體組 3的位址記憶體單元）到資料墊806（或資料分配器1010）的一資料路徑的最小長度的佈線是實質上相同的。「實質上相同」表示此佈線長度在長度上是非常接近的，以在交錯的方式存取上半部和下半部的記憶體單元時可節省雙倍資料率時序，而不需要因為長度差異而擴大取樣間隔以超過時脈頻率的可允許的最大值。
上述第8圖所描述的架構也可藉由分享上升/下降緣從上半部802和下半部804取得的資料以降低暫態雜訊，並藉由分割資料訊號到上半部802的一半佈線和下半部804的另一半佈線以降低佈線的壅塞，以解決上述的問題。並且，如第8圖所示，相較於上述的傳統架購，藉由將資料墊806設置在相變化記憶體陣列分區800的中間，並在上半部802和下半部804之間，最長資料路徑和最短資料路徑的差異可被減到最小。
如上所述，相變化記憶體陣列分區800是在一雙倍資料率相變化記憶體晶片中被使用，以使在每一時脈的上升緣或下降緣資料被輸入/輸出。據此，如上所述，上半部802的半記憶體組0和下半部804的半記憶體組0包含一互補的記憶體組作為一完整的記憶體組，其中上半部802的半記憶體組0在時脈的上升緣中被存取，而下半部804的半記憶體組0在時脈的下降緣中被存取。換句話說，本揭露的架構需要上升緣資料以從上半部802的半記憶體組0接收或傳送到上半部802的半記憶體組0，以及需要下降緣資料以從下半部804的半記憶體組0接收或傳送到下半部804的半記憶體組0。或者相反的，需要下降緣資料以從上半部802的半記憶體組0接收或傳送到上半部802的半記憶體組0，以及需要上升緣資料以從下半部804的半記憶體組0接收或傳送到下半部804的半記憶體組0。此方法降低了平均的資料路徑長度並分散主動資料線的位置分散以減少局部偶接到以使資料生產量有更高的效率和較低的雜訊。
第9圖繪示依據本揭露一實施例的如第5圖和第8圖所示的雙倍資料率相變化記憶體晶片的陣列分區相較於傳統的相變化記憶體陣列分區的多個優點的示意圖。
請參照第9圖描述在一傳統的雙倍資料率陣列分區中，128位元的暫態資料在同一位置，而在依據本揭露的雙倍資料率相變化記憶體陣列分區中，在上半部只有64位元的暫態資料，在下半部只有64位元的暫態資料。藉由在一部份（上半部或下半部）中只有64位元的暫態資料，可在此新的陣列分區中降低暫態雜訊。
進一步的，請參照第9圖，傳統的雙倍資料率陣列在同一分區內需要從上到下設置128位元的佈線以到達資料墊，然而本揭露的雙倍資料率相變化記憶體的架構從上半分區到中間的資料墊僅需要64位元的佈線，並從下半分區到中間的資料墊僅需要64位元的佈線。此架構減輕並降低佈線的壅塞。
並且，請參照第9圖，傳統的雙倍資料率陣列需要記憶體控制器以基於從陣列上部到位於陣列下部的資料墊的最長資料路徑，控制雙倍資料率陣列的存取。相較之下，雙倍資料率相變化記憶體的此架構的最長資料路徑僅需要從陣列分區上部到陣列分區中間（或者從陣列分區下部到陣列分區中間）。此架構可大大的降低需要被控制器補償的最長資料路徑。
第10圖繪示依據本揭露一實施例的一上半記憶體組、一下半記憶體組、一上半部緩衝器、一下半部緩衝器及如第4圖所示的資料路徑控制器的示意圖，並包含控制訊號的描述。
請參照第10圖繪示了一上半記憶體組1002、一下半記憶體組1004、一上半部緩衝器1012（包含一或多個緩衝器）、一下半部緩衝器1014（包含一或多個緩衝器）及一資料路徑控制器1006。在一讀取操作期間，上半記憶體組1002經由上半部緩衝器1012提供64位元的資料DO_T＜0＞至DO_T＜63＞到資料路徑控制器1006，且下半記憶體組1004經由下半部緩衝器1014提供64位元的資料DO_B＜0＞至DO_B＜63＞到資料路徑控制器1006。資料路徑控制器1006包含一計數器1008，計數器1008接收 一時脈訊號。資料路徑控制器1006更包含一分配器1010，分配器1010分別從上半記憶體組1002和下半記憶體組1004經由上半部緩衝器1012（例如閂鎖器）和下半部緩衝器1014接收資料DO_T＜63:0＞和資料DO_B＜63:0＞，並從計數器1008接收一輸出。
詳細地說，分配器1010在如第6B圖所示的CK訊號的上升緣和下降緣提供一DQ訊號作為1006的一輸出。在一實施例中，分配器1010由計數器1008控制的多個開關組成。如圖所示，在CK訊號的上升緣和下降緣輸出一8位元的DQ訊號（例如DQ＜7:0＞）。
在CK訊號的第一個上升緣中，DQ＜7:0＞訊號輸出從DO_T＜63:0＞選擇的8個位元（例如DO_T＜7:0＞），在CK訊號的第一個下降緣中，DQ＜7:0＞訊號輸出從DO_B＜63:0＞選擇的8個位元（例如DO_B＜7:0＞）。
在CK訊號的第二個上升緣中，DQ＜7:0＞訊號輸出從DO_T＜63:0＞選擇的8個位元（例如DO_T＜15:8＞），在CK訊號的第二個下降緣中，DQ＜7:0＞訊號輸出從DO_B＜63:0＞選擇的8個位元（例如DO_B＜15:8＞），以此類推，使在CK訊號的第八個上升緣中，DQ＜7:0＞訊號輸出從DO_T＜63:0＞選擇的8個位元（例如DO_T＜63:56＞），在CK訊號的第八個下降緣中，DQ＜7:0＞訊號輸出從DO_B＜63:0＞選擇的8個位元（例如DO_B＜63:56＞）。
在一實施例中，從分配器1010輸出的資料被如第4圖所示的資料埠446接收，並被資料埠446的傳送器輸出。
對於一寫入操作，除了資料流的方向相反，流程與上述解釋的相似。
在一實施例中，計數器1008是控制分配器1010的多個開關的一時序電路。詳細地說，計數器1008提供用於計算CK訊號的上升源和下降緣的一計數，此計數控制DQ＜7:0＞訊號的輸出，並決定選擇DO_T＜63:0＞和DO_B＜63:0＞的哪8個位元作為輸出。
進一步的，一gc_pd_read_stb＜7:0＞訊號是一選通訊號，gc_pd_read_stb＜7:0＞訊號藉由使用一閂鎖DO_T＜63:0＞訊號及一閂鎖DB_T＜63:0＞訊號選通上半記憶體組1002的資料（DO_T＜63:0＞）和下半記憶體組1004的資料（DO_B＜63:0＞）到資料路徑控制器1006。
第11圖依據本揭露的一實施例提供如第10圖所示的資料路徑控制器1006的一說明，並提供一表格描述從資料路徑控制器1006的分配器1010輸出的多種訊號。
請參照第11圖，並如上參照第10圖所述的，對於一讀取操作，分配器1010將DO_T＜63:0＞資料和DO_B＜63:0＞資料分配到DQ＜7:0＞訊號。如圖所示，分配器1010接收控制分配器1010的輸出的一gc_dq_burst_sa＜3:0＞訊號（例如gc_dq_burst_sa＜3:0＞訊號控制DO_T＜63:0＞資料和DO_B＜63:0＞資料作為分配器1010的輸出）。詳細地說，基於gc_dq_burst_sa＜3:0＞訊號，分配器101從上半記憶體組1002和下半記憶體組1004選擇特定資料以經由DQ＜7:0＞訊號分配。如表格所示，當gc_dq_burst_sa＜3:0＞訊號提供“0”、“0”、“0”和 “0”的值的時候，DQ＜7:0＞訊號在CK訊號的上升緣輸出DO_T＜7:0＞，當gc_dq_burst_sa＜3:0＞訊號提供“0”、“0”、“0”和 “1”的值的時候，DQ＜7:0＞訊號在CK訊號的下降緣輸出DO_B＜7:0＞。表格中出示了gc_dq_burst_sa＜3:0＞訊號和DO_B＜7:0＞的輸出包含的多種資料的組合。在此不明確解釋這些組合，但可從表格內容中清楚得知。
對於一寫入操作，除了資料流的方向相反，流程與上述解釋的相似。
第12圖繪示依據本揭露一實施例從一雙倍資料率相變化記憶體讀取資料的一時序圖。
請參照第12圖，提供一時序圖以說明如第6A圖和第6B圖討論過的CK訊號、CMD訊號、DQS訊號及DQ訊號。為了避免多餘的描述或解釋CK訊號、CMD訊號、DQS訊號及DQ訊號，在此就省略詳細描述。這些訊號的詳細描述已經在第6A圖和第6B圖的描述中被提供。
請參照第12圖，更繪示了以下訊號的多個時序：用於啟動前處理器的gc_pd_act訊號、用於讀取和寫入的gc_pd_rd_wr訊號、用於辯識一記憶體組位址的gc_pd_ba＜2:0＞訊號、用於辨識一列位址的gc_pd_ra＜11:0＞訊號、用於辨識一行位址的gc_pd_ca＜7:0＞、用於選通（第10圖的）上半記憶體組1002的資料和（第10圖的）下半記憶體組1004的資料到（第10圖的）資料路徑控制器1006的選通訊號gc_pd_read＜7:0＞、用於辨識資料輸出的gc_dq_out_id訊號、用於控制DO_T＜63:0＞資料和DO_B＜63:0＞資料作為（第10圖的）分配器1010的輸出的gc_dq_burst_sa＜3:0＞訊號、重設訊號gc_dq_reset、用於致能輸入/輸出驅動器的gc_io_drv_en訊號、及用於控制（gate）DQS訊號的gc_dq_gate_dqs訊號。
如圖所示，當RAS和CAS在進行中（active）且同位檢查（parity check，PL）為0時，gc_pd_act訊號由低位準過渡到高位準。當tm_pd_latency等於2個時脈週期時，gc_pd_act訊號保持在高位準2個時脈週期的時間。
gc_pd_rd_wr訊號隨著gc_pd_act訊號同時由低位準過渡到高位準，並保持在高位準8個時脈週期的時間（當tCCD等於8個時脈週期時）。
gc_pd_ba＜2:0＞訊號隨著gc_pd_act訊號同時被觸發並提供用於讀取資料的一記憶體組位址。
gc_pd_ra＜11:0＞訊號隨著gc_pd_act訊號同時被觸發並提供用於讀取資料的一列位址。
gc_pd_ca＜7:0＞訊號隨著gc_pd_act訊號同時被觸發並提供用於讀取資料的一行位址。
在此實施例中，在CK週期35的時候gc_pd_read_stb＜7:0＞訊號由低位準過渡到高位準，並保持在高位準2個時脈週期的時間（當tm_sa_latency等於8個時脈週期時）。如參照第10圖所述，c_pd_read_stb＜7:0＞訊號是一選通訊號，gc_pd_read_stb＜7:0＞訊號藉由使用一閂鎖DO_T＜63:0＞訊號及一閂鎖DB_T＜63:0＞訊號選通上半記憶體組1002的資料（DO_T＜63:0＞）和下半記憶體組1004的資料（DO_B＜63:0＞）到資料路徑控制器1006。
gc_dq_out_id訊號在gc_pd_read_stb＜7:0＞ 由低位準過渡到高位準的3個時脈週期（當tm_red_latency等於3個時脈週期時）之後由低位準過渡到高位準，並保持在高位準8個時脈週期的時間（當tCCD等於8個時脈週期時）。此訊號保持在高位準1個時脈週期，之後DQ訊號開始寫入資料D0~D15。
gc_dq_burst_sa＜3:0＞訊號如參照第11圖所述的，控制分配器1010以從上半記憶體組1002和下半記憶體組1004選擇特定的資料以經由DQ＜7:0＞訊號分配。
在CK週期39的時候，也就是在gc_dq_burst_sa＜3:0＞訊號初始化（在CK週期38）的一個時脈週期之後，gc_dq_reset訊號由低位準過渡到高位準，並保持一時脈週期在高位準。
gc_io_drv_en訊號隨著gc_dq_out_id訊號並在gc_dq_reset 訊號由低位準過渡到高位準的1個時脈週期之後由低位準過渡到高位準。gc_io_drv_en訊號在資料依據DQ訊號被讀取之後又回到低位準。
gc_dq_gate_dqs訊號隨著gc_dq_out_id訊號同時由低位準過渡到高位準，並在gc_io_drv_en訊號回到低位準之前的1個時脈週期回到低位準。本揭露的示範實施例
下文中參照第1A圖~第12圖提供本揭露的多種實施例的描述。
在一實施例中，提供一記憶體。記憶體例如可以是或者至少一不分是作為第4圖的400以及第8圖的相變化記憶體陣列分區800實施。記憶體包含一資料埠，例如第4圖的資料埠446，資料埠446具有一雙倍資料率資料通道。雙倍資料率資料通道1包含並聯設置的B個傳送器，例如第4圖的傳送器450，其中B為正整數。B個傳送器在一傳送時脈的的上升緣及下降緣上傳送資料，傳送時脈例如為第10圖所示的CK訊號和第10圖和第11圖所示的輸出訊號。記憶體也可包含一第一記憶體陣列，例如第4圖的上半陣列402。第一記憶體陣列包含一第一陣列資料匯流排，例如第4圖所示的DOUT及/或DIN。第一陣列資料匯流排包含N條線，其中N個位元在N條線上並聯的被傳送，N為正整數。記憶體也包含一第二記憶體陣列，例如第4圖的下半陣列404。第二記憶體陣列包含一第二陣列資料匯流排，例如第4圖所示的DOUT及/或DIN。第二陣列資料匯流排包含N條線，其中N個位元在N條線上並聯的被傳送。進一步的，記憶體也可包含一資料路徑控制器，例如第4圖所示的資料路徑控制器406及第10圖和第11圖所示的資料路徑控制器1006。資料路徑控制器包含一時序電路，例如第10圖和第11圖所示的計數器1008。資料路徑控制器更包含一資料分配器，例如第10圖和第11圖所示的分配器1010，由時序電路的一輸出控制。資料分配器設置在第一記憶體陣列和第二記憶體陣列之間，例如第4圖的上半陣列402和下半陣列404之間，又例如上半記憶體組1002和下半記憶體組1004之間，且被連接到資料埠。在傳送時脈的上升緣，資料分配器將一第一資料區段從第一陣列資料匯流排分配到用於傳送的資料埠，第一資料區段例如為DO_T＜7:0＞訊號，包含B個位元。在傳送時脈的下降緣，資料分配器從第二陣列資料匯流排將一第二資料區段分配到用於傳送的資料埠，第二資料區段例如為DO_B＜7:0＞訊號，包含B個位元。
資料埠可包含輸出墊，例如如第4圖所示的輸入/輸出墊（腳位）448，連接到傳送器並設置在第一記憶體陣列和第二記憶體陣列之間。
在一實施例中，如第8圖所示且對應段落所描述的，資料路徑控制器、第一陣列資料匯流排、第二陣列資料匯流排被設置以使(1)從第一記憶體陣列的一位址記憶體單元到資料分配器的一資料路徑的一佈線的最大長度與從第二記憶體陣列的一位址記憶體單元到資料分配器的一資料路徑的一佈線的最大長度是實質上相同的，並且(2) 從第一記憶體陣列的一位址記憶體單元到資料分配器的一資料路徑的一佈線的最小長度與從第二記憶體陣列的一位址記憶體單元到資料分配器的一資料路徑的一佈線的最小長度是實質上相同的。
在一實施例中，第一記憶體陣列、第二記憶體陣列及資料路徑控制器被設置在一單一積體電路晶片上，在另一實施例中，第一記憶體陣列、第二記憶體陣列及資料路徑控制器被設置在一多晶片封裝上。
在一實施例中，記憶體可包含一位址解碼器，例如第4圖的預解碼器412，其中如參照第4圖所述的，位址解碼器回應於一頁位址從第一記憶體陣列取得N個位元並從第二記憶體陣列取得N個位元，頁位址包含用於選擇一2N個位元的一頁的一頁讀取指令中辨識的位址位元。在一實施例中，如第4圖所示，位址解碼器被設置在第一記憶體陣列和第二記憶體陣列之間。
在一實施例中，第一記憶體陣列和第二記憶體陣列包含一組互補的半記憶體組，例如上半陣列402的半記憶體組0和下半陣列404的半記憶體組0，以使(1)第一記憶體陣列包含互補的半記憶體組的一第一半記憶體組（例如上半陣列402的半記憶體組0），且第二記憶體陣列包含互補的半記憶體組的一第二半記憶體組（例如下半陣列404的半記憶體組0），(2)互補的半記憶體組的第一半記憶體組偶接到B條線的一組，例如第一記憶體陣列的第一陣列資料匯流排的上半陣列402的DOUT及/或DIN，(3) 互補的半記憶體組的第二半記憶體組偶接到B條線的一組，例如第二記憶體陣列的第二陣列資料匯流排的下半陣列404的DOUT及/或DIN，(4)記憶體更包含一位址解碼器，位址解碼器回應於一記憶體組位址從第一記憶體陣列的第一半記憶體組取得B個單元，並從第二記憶體陣列的第二半記憶體組取得B個單元，其中記憶體組位址包含用於選擇2B個位元的一記憶體組的位址位元。
在一實施例中，時序電路接收一時脈訊號，例如第10圖和第11圖所示的時脈訊號，並如第10圖和第11圖所示的產生一控制訊號以控制資料分配器以在時序時脈的上升緣傳送第一資料區段，並控制資料分配器以在時序時脈的下降緣傳送第二資料區段。
進一步的，如上所述，提供了多種不同實施例的一記憶體用以寫入資料。上述實施例用於讀取資料的記憶體也使用相同結構寫入資料。
也可依據從一記憶體中讀取資料和寫入資料到一記憶體的方法執行如上所述所要求的結構和實施的記憶體。
雖然本揭露描述了參照如上描述的實施例，然而應當理解的是這些例子僅是示範性的而非用以限定本發明。本領域具有通常知識者依據本說明書和本發明揭露的實施方式容易想到其他組合和變形，其他組合和變形也被包含在申請專利範圍的範圍內。本揭露真正的保護範圍和精神包含在以下申請專利範圍所表示。
100‧‧‧記憶體單元部分
102‧‧‧記憶體元件
104‧‧‧上電極
106‧‧‧下電極
108‧‧‧結晶的相位
110‧‧‧非結晶的相位
150‧‧‧相變化記憶體單元
152、338‧‧‧位元線
154、156‧‧‧n+接點
158‧‧‧P型基底
160‧‧‧中間層連接器
162‧‧‧源極線
164、340‧‧‧字元線
Tmelt、Tcrystal‧‧‧溫度臨界值
302‧‧‧可調寫入電路
304‧‧‧設定波形
306‧‧‧重設波形
308‧‧‧讀取電路
310‧‧‧相變化記憶體陣列
312‧‧‧初始控制部分
314‧‧‧脈衝控制部分
316‧‧‧抑制控制部分
318‧‧‧寫入控制部分
320‧‧‧可變電流源部分
322‧‧‧驅動節點
324‧‧‧輸出線
326、328‧‧‧開關
330‧‧‧乾淨部分
332‧‧‧充電部分
334‧‧‧感應放大器
336、BLDEC‧‧‧位元線解碼器
342‧‧‧電阻
400‧‧‧相變化記憶體
402‧‧‧上半陣列
404‧‧‧下半陣列
406、1006‧‧‧資料路徑控制器
408‧‧‧輸入/輸出控制器
410‧‧‧全域邏輯控制器
412‧‧‧預解碼器
414、416、418、420‧‧‧一組半記憶體組
Bank 0、Bank 4、Bank X、Bank Y、Bank Z、Bank W‧‧‧記憶體組
422、428、434、440‧‧‧列解碼器
424、430、436、442‧‧‧行解碼器
426、432、438、444‧‧‧組選擇器
446‧‧‧資料埠
448‧‧‧腳位
450‧‧‧傳送器
451‧‧‧接收器
SA & WH‧‧‧感應放大器及寫入頭
DIN [63:0]‧‧‧輸入資料線
DOUT [63:0]‧‧‧輸出資料線
DQ＜7:0＞、BA＜2:0＞、A＜12:0＞、CAS、CS、WE、RAS、CKE、CK_C、CK_T、VREF、ODT、DM、DQS_T、DQS_C、CK、、CMD、DQS、、DQ、gc_dq_burst_ca＜3:0＞、gc_dq_burst_sa＜3:0＞、gc_dq_burst_sa＜3＞、gc_dq_burst_sa＜2＞、gc_dq_burst_sa＜1＞、gc_dq_burst_sa＜0＞、gc_pd_act、gc_pd_rd_wr、gc_pd_ba＜2:0＞、gc_pd_ra＜11:0＞、gc_pd_ca＜7:0＞、gc_pd_read＜7:0＞、gc_dq_out_id、gc_dq_reset、gc_io_drv_en、gc_dq_gate_dqs‧‧‧訊號
500‧‧‧雙倍資料率相變化記憶體晶片
Bank0 ACT、CAS、WR、RD、NOP、Bank1 ACT、ACT、CMD、WL、DIN、BA、RA、CA、SA‧‧‧指令
tCCD、tRC、tm_pd_latency、tm_sa_latency、tm_red_latency、RL、WL‧‧‧延遲
BL‧‧‧爆發長度
D0~D15‧‧‧寫入資料
Hi-Z‧‧‧高阻抗
800‧‧‧相變化記憶體陣列分區
802‧‧‧上半部
804‧‧‧下半部
806‧‧‧區塊
808、810、812、814‧‧‧一組半記憶體組
DO_T＜63:0＞、DO_B＜63:0＞‧‧‧資料線
1002‧‧‧上半記憶體組
1004‧‧‧下半記憶體組
1008‧‧‧計數器
1010‧‧‧分配器
1012‧‧‧上半部緩衝器
1014‧‧‧下半部緩衝器
DO_T＜0＞~DO_T＜63＞、DO_B＜0＞~DO_B＜63＞、DO_T＜7:0＞、DO_T＜15:8＞、DO_T＜23:16＞、DO_T＜31:24＞、DO_T＜39:32＞、DO_T＜47:40＞、DO_T＜55:48＞、DO_T＜63:56＞、DO_B＜7:0＞、DO_B＜15:8＞、DO_B＜23:16＞、DO_B＜31:24＞、DO_B＜39:32＞、DO_B＜47:40＞、DO_B＜55:48＞、DO_B＜63:56＞‧‧‧資料
第1A圖繪示了一種相變化記憶體在一設定相位的一部分的示意圖。 第1B圖繪示了一種相變化記憶體在一重設相位的一部分的示意圖。 第1C圖繪示了依據本揭露一實施例的一種相變化記憶體單元包含第1A圖的部分的示意圖。 第2圖繪示一相變化記憶體單元在重設相位和設定相位的溫度與時間之間的關係的示意圖。 第3圖繪示依據本揭露一實施例的可編程電阻式記憶體，例如相變化記憶體的一部份、一寫入頭（例如一可調寫入電路）以及一感應放大器電路的示意圖。 第4圖繪示依據本揭露一實施例實施的的一雙倍資料率相變化記憶體的一架構和資料路徑的示意圖。 第5圖繪示依據本揭露一實施例的一雙倍資料率相變化記憶體晶片的一陣列分區的示意圖。 第6A圖及第6B圖繪示依據本揭露一實施例的一雙倍資料相變化記憶體的一無縫爆發寫入（seamless burst write）操作和一無縫爆發讀取（seamless burst read）操作的時序圖。 第6C圖繪示依據本揭露的一實施例的關於一寫入操作的時序圖。 第7圖繪示提供傳統的雙倍資料率-533 DRAM和本揭露的雙倍資料率相變化記憶體的一效能比較的一表格。 第8圖繪示依據本揭露一實施例的一相變化記憶體陣列分區的一架構的示意圖。 第9圖繪示依據本揭露一實施例的如第5圖和第8圖所示的雙倍資料率相變化記憶體晶片的陣列分區相較於傳統的相變化記憶體陣列分區的多個優點的示意圖。 第10圖繪示依據本揭露一實施例的一上半記憶體組、一下半記憶體組、一上半部緩衝器、一下半部緩衝器及如第4圖所示的資料路徑控制器的示意圖，並包含控制訊號的描述。 第11圖依據本揭露的一實施例提供如第10圖所示的資料路徑控制器1006的一說明，並提供一表格描述從資料路徑控制器1006的分配器1010輸出的多種訊號。 第12圖繪示依據本揭露一實施例從一雙倍資料率相變化記憶體讀取資料的一時序圖。
400‧‧‧相變化記憶體
402‧‧‧上半陣列
404‧‧‧下半陣列
406‧‧‧資料路徑控制器
408‧‧‧輸入/輸出控制器
410‧‧‧全域邏輯控制器
412‧‧‧預解碼器
414、416、418、420‧‧‧一組半記憶體組
Bank 0、Bank 4‧‧‧記憶體組
422、428、434、440‧‧‧列解碼器
424、430、436、442‧‧‧行解碼器
426、432、438、444‧‧‧組選擇器
446‧‧‧資料埠
448‧‧‧腳位
450‧‧‧傳送器
451‧‧‧接收器
SA & WH‧‧‧感應放大器及寫入頭
DIN[63：0]‧‧‧輸入資料線
DOUT[63：0]‧‧‧輸出資料線
DQ<7：0>、BA<2：0>、A<12：0>、CAS、CS、WE、RAS、CKE、CK_C、CK_T、VREF、ODT、DM、DQS_T、DQS_C‧‧‧訊號

Claims (10)

  1. 一種記憶體，包含：     一資料埠，具有一雙倍資料率資料通道，該雙倍資料率資料通道包含並聯設置的B個傳輸器，其中B為正整數，該B個傳輸器在一傳送時脈的一上升緣及一下降緣傳送資料；     一第一記憶體陣列，包含一第一陣列資料匯流排，該第一陣列資料匯流排包含N條線以並聯的傳送N個位元，其中N為正整數；     一第二記憶體陣列，包含一第二陣列資料匯流排，該第二陣列資料匯流排包含N條線以並聯的傳送N個位元；     一資料路徑控制器，包含一時序電路及一資料分配器，該資料分配器由該時序電路的一輸出所控制，該資料分配器設置於該第一記憶體陣列以及該第二記憶體陣列之間，並連接到該資料埠；     其中在該傳送時脈的該上升緣，該資料分配器將包含B個位元的一第一資料區段從該第一陣列資料匯流排分配到用於傳送的該資料埠；     其中在該傳送時脈的該下降緣，該資料分配器將包含B個位元的一第二資料區段從該第二陣列資料匯流排分配到用於傳送的該資料埠。
  2. 如申請專利範圍第1項所述之記憶體，其中設置該資料路徑控制器、該第一陣列資料匯流排及該第二陣列資料匯流排以使：     從該第一記憶體陣列的一位址記憶體單元到該資料分配器的一資料路徑的一佈線的最大長度與從該第二記憶體陣列的一位址記憶體單元到該資料分配器的一資料路徑的一佈線的最大長度是實質上相同的：且     從該第一記憶體陣列的一位址記憶體單元到該資料分配器的一資料路徑的一佈線的最小長度與從該第二記憶體陣列的一位址記憶體單元到該資料分配器的一資料路徑的一佈線的最小長度是實質上相同的。
  3. 如申請專利範圍第1項所述之記憶體，其中該記憶體更包含：     一位址解碼器，其中該位址解碼器回應於一頁位址從該第一記憶體陣列取得N個位元並從該第二記憶體陣列取得N個位元，該頁位址包含用於選擇2N個位元的一頁的一頁讀取指令中辨識的複數個位址位元；     其中該位址解碼器的至少一部分被設置在該第一記憶體陣列和該第二記憶體陣列之間。
  4. 如申請專利範圍第1項所述之記憶體，其中該第一記憶體陣列和該第二記憶體陣列包含一組互補的半記憶體組，以使該第一記憶體陣列包含該組互補的半記憶體組的一第一半記憶體組，且該第二記憶體陣列包含該組互補的半記憶體組的一第二半記憶體組，該組互補的半記憶體組的該第一半記憶體組偶接到該第一記憶體陣列的該第一陣列資料匯流排的B條線的一組，該組互補的半記憶體組的該第二半記憶體組偶接到該第二記憶體陣列的該第二陣列資料匯流排的B條線的一組；且該記憶體更包含：     一位址解碼器，其中該位址解碼器回應於一記憶體組位址從該第一記憶體陣列的該第一半記憶體組取得B個單元並從該第二記憶體陣列的該第二半記憶體組取得B個單元，該記憶體組位址包含用於選擇2B個位元的一記憶體組的複數個位址位元。
  5. 一種從一記憶體讀取資料之方法，其中該記憶體包含：     一資料埠，具有一雙倍資料率資料通道，該雙倍資料率資料通道包含並聯設置的B個傳輸器，其中B為正整數，該B個傳輸器在一傳送時脈的一上升緣及一下降緣傳送資料；     一第一記憶體陣列，包含一第一陣列資料匯流排，該第一陣列資料匯流排包含N條線以並聯的傳送N個位元，其中N為正整數；     一第二記憶體陣列，包含一第二陣列資料匯流排，該第二陣列資料匯流排包含N條線以並聯的傳送N個位元；     一資料路徑控制器，包含一時序電路及一資料分配器，該資料分配器由該時序電路的一輸出所控制，該資料分配器設置於該第一記憶體陣列以及該第二記憶體陣列之間，並連接到該資料埠；     其中該方法包含：         在該傳送時脈的該上升緣，使用該資料分配器將包含B個位元的一第一資料區段從該第一陣列資料匯流排分配到用於傳送的該資料埠；以及         在該傳送時脈的該下降緣，使用該資料分配器將包含B個位元的一第二資料區段從該第二陣列資料匯流排分配到用於傳送的該資料埠。
  6. 一種記憶體，包含：     一資料埠，具有一雙倍資料率資料通道，該雙倍資料率資料通道包含並聯設置的B個接收器，其中B為正整數，該B個接收器在一接收時脈的一上升緣及一下降緣傳送資料；     一第一記憶體陣列，包含一第一陣列資料匯流排，該第一陣列資料匯流排包含N條線以並聯的傳送N個位元，其中N為正整數；     一第二記憶體陣列，包含一第二陣列資料匯流排，該第二陣列資料匯流排包含N條線以並聯的傳送N個位元；     一資料路徑控制器，包含一時序電路及一資料分配器，該資料分配器由該時序電路的一輸出所控制，該資料分配器設置於該第一記憶體陣列以及該第二記憶體陣列之間，並連接到該資料埠；     其中在該接收時脈的該上升緣，該資料分配器將包含B個位元的一第一資料區段從該資料埠分配到用於一資料寫入的該第一陣列資料匯流排；     其中在該接收時脈的該下降緣，該資料分配器將包含B個位元的一第二資料區段從該資料埠分配到用於一資料寫入的該第二陣列資料匯流排。
  7. 如申請專利範圍第6項所述之記憶體，其中設置該資料路徑控制器、該第一陣列資料匯流排及該第二陣列資料匯流排以使：     從該第一記憶體陣列的一位址記憶體單元到該資料分配器的一資料路徑的一佈線的最大長度與從該第二記憶體陣列的一位址記憶體單元到該資料分配器的一資料路徑的一佈線的最大長度是實質上相同的：且     從該第一記憶體陣列的一位址記憶體單元到該資料分配器的一資料路徑的一佈線的最小長度與從該第二記憶體陣列的一位址記憶體單元到該資料分配器的一資料路徑的一佈線的最小長度是實質上相同的。
  8. 如申請專利範圍第6項所述之記憶體，其中該記憶體更包含：     一位址解碼器，其中該位址解碼器回應於一頁位址從該第一記憶體陣列取得N個位元並從該第二記憶體陣列取得N個位元，該頁位址包含用於選擇2N個位元的一頁的一頁讀取指令中辨識的複數個位址位元；     其中該位址解碼器的至少一部分被設置在該第一記憶體陣列和該第二記憶體陣列之間。
  9. 如申請專利範圍第6項所述之記憶體，其中該第一記憶體陣列和該第二記憶體陣列包含一組互補的半記憶體組，以使該第一記憶體陣列包含該組互補的半記憶體組的一第一半記憶體組，且該第二記憶體陣列包含該組互補的半記憶體組的一第二半記憶體組，該組互補的半記憶體組的該第一半記憶體組偶接到該第一記憶體陣列的該第一陣列資料匯流排的B條線的一組，該組互補的半記憶體組的該第二半記憶體組偶接到該第二記憶體陣列的該第二陣列資料匯流排的B條線的一組；且該記憶體更包含：     一位址解碼器，其中該位址解碼器回應於一記憶體組位址從該第一記憶體陣列的該第一半記憶體組取得B個單元並從該第二記憶體陣列的該第二半記憶體組取得B個單元，該記憶體組位址包含用於選擇2B個位元的一記憶體組的複數個位址位元。
  10. 一種從一記憶體寫入資料之方法，其中該記憶體包含：     一資料埠，具有一雙倍資料率資料通道，該雙倍資料率資料通道包含並聯設置的B個接收器，其中B為正整數，該B個接收器在一接收時脈的一上升緣及一下降緣傳送資料；     一第一記憶體陣列，包含一第一陣列資料匯流排，該第一陣列資料匯流排包含N條線以並聯的傳送N個位元，其中N為正整數；     一第二記憶體陣列，包含一第二陣列資料匯流排，該第二陣列資料匯流排包含N條線以並聯的傳送N個位元；     一資料路徑控制器，包含一時序電路及一資料分配器，該資料分配器由該時序電路的一輸出所控制，該資料分配器設置於該第一記憶體陣列以及該第二記憶體陣列之間，並連接到該資料埠；     其中該方法包含：         在該接收時脈的該上升緣，使用該資料分配器將包含B個位元的一第一資料區段從該資料埠分配到用於一資料寫入的該第一陣列資料匯流排；以及         在該接收時脈的該下降緣，使用該資料分配器將包含B個位元的一第二資料區段從該資料埠分配到用於一資料寫入的該第二陣列資料匯流排。
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