TWI835503B - 邊緣偵測器 - Google Patents
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Abstract
一種應用於垂直共振腔面射型雷射的邊緣偵測器。邊緣
偵測器包括對齊電路、上升邊緣偵測電路以及下降邊緣偵測電路。對齊電路用以接收多組差動輸入資料，並將差動輸入資料對齊，以輸出對應的多組差動輸出資料。差動輸出資料包括一組延遲差動輸出資料。上升邊緣偵測電路耦接至對齊電路。上升邊緣偵測電路用以偵測差動輸出資料的上升邊緣，以輸出對應的多組差動上升資料。下降邊緣偵測電路耦接至對齊電路。下降邊緣偵測電路用以偵測差動輸出資料的下降邊緣，以輸出對應的多組差動下降資料。
Description
本發明是有關於一種邊緣偵測器，且特別是有關於一種應用於垂直共振腔面射型雷射(Vertical-Cavity Surface-Emitting Laser，VCSEL)的邊緣偵測器。
垂直共振腔面射型雷射(Vertical-Cavity Surface-Emitting Laser，VCSEL)是目前炙手可熱的雷射應用元件之一，不但具備低成本及高傳輸速率的優勢，也可廣泛應用在傳輸系統、感測器、及數據中心等。然而，由於VCSEL本身的非線性效應，因此會使元件的轉移函數會隨著驅動電流的縮小而有劇烈變化。此外，VCSEL所輸出的上升脈衝與下降脈衝也非對稱，因此傳統的前饋式等化器(Feed-forward Equalizer，FFE)無法補償VCSEL的非線性特徵。
為了改善上述輸出脈衝非對稱的問題，先前技術是透過非對稱前饋式等化器對資料轉態處進行偵測，並分別產生對應的
上升與下降脈衝給VCSEL的電流模態驅動器來改善其輸出。但是由於傳輸速率日漸上升，邊緣偵測器的頻寬和時脈難免會遇到瓶頸。舉例而言，在先前技術中，或有採用全速率邊緣偵測器，然而，此種設計一旦在VCSEL的傳輸速率往上提升的情況下，其邏輯閘的頻寬會受到製程極限的限制。
因此，設計一種邊緣偵測器來克服上述問題實有其必要性。
本發明提供一種應用於垂直共振腔面射型雷射的邊緣偵測器，可減緩邏輯閘的負擔並提高VCSEL的操作速度。
本發明的邊緣偵測器應用於垂直共振腔面射型雷射。邊緣偵測器包括對齊電路(alignment circuit)、上升邊緣偵測電路以及下降邊緣偵測電路。對齊電路用以接收多組差動輸入資料，並將差動輸入資料對齊，以輸出對應的多組差動輸出資料。差動輸出資料包括一組延遲差動輸出資料。上升邊緣偵測電路耦接至對齊電路。上升邊緣偵測電路用以偵測差動輸出資料的上升邊緣，以輸出對應的多組差動上升資料。下降邊緣偵測電路耦接至對齊電路。下降邊緣偵測電路用以偵測差動輸出資料的下降邊緣，以輸出對應的多組差動下降資料。而輸出的多組差動上升資料和差動下降資料輸入下一級的前饋式等化器電路(Feed-forward equalizer，FFE)，以將資料相位錯開。並且，再經由最後一級的
多工器電路將各自的差動上升資料和差動下降資料合成為高速的上升脈衝和下降脈衝。
在本發明的一實施例中，上述的對齊電路接收N組差動輸入資料，輸出N+1組差動輸出資料，且邊緣偵測器電路為N分之一速率邊緣偵測器。
在本發明的一實施例中，上述的對齊電路接收四組差動輸入資料，邊緣偵測器電路為四分之一速率邊緣偵測器。
在本發明的一實施例中，上述的上升邊緣偵測電路包括多個第一類型邏輯閘及多個第二類型邏輯閘。第一類型邏輯閘及第二類型邏輯閘當中的每一個邏輯閘接收不同時序的差動輸出資料。
在本發明的一實施例中，上述的第一類型邏輯閘及第二類型邏輯閘當中的每一個邏輯閘接收相同相位、不同資料序列(data sequence)的差動輸出資料。
在本發明的一實施例中，上述的第一類型邏輯閘當中的第一邏輯閘接收組延遲差動輸出資料當中的第一差動資料。第二類型邏輯閘當中的第二邏輯閘接收組延遲差動輸出資料當中的第一差動資料。
在本發明的一實施例中，上述的下降邊緣偵測電路包括多個第三類型邏輯閘及多個第四類型邏輯閘。第三類型邏輯閘及第四類型邏輯閘當中的每一個邏輯閘接收不同時序的差動輸出資
料。第一類型邏輯閘與第三類型邏輯閘是相同類型的邏輯閘，且第二類型邏輯閘與第四類型邏輯閘是相同類型的邏輯閘。
在本發明的一實施例中，上述的第三類型邏輯閘及第四類型邏輯閘當中的每一個邏輯閘接收相同相位、不同資料序列的差動輸出資料。
在本發明的一實施例中，上述的第三類型邏輯閘當中的第三邏輯閘接收組延遲差動輸出資料當中的第二差動資料。第三類型邏輯閘當中的第四邏輯閘接收組延遲差動輸出資料當中的第二差動資料。
在本發明的一實施例中，上述的差動上升資料及差動下降資料經多功器電路形成高速脈衝序列。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100:邊緣偵測器
110:對齊電路
112:正反器
114、114_1、114_2:鎖存器
120:上升邊緣偵測電路
121、121_1、121_4:及閘、第一類型邏輯閘
122、122_1、122_4:或閘、第二類型邏輯閘
130:下降邊緣偵測電路
131、131_1、131_4:及閘、第三類型邏輯閘
132、132_1、132_4:或閘、第四類型邏輯閘
200:多工器電路
210:第一多工器
220:第二多工器
310_1、310_2:前饋式等化器電路
320:多工器電路
322_1、322_2、322_3、322_4:多工器
CK:時脈輸入
CKB:反相時脈
DDout4、DDout4B:延遲差動輸出資料
Din1、DinN、Din1b、DinNb、Din1B、Din2、Din2B、Din3、Din3B、Din4、Din4B:差動輸入資料
Dout1、DoutN、DoutN’、Dout1B、Dout2、Dout2B、Dout3、Dout3B、Dout4、Dout4B:差動輸出資料
FD1、FDN、FD1b、FDNb、FD1_D、FDN_D、FD1b_D、FDNb_D、
FD1B、FD2、FD2B、FD3、FD3B、FD4、FD4B:差動下降資料
FR_RD、FR_RDb:上升脈衝
FR_FD、FR_FDb:下降脈衝
RD1、RDN、RD1b、RDNb、RD1_D、RDN_D、RD1b_D、RDNb_D、RD1B、RD2、RD2B、RD3、RD3B、RD4、RD4B:差動上升資料
S100:輸入資料
S300、S400:高速脈衝序列
圖1繪示本發明一實施例應用於垂直共振腔面射型雷射的邊緣偵測器的方塊示意圖。
圖2繪示本發明一實施例的邊緣偵測器的電路示意圖。
圖3繪示本發明一實施例的多工器電路的示意圖。
圖4繪示本發明一實施例的高速脈衝序列的示意圖。
圖1繪示本發明一實施例的應用於垂直共振腔面射型雷射的邊緣偵測器的方塊示意圖。請參考圖1，本實施例的垂直共振腔面射型雷射300包括邊緣偵測器100、前饋式等化器電路310_1、310_2及多工器電路320。邊緣偵測器100包括對齊電路110、上升邊緣偵測電路120以及下降邊緣偵測電路130。上升邊緣偵測電路120耦接至對齊電路110。下降邊緣偵測電路130耦接至對齊電路110。
具體而言，對齊電路110用以接收多組差動輸入資料Din1、...、DinN、Din1b、...、DinNb，並將差動輸入資料Din1、...、DinN、Din1b、...、DinNb對齊，以輸出對應的多組差動輸出資料Dout1、...、DoutN、DoutN’。差動輸出資料Dout1、...、DoutN、DoutN’包括一組延遲差動輸出資料DoutN’。其中，Din1、...、DinN表示N筆資料，Din1b、...、DinNb表示N筆資料，Dout1、...、DoutN、DoutN’表示N+1筆資料，N為2的次方數。
上升邊緣偵測電路120用以偵測差動輸出資料Dout1、...、DoutN、DoutN’的上升邊緣，以輸出對應的多組差動上升資料RD1、...、RDN、RD1b、...、RDNb。下降邊緣偵測電路130用以偵測差動輸出資料Dout1、...、DoutN、DoutN’的下降邊緣，以輸出對應的多組差動下降資料FD1、...、FDN、FD1b、...、FDNb。
在本實施例中，對齊電路110例如接收N組差動輸入資
料，輸出N+1組差動輸出資料，且邊緣偵測器電路100為N分之一速率邊緣偵測器，其中，N為2的次方數。舉例而言，在一實施例中，邊緣偵測器電路100為二分之一速率邊緣偵測器。或者，在一實施例中，邊緣偵測器電路100為四分之一速率邊緣偵測器。
差動上升資料RD1、...、RDN、RD1b、...、RDNb和差動下降資料FD1、...、FDN、FD1b、...、FDNb輸入下一級對應的前饋式等化器電路310_1、310_2，以將資料相位錯開。舉例而言，前饋式等化器電路310_1接收差動上升資料RD1、...、RDN、RD1b、...、RDNb，以將資料相位錯開，並且分別輸出相位錯開後的差動上升資料RD1_D、...、RDN_D及相位錯開後的差動上升資料RD1b_D、...、RDNb_D。前饋式等化器電路310_2接收差動下降資料FD1、...、FDN、FD1b、...、FDNb，以將資料相位錯開，並且分別輸出相位錯開後的差動下降資料FD1_D、...、FDN_D及相位錯開後的差動下降資料FD1b_D、...、FDNb_D。
接著，再經由最後一級的多工器電路320將各自的差動上升資料和差動下降資料合成為高速的上升脈衝和下降脈衝。具體而言，多工器電路320包括多個N：1多工器322_1、322_2、322_3、322_4。多工器322_1接收差動上升資料RD1_D、...、RDN_D，將其合成為高速(Full Rate)的上升脈衝FR_RD；多工器322_2接收差動上升資料RD1b_D、...、RDNb_D，將其合成為高速的上升脈衝FR_RDb。多工器322_3接收差動下降資料FD1_D、...、FDN_D，將其合成為高速的下降脈衝FR_FD；多工
器322_4接收差動下降資料FD1b_D、...、FDNb_D，將其合成為高速的下降脈衝FR_FDb。
以下以四分之一速率邊緣偵測器為例，說明本發明的邊緣偵測器的一種實施方式，惟不用以限定本發明。
圖2繪示本發明一實施例的邊緣偵測器的電路示意圖。請參考圖2，對齊電路110用以將所接收的差動輸入資料對齊。對齊電路110所接收的差動輸入資料包括四組資料(即上述之N等於4)，分別是Din1、Din1B為第一組差動輸入資料，Din2、Din2B為第二組差動輸入資料，Din3、Din3B為第三組差動輸入資料，Din4、Din4B為第四組差動輸入資料。
另一方面，對齊電路110所輸出的差動輸出資料包括五組資料(即上述之N+1等於5)，分別是Dout1、Dout1B為第一組差動輸出資料，Dout2、Dout2B為第二組差動輸出資料，Dout3、Dout3B為第三組差動輸出資料，Dout4、Dout4B為第四組差動輸出資料，DDout4、DDout4B為一組延遲差動輸出資料。
具體而言，對齊電路110包括多個正反器112及多個鎖存器114。正反器112與鎖存器114的耦接關係如圖2所示。正反器112例如為D正反器，具有一個輸入端D、一個輸出端Q和一個時脈輸入端。當時脈輸入CK由0轉為1時，輸出的值會和輸入的值相等。鎖存器114接收時脈輸入CK的反相時脈CKB，分別用以將第四組差動輸出資料Dout4、Dout4B延遲為延遲差動輸出資料DDout4、DDout4B。
接著，對齊電路110將差動輸出資料Dout1、Dout1B、Dout2、Dout2B、Dout3、Dout3B、Dout4、Dout4B、延遲差動輸出資料DDout4、DDout4B輸出給上升邊緣偵測電路120及下降邊緣偵測電路130進行偵測。
上升邊緣偵測電路120包括多個及閘(第一類型邏輯閘)121及多個或閘(第二類型邏輯閘)122。在本實施例中，及閘是以一個反及閘及一個反相器組合而成，或閘是以一個反或閘及一個反相器組合而成，但本發明不限於此。在一實施例中，及閘也可以用單一個及閘來實施，或閘也可以用單一個或閘來實施。
在對齊電路110的輸入資料Din1、Din2為分別為邏輯值0和1時，及閘121_1產生邏輯值為1的上升資料RD1。因此，將對齊電路110的輸出資料Dout1B、Dout2作為及閘121_1的輸入資料，即可得到預期的結果，其中Dout1B、Dout2是相同相位、不同資料序列的差動輸出資料。及閘121_1據此產生邏輯值為1的上升資料RD1。也就是說，第一類型邏輯閘121當中的每一個邏輯閘接收相同相位、不同資料序列的差動輸出資料，並且據此產生對應的上升資料RD1、RD2、RD3、RD4。
此外，就及閘121_4而言，當比較資料為輸入資料Din4、Din1時，由於輸入資料Din4是要與下一筆輸入資料Din1進行比較，而非當前筆輸入資料Din1，因此，鎖存器114_1會將輸入資料Din4進行延遲，例如延遲一個位元，以產生延遲差動輸出資料DDout4、DDout4B。在對齊電路110的輸入資料Din4、下一筆輸
入資料Din1為分別為邏輯值0和1時，及閘121_4(第一邏輯閘)產生邏輯值為1的上升資料RD4。因此，將對齊電路110的輸出資料DDout4B(第一差動資料)、Dout1作為及閘121_4的輸入資料，即可得到預期的結果，其中DDout4B、Dout1是相同相位但是DDout4B延遲一個位元的寬度的差動輸出資料。及閘121_4據此產生邏輯值為1的上升資料RD4。
另外，在上升邊緣偵測電路120中，或閘122則是用來產生對應於及閘121的輸出的差動資料。舉例而言，或閘122_1是根據對齊電路110的輸出資料Dout1、Dout2B產生上升資料RD1B。或閘122_1所輸出的上升資料RD1B與及閘121_1所輸出的上升資料RD1形成一組差動上升資料RD1、RD1B。類似地，或閘122_4(第二邏輯閘)接收輸出資料DDout4、Dout1B，且所輸出的上升資料RD4B與上升資料RD4形成一組差動上升資料RD4、RD4B。也就是說，第二類型邏輯閘122當中的每一個邏輯閘接收相同相位、不同資料序列的差動輸出資料，並且據此產生對應的上升資料RD1B、RD2B、RD3B、RD4B。
下降邊緣偵測電路130包括多個及閘(第三類型邏輯閘)131及多個或閘(第四類型邏輯閘)132。在本實施例中，及閘是以一個反及閘及一個反相器組合而成，或閘是以一個反或閘及一個反相器組合而成，但本發明不限於此。在一實施例中，及閘也可以用單一個及閘來實施，或閘也可以用單一個或閘來實施。
在對齊電路110的輸入資料Din1、Din2為分別為邏輯值
1和0時，及閘131_1產生邏輯值為1的上升資料FD1。因此，將對齊電路110的輸出資料Dout1、Dout2B作為及閘131_1的輸入資料，即可得到預期的結果，其中Dout1、Dout2B是相同相位、不同資料序列的差動輸出資料。及閘131_1據此產生邏輯值為1的上升資料FD1。也就是說，第三類型邏輯閘131當中的每一個邏輯閘接收相同相位、不同資料序列的差動輸出資料，並且據此產生對應的上升資料FD1、FD2、FD3、FD4。
此外，就及閘131_4而言，當比較資料為輸入資料Din4、Din1時，由於輸入資料Din4是要與下一筆輸入資料Din1進行比較，而非當前筆輸入資料Din1，因此，鎖存器114_2會將輸入資料Din4進行延遲，例如延遲一個位元，以產生延遲差動輸出資料DDout4、DDout4B。在對齊電路110的輸入資料Din4、下一筆輸入資料Din1為分別為邏輯值1和0時，及閘131_4(第一邏輯閘)產生邏輯值為1的上升資料FD4。因此，將對齊電路110的輸出資料DDout4(第二差動資料)、Dout1B作為及閘131_4的輸入資料，即可得到預期的結果，其中DDout4、Dout1B是相同相位但是DDout4延遲一個位元的寬度的差動輸出資料。及閘131_4據此產生邏輯值為1的上升資料FD4。
另外，在下降邊緣偵測電路130中，或閘132則是用來產生對應於及閘131的輸出的差動資料。舉例而言，或閘132_1是根據對齊電路110的輸出資料Dout1B、Dout2產生上升資料FD1B。或閘132_1所輸出的上升資料FD1B與及閘131_1所輸出
的上升資料FD1形成一組差動上升資料FD1、FD1B。類似地，或閘132_4(第四邏輯閘)接收輸出資料DDout4B、Dout1，且所輸出的上升資料FD4B與上升資料FD4形成一組差動上升資料FD4、FD4B。也就是說，第四類型邏輯閘132當中的每一個邏輯閘接收相同相位、不同資料序列的差動輸出資料，並且據此產生對應的上升資料FD1B、FD2B、FD3B、FD4B。
下表一是及閘121和及閘131的輸出輸入的真值表：
其中，A1b及B1為輸入及閘121的資料，A1b為A1的反相資料；A2及B2b為輸入及閘131的資料，B2b為B2的反相資料。
圖3繪示本發明一實施例的多工器電路的示意圖。圖4繪示本發明一實施例的高速脈衝序列的示意圖。請參考圖3及圖4，在本實施例中，差動上升資料RD1、RD2、RD3、RD4及差動下降資料FD1、FD2、FD3、FD4經多工器電路200形成高速脈衝序列S300、S400。
具體而言，多工器電路200包括第一多工器210及第二多工器220。第一多工器210例如是4：1多工器，接收差動上升
資料RD1、RD2、RD3、RD4，並且將其序列化(Serialize)之後，輸出高速脈衝序列S300，其波形如圖4所示。第二多工器220例如是4：1多工器，接收差動下降資料FD1、FD2、FD3、FD4，並且將其序列化之後，輸出高速脈衝序列S400，其波形如圖4所示。在圖4中，S100是輸入資料。
綜上所述，在本發明的實施例中，上升邊緣偵測電路及下降邊緣偵測電路的整體電路，總共會有8組及閘和8組或閘。其中4組及閘與4組或閘分別用來產生四分之一速率的上升邊緣脈衝的差動訊號，另外4組及閘與4組或閘則產生四分之一速率的下降邊緣脈衝的差動訊號。此外，在最後一筆資料路徑上增加一級鎖存器使資料延後。通過此種邊緣偵測器架構，可減緩邏輯閘的負擔，例如降低邏輯閘的速度，增加頻寬並增加VCSEL的操作速度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:邊緣偵測器
110:對齊電路
120:上升邊緣偵測電路
130:下降邊緣偵測電路
310_1、310_2:前饋式等化器電路
320:多工器電路
322_1、322_2、322_3、322_4:多工器
Din1、DinN、Din1b、DinNb:差動輸入資料
Dout1、DoutN、DoutN’:差動輸出資料
FD1、FDN、FD1b、FDNb、FD1_D、FDN_D、FD1b_D、FDNb_D:
差動下降資料
FR_RD、FR_RDb:上升脈衝
FR_FD、FR_FDb:下降脈衝
RD1、RDN、RD1b、RDNb、RD1_D、RDN_D、RD1b_D、RDNb_D:差動上升資料
Claims (9)
- 一種邊緣偵測器，應用於一垂直共振腔面射型雷射，所述邊緣偵測器包括：一對齊電路，用以接收多組差動輸入資料，並將所述多組差動輸入資料對齊，以輸出對應的多組差動輸出資料，其中所述多組差動輸出資料包括一組延遲差動輸出資料；一上升邊緣偵測電路，耦接至該對齊電路，用以偵測所述多組差動輸出資料的上升邊緣，以輸出對應的多組差動上升資料；以及一下降邊緣偵測電路，耦接至該對齊電路，用以偵測所述多組差動輸出資料的下降邊緣，以輸出對應的多組差動下降資料，其中該對齊電路接收N組差動輸入資料，輸出N+1組差動輸出資料，且該邊緣偵測器電路為N分之一速率邊緣偵測器。
- 如請求項1所述的邊緣偵測器，其中該對齊電路接收四組差動輸入資料，該邊緣偵測器電路為四分之一速率邊緣偵測器，且該邊緣偵測器電路的操作速度為5吉位元每秒。
- 如請求項1所述的邊緣偵測器，其中該上升邊緣偵測電路包括多個第一類型邏輯閘及多個第二類型邏輯閘，且該些第一類型邏輯閘及該些第二類型邏輯閘當中的每一個邏輯閘接收不同時序的差動輸出資料。
- 如請求項3所述的邊緣偵測器，其中該些第一類型邏輯閘及該些第二類型邏輯閘當中的每一個邏輯閘接收相同相位、不同資料序列的差動輸出資料。
- 如請求項3所述的邊緣偵測器，其中該些第一類型邏輯閘當中的一第一邏輯閘接收該組延遲差動輸出資料當中的一第一差動資料，以及該些第二類型邏輯閘當中的一第二邏輯閘接收該組延遲差動輸出資料當中的該第一差動資料。
- 如請求項5所述的邊緣偵測器，其中該下降邊緣偵測電路包括多個第三類型邏輯閘及多個第四類型邏輯閘，且該些第三類型邏輯閘及該些第四類型邏輯閘當中的每一個邏輯閘接收不同時序的差動輸出資料，其中該些第一類型邏輯閘與該些第三類型邏輯閘是相同類型的邏輯閘，且該些第二類型邏輯閘與該些第四類型邏輯閘是相同類型的邏輯閘。
- 如請求項6所述的邊緣偵測器，其中該些第三類型邏輯閘及該些第四類型邏輯閘當中的每一個邏輯閘接收相同相位、不同資料序列的差動輸出資料。
- 如請求項6所述的邊緣偵測器，其中該些第三類型邏輯閘當中的一第三邏輯閘接收該組延遲差動輸出資料當中的一第二差動資料，以及該些第三類型邏輯閘當中的一第四邏輯閘接收該組延遲差動輸出資料當中的該第二差動資料。
- 如請求項8所述的邊緣偵測器，其中所述多組差動上升資料及所述多組差動下降資料經一多功器電路形成一高速脈衝序列。
Publications (1)
| Publication Number | Publication Date |
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| TWI835503B true TWI835503B (zh) | 2024-03-11 |
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| US20200242071A1 (en) | 2019-01-28 | 2020-07-30 | Texas Instruments Incorporated | Serial bus signal conditioner |
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US20200242071A1 (en) | 2019-01-28 | 2020-07-30 | Texas Instruments Incorporated | Serial bus signal conditioner |
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