JP2007028711A - 半導体素子のゲート駆動回路 - Google Patents

Abstract

【課題】 小電流ターンオフ時の過大な短絡電流を確実に防止できる。
【解決手段】 ゲート駆動回路２０は、制御信号Ｓａが絶縁器１０を介して供給され、ゲート抵抗１３，１５の接続点がＩＧＢＴ５ａのゲートに接続されている。ゲート制御回路３０は、第１の基準値Ｖｒｅｆ１を設定するための基準電源３１と、この第１の基準値Ｖｒｅｆ１とＩＧＢＴ５ａのゲート電位を比較するコンパレータ回路３２と、このコンパレータ回路３２の出力とスイッチ素子１４をオンオフ制御するスイッチング信号Ｓ２との論理積（アンド）演算を行う論理積回路３３と、セット端子（Ｓ）とリセット端子（Ｒ）を持つフリップフロップ３４とから構成され、ゲート駆動回路２０に対する制御信号Ｓａがオフ指令に切換わった後に、スイッチ素子２２をオン状態に切換えて保持するように動作する。
【選択図】 図１

Description

本発明は、ＩＧＢＴなどの半導体素子のゲート駆動回路に関し、とくに直流電源に対して電圧駆動型のパワー半導体素子を複数個用いてインバータなどの電力変換装置を構成するための半導体素子の駆動回路に関する。

図７は、ＩＧＢＴを用いたインバータの一般的な構成例を示す回路図である。直流電源回路１から、直流電圧Ｅｄがインバータ回路２に供給されていて、インバータ回路２では直流電圧Ｅｄを交流変換することにより、モータなどの負荷３を駆動することができる。この直流電源回路１とインバータ回路２の間には配線インダクタンス４が存在する。インバータ回路２では、上下のアームがそれぞれ３組のＩＧＢＴ５ａ〜５ｆ、および逆並列に接続されたダイオード６ａ〜６ｆによって構成されている。これらのＩＧＢＴ５ａ〜５ｆには、それぞれのゲート駆動回路７，８がゲート端子に接続され、これによってオンオフ制御される。

図７では、ゲート駆動回路７がＩＧＢＴ５ａのゲート端子に接続され、ゲート駆動回路８がＩＧＢＴ５ｂのゲート端子に接続されるものとして図示している。実際には、図示しないゲート駆動回路が各ＩＧＢＴ５ｃ〜５ｆのそれぞれに対応して接続される。また、直流電源回路１に代えて、交流入力のインバータを構成しようとする場合は、整流器と電解コンデンサなどを使用することになる。

制御回路９からは、各ＩＧＢＴ５ａ〜５ｆのゲート駆動回路７，８などに上下アーム用の制御信号Ｓａ，Ｓｂなどが出力されていて、後述するように、これらの制御信号Ｓａ〜Ｓｆによって上下アームを構成するＩＧＢＴ５ａ〜５ｆが交互にオンオフ制御されるようになっている。

図８は、従来のゲート駆動回路７の具体的な回路構成を示す回路図である。ゲート駆動回路７には、絶縁器１０を介して制御回路９から制御信号Ｓａが供給されている。このゲート駆動回路７は、駆動用の直流電源１１、直流電源１１の正極側とＩＧＢＴ５ａのゲートとの間を接続するターンオン用のスイッチ素子１２およびゲート抵抗１３からなる第１の直列回路、直流電源１１の負極側とＩＧＢＴ５ａのゲートとの間を接続するターンオフ用のスイッチ素子１４およびゲート抵抗１５からなる第２の直列回路から構成される。なお、他方のゲート駆動回路８なども上述したものと同様に構成されている。

制御信号Ｓａから取り出された第１、第２のスイッチング信号Ｓ１，Ｓ２は、ＨレベルまたはＬレベルの論理状態のいずれかに制御され、これらのスイッチング信号Ｓ１，Ｓ２によってスイッチ素子１２，１４がオンオフ動作する。ゲート駆動回路７では、スイッチング信号Ｓ１の論理値がＬレベルであればスイッチ素子１２がオンして、ＩＧＢＴ５ａには直流電源１１の正極からゲート電流Ｉｇ１が流れる。このゲート電流Ｉｇ１によって、ＩＧＢＴ５ａはターンオンして、コレクタ電流Ｉｃが流れ始める。また、ゲート駆動回路７にスイッチング信号Ｓ２の論理値がＨレベルで入力するとき、スイッチ素子１４がオンして、反対方向のゲート電流Ｉｇ２が流れる。このゲート電流Ｉｇ２によって、ＩＧＢＴ５ａがターンオフすることになる。

なお、インバータを構成する他のＩＧＢＴ５ｂ〜５ｆについても、制御信号Ｓａと同様の制御信号Ｓｂ〜Ｓｆから取り出される第１、第２のスイッチング信号Ｓ１，Ｓ２によって交互にオンオフ制御される。

図９は、下アームを構成するＩＧＢＴ５ｂの等価回路を示す回路図、図１０は、ＩＧＢＴ５ｂをターンオフする際の各部の電流、電圧信号波形を示す信号波形図である。
スイッチ素子１４がオンしてＩＧＢＴ５ｂがターンオフし、対向アームのＩＧＢＴ５ａがターンオンするとき、図９に示すようにＩＧＢＴ５ｂにはコレクタ電流Ｉｃとゲート電流Ｉｇ２とが同時に流れる。このとき、ゲート電流Ｉｇ２によって、ＩＧＢＴ５ｂのゲート・エミッタ間容量Ｃｇｅに充電されていた電荷がゲート抵抗１５を介して放電され、コレクタ電流Ｉｃは徐々に低下していく。

図１０には、制御信号Ｓｂにより、ＩＧＢＴ５ｂがターンオフするまでの期間を５つのモード（モードＭ０〜モードＭ４）に区分して、ＩＧＢＴ５ｂのコレクタ・エミッタ間の電圧Ｖｃｅ、コレクタ電流Ｉｃ、およびゲート・エミッタ間の電圧Ｖｇｅの各波形が各モードで変化する様子を示している。

モードＭ０では、制御回路９（図７参照）から下アームを構成するＩＧＢＴ５ｂへのオフ指令として、論理値Ｌに反転した制御信号Ｓｂが出力される。このとき、スイッチング信号Ｓ２がＬレベルからＨレベルに変化するが、すぐには各波形Ｖｃｅ，Ｉｃ，Ｖｇｅに変化はない。このモードＭ０の期間は、実際にスイッチ素子１２，１４が動作するまでのストレージ時間によって規定される。

モードＭ１では、実際にスイッチ素子１２がオフし、スイッチ素子１４がオンする。そのため、ゲート・エミッタ間の電圧Ｖｇｅが現状のコレクタ電流Ｉｃを流すのに足りる電圧値Ｖ_GE(on)（以下、オン電圧という。）まで低下する。この間はコレクタ・エミッタ間の電圧Ｖｃｅ、コレクタ電流Ｉｃともに変化は起こらない。

モードＭ２では、ゲート・エミッタ間の電圧Ｖｇｅがオン電圧値Ｖ_GE(on)を下回ると（Ｖｇｅ＜Ｖ_GE(on)）、コレクタ・エミッタ間の電圧Ｖｃｅが上昇を始める。ところが、ＩＧＢＴ５ｂのゲート・コレクタ間容量（帰還容量）Ｃｇｃを介してコレクタ電流Ｉｃ（図９に点線で示す。）の流れ込みと、ゲート・エミッタ間容量Ｃｇｅからの放電電流（図９に一点鎖線で示す。）がほぼ釣り合うため、電圧Ｖｇｅの電位変動は殆ど起こらない。そして、このモードＭ２は概ねＶｇｅ＜Ｖｃｅとなるまで継続する。

モードＭ３では、帰還容量Ｃｇｃが急速に小さくなり、ゲート・エミッタ間の電圧Ｖｇｅの低下が始まる。帰還容量Ｃｇｃの急速逆充電に伴い、電圧Ｖｃｅは直流電源回路１の直流電圧Ｅｄに向かって急激に上昇を始める。

ここで、モードＭ２とＭ３におけるＩＧＢＴ５ｂは、次の式（１）に示すように、コレクタ電流Ｉｃがゲート・エミッタ間の電圧Ｖｇｅに応じて変動する。
Ｉｃ＝ｇｍ（Ｖｇｅ−Ｖｔｈ） ・・・（１）
ただし、ｇｍは相互コンダクタンス、ＶｔｈはＩＧＢＴ５ｂのゲートしきい値電圧であり、後述する図３にコレクタ電流Ｉｃと電圧Ｖｇｅの概略の関係を示している。

モードＭ４では、ＩＧＢＴ５ｂのコレクタ・エミッタ間の電圧Ｖｃｅが直流電圧Ｅｄまで達したことで、対向アーム側のダイオード６ａが導通を始め、コレクタ電流Ｉｃが減少し最終的にゼロとなる。その際、直流回路部の配線インダクタンス４とｄｉ/ｄｔによって、電圧Ｖｃｅにサージ電圧ΔＶが発生する。電力変換装置では、一般に遮断するコレクタ電流Ｉｃが大きいほど、あるいはゲート抵抗１５の抵抗値が小さいほど、サージ電圧ΔＶは高くなる。

下記の特許文献１に記載された逆バイアス制御回路は、ターンオフ遅れ時間を長期化せずに逆バイアス電圧を低減でき、サージ電圧障害を阻止できる。
図１１は、電力変換装置の制御回路の構成を示すブロック図、図１２は、ＩＧＢＴ５ａ，５ｂに出力される制御信号Ｓａ，Ｓｂを示すタイミング図である。

インバータなどの電力変換装置の制御回路９においては、ＣＰＵ１６で外部からのモータ速度指令などを受け取って、デッドタイム生成部１７を介して制御信号Ｓａ，ＳｂなどをＩＧＢＴ５ａ〜５ｆに出力している。デッドタイム生成部１７では、ＣＰＵ１６から所定のオンデューティの制御信号ＳＡ，ＳＢを受け取って、図１２に示すように制御信号ＳＡ，ＳＢのオン側のタイミングのみ、ある遅延時間Ｔｄだけ遅らせた制御信号Ｓａ，Ｓｂを生成処理している。

この遅延時間Ｔｄは、一般にＩＧＢＴでは数μｓに設定される。これにより、上アーム側のＩＧＢＴ５ａ，５ｃ，５ｅと下アーム側のＩＧＢＴ５ｂ，５ｄ，５ｆとは、同時にオンしないようなゲート制御が可能になる。同時にオンするとインバータ回路２は直流短絡状態となり、過大な電流が流れてＩＧＢＴ５ａ〜５ｆの破壊を招くからである。一般に、この遅延時間Ｔｄをデッドタイムと称している。

下記の特許文献２には、半導体スイッチング素子のオフ状態を確実に維持でき、ターンオン時の貫通電流を大幅に低減できる半導体スイッチング素子の駆動回路の発明が記載されている。

図１３は、ＩＧＢＴのモードＭ４におけるコレクタ・エミッタ間の電圧Ｖｃｅの波形を示す図である。ここでは、ターンオフ時の２通りの信号波形を、実線によってコレクタ電流Ｉｃが大きい場合を、点線によって小さい場合を示している。

コレクタ電流Ｉｃが小電流の場合は、図９に示す帰還容量Ｃｇｃを逆充電する電流値も小さくなる結果、電圧Ｖｃｅの立ち上がり（ｄｖ/ｄｔ）は大電流時と比べて緩やかとなる。すなわち、ターンオフ指令に対するＩＧＢＴ５ｂのスイッチング時間が延びる。

そのためデッドタイムＴｄが短く設定されていると、コレクタ・エミッタ間の電圧Ｖｃｅが直流電圧Ｅｄに到達する前に対向アームのＩＧＢＴ５ａがターンオンする現象が発生する。

図１４は、ＩＧＢＴをターンオフする際の各部の電流、電圧信号波形を示す信号波形図である。また、図１５にはＩＧＢＴを用いたインバータの一部分を、図１６にはＩＧＢＴの等価回路を示す。ここでは、コレクタ電流Ｉｃが図１０に示すコレクタ電流Ｉｃよりも小さくなっている。

下アーム側の制御信号Ｓｂがオフ指令になった後、デッドタイムＴｄが経過した時刻ｔ０には対向アーム（上アーム）側のＩＧＢＴ５ａがターンオンする。そのとき、下アーム側でＩＧＢＴ５ｂのコレクタ・エミッタ間の電圧Ｖｃｅが直流電圧Ｅｄに達していないと、図１５に示すような直流短絡電流Ｉｓｈｔが流れ、帰還容量Ｃｇｃがこの直流短絡電流Ｉｓｈｔによって急速に逆充電される。

その際、ＩＧＢＴ５ａに流れ込む直流短絡電流Ｉｓｈｔは、図１６に示すようにゲート抵抗１５を経由する経路（一点鎖線により示す。）と、ゲート抵抗１５を経由しないでコレクタ・エミッタ間を流れる経路（点線により示す。）とが存在する。ここで、ゲート抵抗１５の抵抗値がある程度大きい場合や、ゲート駆動回路７，８内部の配線が長く、ここでは図示していない配線インダクタンスの値が大きい場合、回路インピーダンスが高くなって直流短絡電流Ｉｓｈｔが流れにくくなる。その結果、電流経路としては帰還容量Ｃｇｅを充電する直流短絡電流Ｉｓｈｔがメインとなるから、図１４に示すようにゲート・エミッタ間の電圧Ｖｇｅも上昇する。前述した式（１）によれば、ＩＧＢＴ５ａに流すことのできるコレクタ電流Ｉｃは、ゲート・エミッタ間の電圧Ｖｇｅの上昇に伴って増加するため、直流短絡電流Ｉｓｈｔとして流れるコレクタ電流値が増加する。
特開平５−１２９９１７号公報 特開２００４−２１５４５８号公報

こうして、コレクタ電流Ｉｃが増加すると電圧Ｖｇｅがさらに上昇するという正帰還的な現象が発生して、ＩＧＢＴ５ａには直流短絡電流Ｉｓｈｔが過大に流れてしまう。また、最終的にはコレクタ・エミッタ間の電圧Ｖｃｅが直流電圧Ｅｄに到達した瞬間に直流短絡電流Ｉｓｈｔを遮断するため、ターンオフ損失の増加、サージ電圧の増加、およびノイズ発生の増加などの問題が生じていた。

これらの問題に対処するには、たとえばゲート抵抗１５の低抵抗化や低配線インピーダンス化、またはデッドタイムＴｄを延ばすなどの対策が可能である。ところが、ゲート抵抗１５を低抵抗にすれば、通常の大電流遮断時にサージ電圧が高くなるという問題が生じる。また、デッドタイムＴｄを延ばした場合には、負荷として駆動されるモータの回転むらが増加するなど、一般に負荷側での制御性能が低下するという問題があった。そのため、いずれも完全な対策とはなりえないことから、従来ではこれらとのトレードオフ関係でゲート抵抗値やデッドタイムＴｄが設定されていた。

また、特許文献２に開示されている発明では、ゲート・エミッタ間の電圧Ｖｇｅが設定された所定値以下になった場合に、ＭＯＳＦＥＴなどのスイッチ素子によってＩＧＢＴのゲート・エミッタ間を短絡するようにしている。しかし、ここでの設定値を図９におけるモードＭ１のオン電圧値Ｖ_GE(on)と等しくした場合、ターンオフ用のゲート抵抗がほぼ０Ωとなるため急激なターンオフ動作でサージ電圧ΔＶが高くなって、サージ電圧障害が大きな問題となる。

一方、ゲート・エミッタ間の電圧Ｖｇｅの設定値をモードＭ３のゲートしきい値電圧Ｖｔｈと等しくすれば、コレクタ電流Ｉｃが小電流の場合のように、モードＭ２の期間が長くなったときに、モードＭ２の期間中に対向アームがオンして、前述と同様の正帰還的な大きい短絡電流が流れてしまうという問題があった。

本発明はこのような点に鑑みてなされたものであり、デッドタイムを必要最低限の長さに設定しても、小電流ターンオフ時の過大な短絡電流を確実に防止できる半導体素子のゲート駆動回路を提供することを目的とする。

本発明では、上記問題を解決するために、直流電源に対して電圧駆動型のパワー半導体素子を複数個用いて電力変換装置を構成するための半導体素子のゲート駆動回路において、前記パワー半導体素子をオンオフ制御するゲート駆動手段と、前記パワー半導体素子のゲート・エミッタ間にスイッチ回路を介して並列接続された非線形の抵抗手段と、前記ゲート駆動手段に対するオフ指令の出力より遅れて前記スイッチ回路をオン状態に切換えて保持する制御手段と、を備え、前記制御手段によって前記パワー半導体素子のゲート・エミッタ間に前記抵抗手段が接続された状態で、前記パワー半導体素子をターンオフするようにしたことを特徴とする半導体素子のゲート駆動回路が提供される。

本発明の半導体素子のゲート駆動回路によれば、小電流ターンオフ動作時でのコレクタ・エミッタ間の電圧の立ち上がり期間中に対向アームのパワー半導体素子がターンオンしたとき、パワー半導体素子のゲート・エミッタ端子と並列に接続された非線形の抵抗手段によってゲート・エミッタ間の電圧がクランプされるために、帰還容量Ｃｇｃを逆充電する短絡電流が流れてもゲート・エミッタ間の電圧は上昇せず、正帰還的に増加するような短絡電流を確実に防止できる。したがって、小電流ターンオフ時の過大な短絡電流現象は発生せず、損失やサージ電圧、あるいはノイズの大幅増加などの現象が防止できるとともに、デッドタイムが必要最小限で済むために負荷となるモータなどの制御性能の向上を図ることができる。

以下、図面を参照してこの発明の実施の形態について説明する。
（実施の形態１）
図１は、実施の形態１に係る半導体素子のゲート駆動回路を示す回路図である。ここでは、従来のゲート駆動回路とは異なる部分についてだけ説明することとし、図８に示す従来回路に対応する部分には同じ符号が付けてある。

ゲート駆動回路２０は、制御信号Ｓａが絶縁器１０を介して供給される従来回路に相当するものであって、ＩＧＢＴ５ａをオンオフ制御するためのゲート抵抗１３，１５の接続点がＩＧＢＴ５ａのゲートに接続されている。図８の従来回路と異なるのは、さらにＩＧＢＴ５ａのゲート・エミッタ間に、非線形の抵抗手段としてツェナーダイオード２１がＭＯＳＦＥＴなどのスイッチ素子２２を介して並列に接続されていること、およびゲート制御回路３０によってスイッチ素子２２がオンオフ制御されるようになっていることである。

ゲート制御回路３０は、第１の基準値Ｖｒｅｆ１を設定するための基準電源３１と、この第１の基準値Ｖｒｅｆ１とＩＧＢＴ５ａのゲート電位を比較するコンパレータ回路３２と、このコンパレータ回路３２の出力とスイッチ素子１４をオンオフ制御するスイッチング信号Ｓ２との論理積（アンド）演算を行う論理積回路３３と、セット端子（Ｓ）とリセット端子（Ｒ）を持つフリップフロップ（以下、ＳＲＦＦ回路という。）３４とから構成される。このゲート制御回路３０は、ゲート駆動回路２０に対する制御信号Ｓａがオフ指令に切換わった後に、ＭＯＳＦＥＴなどのスイッチ素子２２をオン状態に切換えて保持するように動作する。

図２は、ＩＧＢＴをターンオフする際の各部の電流、電圧信号波形を示す信号波形図である。
この図２に示すように、ゲート駆動回路２０では、ゲート・エミッタ間の電圧Ｖｇｅの検出値と第１の基準値Ｖｒｅｆ１とをコンパレータ回路３２にて比較し、電圧Ｖｇｅが第１の基準値Ｖｒｅｆ１以下となった場合であって、制御信号Ｓａがスイッチ素子１４をオンするようにＨレベルになったとき、ＳＲＦＦ回路３４が論理積回路３３からの論理積演算結果によってセットされる。このＳＲＦＦ回路３４は、論理積回路３３からの出力（Ｑ）をラッチするために挿入され、スイッチ素子２２をオンしている。ここでは、その後にＩＧＢＴ５ａへの制御信号Ｓａがオン指令に切換わって、スイッチング信号Ｓ２がＬレベルに立下ったとき、ＳＲＦＦ回路３４がリセットされ、スイッチ素子２２がオフされる。

ゲート・エミッタ間の電圧Ｖｇｅは、その電圧波形の変化との関係を図２に示すように、第１の基準値Ｖｒｅｆ１をゲート・コレクタ間容量Ｃｇｃの放電期間中（モードＭ２）におけるオン電圧値Ｖ_GE(on)より若干高めに設定した。

図３は、ＩＧＢＴ５ａにおけるコレクタ電流Ｉｃと電圧Ｖｇｅの概略の関係を示す特性図である。
ゲート駆動回路２０によって制御されるＩＧＢＴ５ａは、スイッチ素子１４がオンすると、そのゲート・エミッタ間の電圧Ｖｇｅがツェナーダイオード２１のツェナー電圧（降伏電圧）Ｖｚにクランプされる。したがって、コレクタ・エミッタ間の電圧Ｖｃｅが直流電圧Ｅｄに到達する前に対向アームのＩＧＢＴ５ｂがターンオンしても、極端な電圧Ｖｇｅの上昇は起こらず、その結果、図３に示すツェナーダイオード２１の特性に応じて、直流短絡電流Ｉｓｈｔを抑制することができる。

また、ツェナー電圧Ｖｚについては、低コレクタ電流時のオン電圧値Ｖ_GE(on)付近に設定するのが適当である。
以上に説明した実施の形態１に係る半導体素子のゲート駆動回路２０では、ＩＧＢＴ５ａのゲート・エミッタ間にスイッチ素子２２を介して並列接続されたツェナーダイオード２１と、ゲート駆動回路２０に対するオフ指令の出力より遅れてスイッチ素子２２をオン状態に切換えて保持するゲート制御回路３０を備え、ゲート制御回路３０では、ゲート駆動回路２０に対してオフ指令が出力された後、ＩＧＢＴ５ａのゲート電位が第１の基準値Ｖｒｅｆ１以下になったとき、スイッチ素子２２をオン状態に切換えて保持するようにしたので、ゲート制御回路３０によってＩＧＢＴ５ａのゲート・エミッタ間にツェナーダイオード２１が接続された状態でＩＧＢＴ５ａをターンオフできる。したがって、直流電源に対して電圧駆動型のパワー半導体素子を複数個用いて電力変換装置を構成したとき、ターンオフ時の損失を少なくして、サージ電圧の低減やノイズの低減が実現できる。

（実施の形態２）
図４は、実施の形態２に係る半導体素子のゲート駆動回路を示す回路図である。
ゲート駆動回路２０では、実施の形態１と同様に、ＩＧＢＴ５ａのゲート・エミッタ間に、非線形の抵抗手段としてツェナーダイオード２１がスイッチ素子２２を介して並列に接続されており、ゲート制御回路４０によってスイッチ素子２２がオンオフ制御される。

ゲート制御回路４０は、第２の基準値Ｖｒｅｆ２を設定するための基準電源４１と、この第２の基準値Ｖｒｅｆ２とＩＧＢＴ５ａのコレクタ・エミッタ間電位を比較するコンパレータ回路４２と、このコンパレータ回路４２の出力とスイッチ素子１４をオンオフ制御するスイッチング信号Ｓ２との論理積（アンド）演算を行う論理積回路４３と、セット端子（Ｓ）とリセット端子（Ｒ）を持つフリップフロップ（以下、ＳＲＦＦ回路という。）４４とから構成される。また、ＩＧＢＴ５ａのコレクタ・エミッタ間の電圧Ｖｃｅを検出するために、電流源回路２３とダイオード２４を設けている。このゲート制御回路４０は、ゲート駆動回路２０に対する制御信号Ｓａがオフ指令に切換わった後に、ＭＯＳＦＥＴなどのスイッチ素子２２をオン状態に切換えて保持するように動作する。

このように構成されたゲート駆動回路２０では、コレクタ・エミッタ間の電圧Ｖｃｅの検出値と第２の基準値Ｖｒｅｆ２とをコンパレータ回路４２にて比較し、電圧Ｖｃｅが第２の基準値Ｖｒｅｆ２以上となった場合であって、制御信号Ｓａがスイッチ素子１４をオンするようにＨレベルになったとき、ＳＲＦＦ回路４４は論理積回路４３からの論理積演算結果によってセットされ、スイッチ素子２２をオンすることができる。

ゲート制御回路４０におけるＳＲＦＦ回路４４は、実施の形態１のＳＲＦＦ回路３４と同様に機能するものであるが、すでに図１０に示した通りモードＭ２からモードＭ３への移行過程での電圧Ｖｃｅが概ねオン電圧値Ｖ_GE(on)と等しくなることから、ここでは、第２の基準値Ｖｒｅｆ２を、Ｖｒｅｆ２≦Ｖ_GE(on)のように設定することが望ましい。

図４に示すゲート駆動回路２０では、電流源回路２３とＩＧＢＴ５ａのコレクタとの間に接続されたダイオード２４のアノード電位によって、電圧Ｖｃｅを検出している。しかし、これ以外であっても、たとえば抵抗分圧回路などによって、電圧Ｖｃｅの検出回路を構成することが可能である。

（実施の形態３）
図５は、実施の形態３に係る半導体素子のゲート駆動回路を示す回路図である。
ゲート駆動回路２０は、スイッチ素子２２をオンオフ制御するためのゲート制御回路３０（実施の形態１）あるいはゲート制御回路４０（実施の形態２）に加えて、ＩＧＢＴ５ａがターンオフするとき、それ以前に流れていたコレクタ電流Ｉｃの電流値を検出する電流値検出回路５０を備えている。ただし、図５のゲート駆動回路２０ではゲート制御回路３０，４０などの記載が省略されている。

電流値検出回路５０は、第３の基準値Ｖｒｅｆ３を設定するための基準電源５１と、この第３の基準値Ｖｒｅｆ３とＩＧＢＴ５ａのコレクタ電流値を比較するコンパレータ回路５２と、このコンパレータ回路５２の出力を、スイッチ素子１４をオンオフ制御するスイッチング信号Ｓ２によってサンプリングするサンプルホールド回路５３と、このサンプルホールド回路５３の出力とゲート制御回路の出力との論理積（アンド）演算を行う論理積回路５４とから構成される。この電流値検出回路５０では、サンプルホールド回路５３において、コレクタ電流の大きさを検出するタイミングがスイッチング信号Ｓ２の立ち上がりの時点に設定されている。また、論理積回路５４には、ゲート制御回路３０（実施の形態１）あるいはゲート制御回路４０（実施の形態２）におけるスイッチ素子２２への入力信号が供給されている。したがって、図１や図４に示すゲート駆動回路２０において、スイッチ素子２２をオンさせるための信号線５５上に論理積回路５４を設けて、ＩＧＢＴ５ａがターンオフするときのコレクタ電流Ｉｃの検出値が第３の基準値Ｖｒｅｆ３以下のときだけ、スイッチ素子２２をオンさせるようなアルゴリズムが構成できる。

この電流値検出回路５０では、ＩＧＢＴ５ａの第２エミッタからの電流をセンス抵抗２５に流し、このセンス抵抗２５の両端の電圧値を検出することによって、コンパレータ回路５２でコレクタ電流Ｉｃが設定電流値以下か、あるいは設定電流値以上かの判断が行われ、アーム短絡現象が発生する可能性がある小電流のときだけ、ゲート制御回路３０あるいはゲート制御回路４０を動作させることができる。すなわち、ＩＧＢＴ５ａのターンオフする時間が延び、上下アーム短絡現象が発生する可能性がある小電流のときのみ、ゲート制御回路３０あるいはゲート制御回路４０を動作させれば、デッドタイムＴｄを必要最低限の長さに設定した場合であっても、小電流ターンオフ時の過大な短絡電流を確実に防止できる。

なお、ＩＧＢＴ５ａをターンオフするときのコレクタ電流を検出する方法として、図示しない電流トランス（ＣＴ）、あるいはメインのＩＧＢＴ５ａと直列に接続された抵抗などから、それらの両端電圧を検出することも可能である。

（実施の形態４）
図６は、実施の形態４に係る半導体素子のゲート駆動回路を示す回路図である。
ゲート駆動回路２０は、実施の形態１と同様に、ＩＧＢＴ５ａのゲート・エミッタ間に、非線形の抵抗手段としてツェナーダイオード２１がＭＯＳＦＥＴなどのスイッチ素子２２を介して並列に接続され、さらに、このツェナーダイオード２１とスイッチ素子２２との直列回路をゲート制御回路６０によって制御している。

ゲート制御回路６０は、具体的には、たとえばディレイ回路とワンショット回路からなり、制御信号Ｓａがスイッチ素子１４をオンするようにＨレベルになった後、ディレイ回路においてデッドタイムＴｄとほぼ等しい時間Ｔｚに設定された遅延期間が経過したときに、ワンショット回路が動作して、所定のオン期間Ｔｏｎだけスイッチ素子２２をオン状態に切換えて保持するように動作する。

なお、スイッチ素子２２をオン状態に保持するオン期間Ｔｏｎは、ツェナーダイオード２１の特性に応じて決定できる。たとえば、このオン期間Ｔｏｎとして図３に示す電流値ＩｚでＩＧＢＴ５ａの帰還容量を逆充電するだけの時間が設定されていればよい。

以上の各実施の形態１〜４によれば、従来のゲート制御回路と比較して、ターンオフ損失の低減、サージ電圧の低減、発生ノイズの低減化が実現できる。したがって、電力変換装置を構成する電圧駆動型のパワー半導体素子、たとえばＩＧＢＴの定格ダウン、あるいはインバータ回路などの放熱器の小型化などにより、安価な電力変換システムの構築が可能になる。また、デッドタイムの短縮化によって、モータなどの負荷側での制御性能も向上する。

実施の形態１に係る半導体素子のゲート駆動回路を示す回路図である。 ＩＧＢＴをターンオフする際の各部の電流、電圧信号波形を示す信号波形図である。 ＩＧＢＴにおけるコレクタ電流Ｉｃと電圧Ｖｇｅの概略の関係を示す特性図である。 実施の形態２に係る半導体素子のゲート駆動回路を示す回路図である。 実施の形態３に係る半導体素子のゲート駆動回路を示す回路図である。 実施の形態４に係る半導体素子のゲート駆動回路を示す回路図である。 ＩＧＢＴを用いたインバータの一般的な構成例を示す回路図である。 従来のゲート駆動回路の具体的な回路構成を示す回路図である。 下アームを構成するＩＧＢＴの等価回路を示す回路図である。 ＩＧＢＴをターンオフする際の各部の電流、電圧信号波形を示す信号波形図である。 電力変換装置の制御回路の構成を示すブロック図である。 ＩＧＢＴに出力される制御信号Ｓａ，Ｓｂを示すタイミング図である。 ＩＧＢＴのモードＭ４におけるコレクタ・エミッタ間の電圧Ｖｃｅの波形を示す図である。 ＩＧＢＴをターンオフする際の各部の電流、電圧信号波形を示す信号波形図である。 ＩＧＢＴを用いたインバータの一部分を示す回路図である。 ＩＧＢＴの等価回路を示す回路図である。

符号の説明

１ 直流電源回路
２ インバータ回路
３ 負荷
４ 配線インダクタンス
５ａ〜５ｆ ＩＧＢＴ
６ａ〜６ｆ ダイオード
７，８ ゲート駆動回路
９ 制御回路
１０ 絶縁器
１１ 直流電源（Ｖｇ）
１２，１４ スイッチ素子
１３ ゲート抵抗（ターンオン用）
１５ ゲート抵抗（ターンオフ用）
２０ ゲート駆動回路
２１ ツェナーダイオード
２２ スイッチ素子
２３ 電流源回路
２４ ダイオード
２５ センス抵抗
３０，４０ ゲート制御回路
３１ 基準電源
３２ コンパレータ回路
３３ 論理積回路
３４ ＳＲＦＦ回路（フリップフロップ）
４１ 基準電源
４２ コンパレータ回路
４３ 論理積回路
４４ ＳＲＦＦ回路（フリップフロップ）
５０ 電流値検出回路
５１ 基準電源
５２ コンパレータ回路
５３ サンプルホールド回路
５４ 論理積回路
６０ ゲート制御回路

Claims (10)

1. 直流電源に対して電圧駆動型のパワー半導体素子を複数個用いて電力変換装置を構成するための半導体素子のゲート駆動回路において、
   前記パワー半導体素子をオンオフ制御するゲート駆動手段と、
   前記パワー半導体素子のゲート・エミッタ間にスイッチ回路を介して並列接続された非線形の抵抗手段と、
   前記ゲート駆動手段に対するオフ指令の出力より遅れて前記スイッチ回路をオン状態に切換えて保持する制御手段と、
   を備え、
   前記制御手段によって前記パワー半導体素子のゲート・エミッタ間に前記抵抗手段が接続された状態で、前記パワー半導体素子をターンオフするようにしたことを特徴とする半導体素子のゲート駆動回路。
2. 前記制御手段は、前記ゲート駆動手段に対してオフ指令が出力された後、前記電力変換装置の上下アームをなす前記パワー半導体素子の制御信号に対して短絡防止用に設定されたデッドタイムとほぼ等しい時間だけ経過したとき、前記スイッチ回路をオン状態に切換えて保持するようにしたことを特徴とする請求項１記載の半導体素子のゲート駆動回路。
3. 前記制御手段は、前記パワー半導体素子の帰還容量を逆充電するための必要な時間だけ、前記スイッチ回路をオン状態に切換えて保持するようにしたことを特徴とする請求項１記載の半導体素子のゲート駆動回路。
4. 前記抵抗手段は、所定の降伏電圧を有するツェナーダイオードであって、
   前記降伏電圧が、前記パワー半導体素子をターンオフする際に前記帰還容量に正方向に充電された電荷が放電する間のゲート・エミッタ間の電圧とほぼ等しく設定されていることを特徴とする請求項３記載の半導体素子のゲート駆動回路。
5. 前記制御手段は、前記ゲート駆動手段に対してオフ指令が出力された後、前記パワー半導体素子のゲート電位が第１の基準値以下になったとき、前記スイッチ回路をオン状態に切換えて保持するようにしたことを特徴とする請求項４記載の半導体素子のゲート駆動回路。
6. 前記第１の基準値が、前記ツェナーダイオードの前記降伏電圧より高く設定されていることを特徴とする請求項５記載の半導体素子のゲート駆動回路。
7. 前記制御手段は、前記ゲート駆動手段に対してオフ指令が出力された後、前記パワー半導体素子のコレクタ・エミッタ間電位が第２の基準値以上になったとき、前記スイッチ回路をオン状態に切換えて保持するようにしたことを特徴とする請求項４記載の半導体素子のゲート駆動回路。
8. 前記第２の基準値が、前記ツェナーダイオードの降伏電圧より低く設定されていることを特徴とする請求項７記載の半導体素子のゲート駆動回路。
9. 前記制御手段は、さらに前記パワー半導体素子をターンオフさせる以前に流れていたコレクタ電流値を検出する電流値検出回路を備え、
   前記電流値検出回路は、前記ゲート駆動手段に対してオフ指令が出力された後、前記コレクタ電流値が第３の基準値以下になったとき前記スイッチ回路をオン状態に切換えて保持するようにしたことを特徴とする請求項１記載の半導体素子のゲート駆動回路。
10. 前記ゲート駆動手段は、駆動用の直流電源と、前記直流電源の正極側と前記パワー半導体素子との間を接続するターンオン用のスイッチ素子および抵抗素子からなる第１の直列回路と、前記直流電源の負極側と前記パワー半導体素子との間を接続するターンオフ用のスイッチ素子および抵抗素子からなる第２の直列回路とから構成されていることを特徴とする請求項１記載の半導体素子のゲート駆動回路。
    

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