JP2020167915A - スイッチ制御回路 - Google Patents

Abstract

【課題】スイッチング制御を適正に行うことができるスイッチ制御回路を提供する。【解決手段】ゲート駆動回路１は、メイン制御回路１０と、ゲート抵抗器Ｒと、補助スイッチＱ２と、補助制御回路２０と、を備える。補助制御回路２０は、メイン制御回路１０からオン電圧Ｈ１が出力された場合、このオン電圧Ｈ１と同じタイミングでオフ電圧Ｌ２を補助スイッチＱ２に出力する。一方、補助制御回路２０は、メイン制御回路１０からオフ電圧Ｌ１が出力された場合、このオフ電圧Ｌ１が出力されたタイミングから一定時間Ｔ遅延させたタイミングでオン電圧Ｈ２を補助スイッチＱ２に出力する。【選択図】図２

Description

本発明は、スイッチ制御回路に関する。

従来、スイッチ制御回路として、例えば、特許文献１には、電流を通電又は遮断するスイッチングデバイスと、当該スイッチングデバイスのゲート端子を制御するゲートドライバと、当該ゲートドライバとゲート端子との間に設けられる抵抗と、当該抵抗に並列に接続されるダイオードとを備えるゲート駆動回路が開示されている。ゲート駆動回路は、ゲート端子及びソース端子間のキャパシタンスをダイオード介してゲートドライバ側に放電することでスイッチングデバイスが誤ってオンすることを抑制している。

特開２０１５−１５４５９１号公報

ところで、上述の特許文献１に記載のゲート駆動回路は、例えば、スイッチングデバイスのオフに起因して流れる突入電流がダイオードを介してゲートドライバ側に流れ、これにより、絶対最大定格を超える電流が流れるおそれがある。

そこで、本発明は、上記に鑑みてなされたものであって、スイッチング制御を適正に行うことができるスイッチ制御回路を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明に係るスイッチ制御回路は、電源からの電流を入力する電源用入力端子、前記電源用入力端子から入力した電流を出力する電源用出力端子、及び、電源用オン信号に基づいて前記電源用入力端子から前記電源用出力端子に流れる電流を通電し電源用オフ信号に基づいて前記電源用入力端子から前記電源用出力端子に流れる電流を遮断する電源用制御端子を有する電源スイッチの前記電源用制御端子に接続され、前記電源用オン信号及び前記電源用オフ信号を前記電源用制御端子に出力するメイン制御回路と、前記メイン制御回路と前記電源用制御端子との間に設けられる抵抗器と、前記抵抗器と前記電源用制御端子と間に接続される補助用入力端子、グランドに接続される補助用出力端子、及び、補助用オン信号に基づいて前記補助用入力端子から前記補助用出力端子に流れる電流を通電し補助用オフ信号に基づいて前記補助用入力端子から前記補助用出力端子に流れる電流を遮断する補助用制御端子を有する補助スイッチと、前記メイン制御回路及び前記補助スイッチに接続され前記メイン制御回路から出力される信号に基づいて前記補助スイッチを通電又は遮断する補助制御回路と、を備え、前記補助制御回路は、前記メイン制御回路から前記電源用オン信号が出力された場合、前記電源用オン信号と同じタイミングで前記補助用オフ信号を前記補助スイッチに出力し、前記メイン制御回路から前記電源用オフ信号が出力された場合、前記電源用オフ信号が出力されたタイミングから一定時間遅延させたタイミングで前記補助用オン信号を前記補助スイッチに出力することを特徴とする。

上記スイッチ制御回路において、アノード端子が前記抵抗器と前記電源用制御端子と間に接続されカソード端子が前記補助用入力端子に接続され前記電源用オン信号の電圧であるオン電圧よりも小さい順方向電圧であり前記電源用制御端子に印加される電流を調整して前記補助スイッチを介して前記グランドに流すダイオードを備えることが好ましい。

上記スイッチ制御回路において、前記補助スイッチは、前記補助用入力端子から前記補助用出力端子に流れる電流を調整することが好ましい。

本発明に係るスイッチ制御回路は、電流を入力する電源用入力端子、前記電源用入力端子から入力した電流を出力する電源用出力端子、及び、前記電源用入力端子から前記電源用出力端子に流れる電流を通電又は遮断する電源用制御端子を含んで構成される電源スイッチの前記電源用制御端子に接続され、前記電源用制御端子にオン電圧を印加することで前記電源スイッチをオンして通電させ前記電源用制御端子にオフ電圧を印加することで前記電源スイッチをオフして遮断するメイン制御回路と、前記メイン制御回路と前記電源用制御端子との間に設けられる抵抗器と、アノード端子が前記抵抗器と前記電源用制御端子と間に接続されカソード端子がグランドに接続され前記オン電圧よりも小さい順方向電圧であり前記電源用制御端子に印加される電流を前記グランドに流すダイオードと、前記ダイオードに流れる電流を通電又は遮断する補助スイッチと、前記補助スイッチをオンして前記ダイオードを通電し前記補助スイッチをオフして前記ダイオードを遮断する補助制御回路と、を備え、前記補助制御回路は、前記電源スイッチがオンの場合、前記補助スイッチをオフし、前記電源スイッチがオフの場合、前記補助スイッチをオンし、前記補助スイッチをオンする場合、前記電源スイッチをオフに切り替えた時点から一定期間、前記補助スイッチをオンせずに当該補助スイッチのオフを維持し前記ダイオードの遮断を継続することで、前記電源スイッチのオフに起因して当該電源スイッチの寄生容量により発生する突入電流を前記抵抗器に流すことを特徴とするスイッチ制御回路。

本発明に係るスイッチ制御回路は、電源用オフ信号が出力されたタイミングから一定時間遅延させたタイミングで補助用オン信号を補助スイッチに出力するので、メインスイッチのオフに起因する突入電流を抵抗器に流し当該抵抗器により突入電流を制限して回路を保護することができ、この結果、スイッチング制御を適正に行うことができる。

図１は、第１実施形態に係るＤＣ／ＤＣコンバータの構成例を示すブロック図である。 図２は、第１実施形態に係るゲート駆動回路の構成例を示す回路図である。 図３は、第１実施形態に係るゲート駆動回路の動作例を示すシーケンスチャートである。 図４は、第１実施形態に係るゲート端子及びソース端子間の寄生容量を示す回路である。 図５は、第１実施形態に係るラッシュカレントを示す図である。 図６は、第２実施形態に係るゲート駆動回路の構成例を示す回路図である。 図７は、第２実施形態に係るゲート駆動回路の動作例を示すシーケンスチャートである。 図８は、第２実施形態に係るゲート駆動回路のシミュレーション結果を示す図である。 図９は、第２実施形態の変形例に係る遅延回路の構成例を示す回路図である。

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。更に、以下に記載した構成は適宜組み合わせることが可能である。また、本発明の要旨を逸脱しない範囲で構成の種々の省略、置換又は変更を行うことができる。

〔第１実施形態〕
図面を参照しながら第１実施形態に係る電源装置１００のゲート駆動回路１について説明する。図１は、第１実施形態に係る電源装置１００の構成例を示すブロック図である。図２は、第１実施形態に係るゲート駆動回路１の構成例を示す回路図である。図３は、第１実施形態に係るゲート駆動回路１の動作例を示すシーケンスチャートである。図４は、第１実施形態に係るゲート端子ｇ１及びソース端子ｓ１間の寄生容量Ｃｇｓを示す回路である。図５は、第１実施形態に係るラッシュカレントＩｇを示す図である。

電源装置１００は、降圧絶縁型のＤＣ／ＤＣコンバータを含んで構成され、高圧バッテリ１０１と、スイッチング回路１０２と、絶縁トランス１０３と、整流回路１０４と、平滑回路１０５とを備える。高圧バッテリ１０１は、高圧の直流電力を供給する電源である。高圧バッテリ１０１は、スイッチング回路１０２に接続され、直流電力をスイッチング回路１０２に出力する。

スイッチング回路１０２は、直流電力を交流電力に変換する回路である。スイッチング回路１０２は、電流を通電又は遮断する４つのパワーデバイスＱ１ａ〜Ｑ１ｄを有し、これらのパワーデバイスＱ１ａ〜Ｑ１ｄによりフルブリッジ回路を構成している。スイッチング回路１０２は、各パワーデバイスＱ１ａ〜Ｑ１ｄをオン又はオフすることにより、高圧バッテリ１０１から供給された直流電力を交流電力に変換する。スイッチング回路１０２は、絶縁トランス１０３に接続され、変換した交流電力を絶縁トランス１０３に出力する。

絶縁トランス１０３は、電気的に絶縁された変圧器である。絶縁トランス１０３は、スイッチング回路１０２に接続され、当該スイッチング回路１０２から出力された交流電力の電圧を降圧する。絶縁トランス１０３は、整流回路１０４に接続され、降圧した交流電力を整流回路１０４に出力する。

整流回路１０４は、交流電力を直流電力に整流する回路である。整流回路１０４は、絶縁トランス１０３に接続され、当該絶縁トランス１０３から出力された交流電力を直流電力に変換する。整流回路１０４は、平滑回路１０５に接続され、変換した直流電力を平滑回路１０５に出力する。

平滑回路１０５は、直流電力の脈流を平滑化する回路である。平滑回路１０５は、整流回路１０４に接続され、当該整流回路１０４から出力される直流電力の脈流を平滑化する。平滑回路１０５は、図示しない負荷部（例えば補器）に接続され、平滑化した直流電力を負荷部に出力する。

そして、上述のスイッチング回路１０２は、図２に示すように、各パワーデバイスＱ１ａ〜Ｑ１ｄをそれぞれ駆動するゲート駆動回路１を有している。本実施形態では、各パワーデバイスＱ１ａ〜Ｑ１ｄのうち、パワーデバイスＱ１ａを駆動するゲート駆動回路１について詳細に説明するが、他のパワーデバイスＱ１ｂ、１ｃ、１ｄを駆動する場合にも、同等のゲート駆動回路１を用いる。

パワーデバイスＱ１ａは、電流を通電又は遮断するものであり、例えば、ＷＢＧ（Ｗｉｄｅ Ｂａｎｄ Ｇａｐ）半導体であるＳｉＣ−ＭＯＳＦＥＴ（Ｍｅｔａｌ-Ｏｘｉｄｅ-Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ-Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＧａＮ-ＨＥＭＴ等である。パワーデバイスＱ１ａは、図２に示すように、電源用入力端子としてのドレイン端子ｄ１と、電源用出力端子としてのソース端子ｓ１と、電源用制御端子としてのゲート端子ｇ１とを含んで構成される。

ドレイン端子ｄ１は、電流を入力する端子である。ドレイン端子ｄ１は、電源装置１００の電源側に接続され、当該電源から流れる電流を入力する。ソース端子ｓ１は、ドレイン端子ｄ１から入力した電流を出力する端子である。ソース端子ｓ１は、負荷部側に接続され、ドレイン端子ｄ１から入力した電流を負荷部側に出力する。

ゲート端子ｇ１は、ドレイン端子ｄ１からソース端子ｓ１に流れる電流を通電又は遮断する端子である。ゲート端子ｇ１は、メイン制御回路１０の接続端子に接続され、当該メイン制御回路１０により印加されるメイン制御電圧Ｖ１gs（図３参照）に基づいて、ドレイン端子ｄ１からソース端子ｓ１に流れる電流を通電又は遮断する。ゲート端子ｇ１は、例えば、メイン制御電圧Ｖ１gsとしてオン電圧（電源用オン信号）Ｈ１が印加されると、ドレイン端子ｄ１からソース端子ｓ１に流れる電流を通電する。一方、ゲート端子ｇ１は、メイン制御電圧Ｖ１gsとしてオフ電圧（電源用オフ信号）Ｌ１が印加されると、ドレイン端子ｄ１からソース端子ｓ１に流れる電流を遮断する。ここで、オン電圧Ｈ１は、パワーデバイスＱ１ａを通電させるための電圧であり、オフ電圧Ｌ１よりも高い電圧である。オフ電圧Ｌ１は、パワーデバイスＱ１ａを遮断させるための電圧であり、オン電圧Ｈ１よりも低い電圧である。

ゲート駆動回路１は、パワーデバイスＱ１ａのゲート端子ｇ１を制御するものである。ゲート駆動回路１は、メイン制御回路１０と、抵抗器としてのゲート抵抗器Ｒと、ダイオードＤと、補助スイッチＱ２と、補助制御回路２０とを備える。

メイン制御回路１０は、パワーデバイスＱ１ａを制御するものである。メイン制御回路１０は、ゲート抵抗器Ｒを介してパワーデバイスＱ１ａのゲート端子ｇ１に接続されている。メイン制御回路１０は、ゲート端子ｇ１にオン電圧Ｈ１を印加することにより、パワーデバイスＱ１ａをオンして当該パワーデバイスＱ１ａを通電させる。一方、メイン制御回路１０は、ゲート端子ｇ１にオフ電圧Ｌ１を印加することにより、パワーデバイスＱ１ａをオフして当該パワーデバイスＱ１ａを遮断する。

ゲート抵抗器Ｒは、メイン制御回路１０とパワーデバイスＱ１ａとの間に設けられている。ゲート抵抗器Ｒは、一端がメイン制御回路１０の接続端子に接続され、他端がパワーデバイスＱ１ａのゲート端子ｇ１に接続されている。ゲート抵抗器Ｒは、メイン制御回路１０の接続端子からパワーデバイスＱ１ａのゲート端子ｇ１に流れる電流を流れ難くし、且つ、パワーデバイスＱ１ａのゲート端子ｇ１からメイン制御回路１０の接続端子に流れる電流を流れ難くしている。

ダイオードＤは、電流を一方向に流すものである。ダイオードＤは、例えば、順方向電圧が相対的に低く且つ高速であるＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）等が適用されることが好ましい。ダイオードＤは、アノード端子ａｄ１と、カソード端子ｃｄ１とを有する。アノード端子ａｄ１は、ゲート抵抗器Ｒとゲート端子ｇ１と間に接続され、カソード端子ｃｄ１は、グランドに接続されている。この例では、カソード端子ｃｄ１は、補助スイッチＱ２を介してパワーデバイスＱ１ａのソース端子ｓ１に接続されている。

ダイオードＤは、当該ダイオードＤの順方向電圧がオン電圧Ｈ１よりも小さい。これにより、ダイオードＤは、補助スイッチＱ２がオンの場合、パワーデバイスＱ１ａのゲート端子ｇ１及びソース端子ｓ１の間に並列に接続されるので、パワーデバイスＱ１ａのゲート端子ｇ１に印加される電流（貫通電流）をソース端子ｓ１側に流すことができる。これにより、ダイオードＤは、誤点弧が発生することを抑制できる。ここで、誤点弧とは、ハーフブリッジ回路等において、他アームのスイッチング素子のオンオフ（ＯＮ／ＯＦＦ）動作により自らのパワーデバイスＱ１ａのドレイン端子ｄ１とゲート端子ｇ１との間の寄生容量を貫通する貫通電流が流れ、この貫通電流によりパワーデバイスＱ１ａが誤ってオンする現象である。

補助スイッチＱ２は、電流を通電又は遮断するものであり、例えば、小信号Ｓｉ−ＭＯＳＦＥＴまたはＪＦＥＴである。補助スイッチＱ２は、ダイオードＤのカソード端子ｃｄ１とパワーデバイスＱ１ａのソース端子ｓ１とを接続する接続点Ｐと、ダイオードＤのカソード端子ｃｄ１との間に設けられる。補助スイッチＱ２は、補助用入力端子としてのドレイン端子ｄ２と、補助用出力端子としてのソース端子ｓ２と、補助用制御端子としてのゲート端子ｇ２とを含んで構成される。ドレイン端子ｄ２は、電流を入力する端子である。ドレイン端子ｄ２は、ダイオードＤを介してゲート抵抗器Ｒとゲート端子ｇ１と間に接続される。つまり、ドレイン端子ｄ２は、ダイオードＤのカソード端子ｃｄ１に接続され、当該カソード端子ｃｄ１から流れる電流を入力する。ソース端子ｓ２は、パワーデバイスＱ１ａのソース端子ｓ１に接続され、ドレイン端子ｄ２から入力した電流をパワーデバイスＱ１ａのソース端子ｓ１側（グランド側）に出力する。

ゲート端子ｇ２は、補助制御回路２０の接続端子に接続され、当該補助制御回路２０により印加される補助制御電圧Ｖ２gs（図３参照）に基づいて、ドレイン端子ｄ２からソース端子ｓ２に流れる電流を通電又は遮断する。ゲート端子ｇ２は、例えば、補助制御電圧Ｖ２gsとしてオン電圧Ｈ２（補助用オン信号）が印加されると、ドレイン端子ｄ２からソース端子ｓ２に流れる電流を通電する。一方、ゲート端子ｇ２は、補助制御電圧Ｖ２gsとしてオフ電圧Ｌ２（補助用オフ信号）が印加されると、ドレイン端子ｄ２からソース端子ｓ２に流れる電流を遮断する。これにより、補助スイッチＱ２は、ダイオードＤに流れる電流を通電又は遮断することができる。ここで、オン電圧Ｈ２は、補助スイッチＱ２を通電させるための電圧であり、オフ電圧Ｌ２よりも高い電圧である。オフ電圧Ｌ２は、補助スイッチＱ２を遮断させるための電圧であり、オン電圧Ｈ２よりも低い電圧である。

補助制御回路２０は、補助スイッチＱ２のゲート端子ｇ２に接続されている。補助制御回路２０は、ゲート端子ｇ２にオン電圧Ｈ２を印加することにより、補助スイッチＱ２をオンしてダイオードＤを通電させる。一方、補助制御回路２０は、ゲート端子ｇ２にオフ電圧Ｌ２を印加することにより、補助スイッチＱ２をオフしてダイオードＤを遮断する。

補助制御回路２０は、さらにメイン制御回路１０に接続されている。補助制御回路２０は、メイン制御回路１０がパワーデバイスＱ１ａをオンオフする制御に基づいて、補助スイッチＱ２をオンオフする。補助制御回路２０は、例えば、図３に示すように、メイン制御回路１０がオン電圧Ｈ１をゲート端子ｇ１に印加しパワーデバイスＱ１ａをオンする場合、オン電圧Ｈ１と同じタイミングでオフ電圧Ｌ２をゲート端子ｇ２に印加し補助スイッチＱ２をオフする。これにより、補助制御回路２０は、パワーデバイスＱ１ａをオンする場合に、パワーデバイスＱ１ａのゲート端子ｇ１に流れる電流がダイオードＤを介してパワーデバイスＱ１ａのソース端子ｓ１側に流れることを防止することができる。

一方、補助制御回路２０は、メイン制御回路１０がオフ電圧Ｌ１をゲート端子ｇ１に印加しパワーデバイスＱ１ａをオフする場合、オン電圧Ｈ２をゲート端子ｇ２に印加し補助スイッチＱ２をオンする。これにより、補助制御回路２０は、パワーデバイスＱ１ａがオフの場合に、ゲート端子ｇ１に対して、他のメインスイッチのＯＮ／ＯＦＦによる放射ノイズから発生する電流を、ダイオードＤを介してパワーデバイスＱ１ａのソース端子ｓ１側に流すことができ、誤点弧が発生することを抑制できる。

そして、補助制御回路２０は、補助スイッチＱ２をオンする場合、パワーデバイスＱ１ａをオフしたタイミングから一定時間Ｔ、遅延させたタイミングで補助スイッチＱ２をオンする。補助制御回路２０は、例えば、図３に示すように、パワーデバイスＱ１ａをオフに切り替えた時点ｔ１から時点ｔ２までの一定時間Ｔ、補助スイッチＱ２をオンせずに当該補助スイッチＱ２のオフを維持しダイオードＤの遮断を継続する。これにより、補助制御回路２０は、パワーデバイスＱ１ａのオフに起因して発生するラッシュカレント（突入電流）Ｉｇ（図５等参照）をゲート抵抗器Ｒに流し、このゲート抵抗器ＲによりラッシュカレントＩｇを制限することができる。つまり、補助制御回路２０は、ラッシュカレントＩｇをダイオードＤを介してパワーデバイスＱ１ａのソース端子ｓ１側に流さずにゲート抵抗器Ｒに流すように制御する。

ここで、パワーデバイスＱ１ａは、当該パワーデバイスＱ１ａのオフに起因して当該パワーデバイスＱ１ａの寄生容量Ｃｇｓ（図４参照）によりラッシュカレントＩｇが発生する。ラッシュカレントＩｇは、ダイオードＤ等の絶対最大定格を超える可能性がある過電流である。パワーデバイスＱ１ａのオフに起因して発生するラッシュカレントＩｇは、パワーデバイスＱ１ａ側からゲート抵抗器Ｒ又はダイオードＤに向けて流れる。寄生容量Ｃｇｓは、図４に示すように、パワーデバイスＱ１ａのゲート端子ｇ１及びソース端子ｓ１の間に寄生する容量である。

補助制御回路２０は、ラッシュカレントＩｇが流れた後、時点ｔ２で補助スイッチＱ２をオンする。そして、補助制御回路２０は、メイン制御回路１０がオフしている期間（時点ｔ２から時点ｔ３までの間）、補助スイッチＱ２のオンを継続し、その後、メイン制御回路１０がパワーデバイスＱ１ａをオンする時点ｔ３で、補助スイッチＱ２をオフする。

なお、パワーデバイスＱ１ａは、当該パワーデバイスＱ１ａのオフの場合だけでなく、当該パワーデバイスＱ１ａのオンの場合にも当該パワーデバイスＱ１ａの寄生容量ＣｇｓによりラッシュカレントＩｇが発生する。パワーデバイスＱ１ａのオンに起因して発生するラッシュカレントＩｇは、メイン制御回路１０からゲート抵抗器Ｒを介してパワーデバイスＱ１ａに流れるが、この場合、ゲート抵抗器Ｒを介して流れるので、その最大電流が「ゲート電圧値／ゲート抵抗器値」に制限されるので、回路は保護される。

以上のように、第１実施形態に係るゲート駆動回路１は、メイン制御回路１０と、ゲート抵抗器Ｒと、補助スイッチＱ２と、補助制御回路２０と、を備える。パワーデバイスＱ１ａは、電源からの電流を入力するドレイン端子ｄ１、ドレイン端子ｄ１から入力した電流を出力するソース端子ｓ１、及び、オン電圧Ｈ１に基づいてドレイン端子ｄ１からソース端子ｓ１に流れる電流を通電しオフ電圧Ｌ１に基づいてドレイン端子ｄ１からソース端子ｓ１に流れる電流を遮断するゲート端子ｇ１を有する。メイン制御回路１０は、パワーデバイスＱ１ａのゲート端子ｇ１に接続され、オン電圧Ｈ１及びオフ電圧Ｌ１をゲート端子ｇ１に出力する。ゲート抵抗器Ｒは、メイン制御回路１０とゲート端子ｇ１との間に設けられる。補助スイッチＱ２は、ゲート抵抗器Ｒとゲート端子ｇ１と間に接続されるドレイン端子ｄ２、グランドに接続されるソース端子ｓ２、及び、オン電圧Ｈ２に基づいてドレイン端子ｄ２からソース端子ｓ２に流れる電流を通電しオフ電圧Ｌ２に基づいてドレイン端子ｄ２からソース端子ｓ２に流れる電流を遮断するゲート端子ｇ２を有する。補助制御回路２０は、メイン制御回路１０及び補助スイッチＱ２に接続され、メイン制御回路１０から出力される信号に基づいて補助スイッチＱ２を通電又は遮断する。補助制御回路２０は、例えば、メイン制御回路１０からオン電圧Ｈ１が出力された場合、このオン電圧Ｈ１と同じタイミングでオフ電圧Ｌ２を補助スイッチＱ２に出力する。一方、補助制御回路２０は、メイン制御回路１０からオフ電圧Ｌ１が出力された場合、このオフ電圧Ｌ１が出力されたタイミングから一定時間Ｔ遅延させたタイミングでオン電圧Ｈ２を補助スイッチＱ２に出力する。

この構成により、ゲート駆動回路１は、パワーデバイスＱ１ａが誤ってオンする誤点弧を抑制することができる。ゲート駆動回路１は、パワーデバイスＱ１ａのオフに起因して流れるラッシュカレントＩｇをゲート抵抗器Ｒに流すことで当該ゲート抵抗器ＲによりラッシュカレントＩｇを制限することができる。これにより、ゲート駆動回路１は、ラッシュカレントＩｇがダイオードＤを介してグランド（例えばソース端子ｓ１）に流れることを抑制することができ、ダイオードＤを含むソース端子ｓ１側の回路を保護することができる。この結果、ゲート駆動回路１は、スイッチング制御を適正に行うことができる。近年、パワーデバイスの高速化が進み、スイッチング周波数も高周波数となっており、単位時間にラッシュカレントＩｇが発生する頻度も増えている。ゲート駆動回路１は、このような状況において、ラッシュカレントＩｇを適正に抑制することができるので特に有用である。

上記ゲート駆動回路１は、ダイオードＤを備える。ダイオードＤは、アノード端子ａｄ１がゲート抵抗器ＲとパワーデバイスＱ１ａのゲート端子ｇ１と間に接続され、カソード端子ｃｄ１が補助スイッチＱ２のドレイン端子ｄ２に接続されている。ダイオードＤは、オン電圧Ｈ１よりも小さい順方向電圧であり、ゲート端子ｇ１に印加される電流を調整して補助スイッチＱ２を介してグランドに流す。この構成により、ゲート駆動回路１は、補助スイッチＱ２がオンの場合、パワーデバイスＱ１ａのゲート端子ｇ１及びソース端子ｓ１の間にダイオードＤを並列に接続することができる。これにより、ゲート駆動回路１は、パワーデバイスＱ１ａのゲート端子ｇ１に印加される、他のメインスイッチのＯＮ／ＯＦＦに伴って発生する放射ノイズで発生する電流を、ダイオードＤにより調整してソース端子ｓ１側に流すことができ、誤点弧を抑制することができる。

上記ゲート駆動回路１は、メイン制御回路１０と、ゲート抵抗器Ｒと、ダイオードＤと、補助スイッチＱ２と、補助制御回路２０とを備える。パワーデバイスＱ１ａは、電流を入力するドレイン端子ｄ１、ドレイン端子ｄ１から入力した電流を出力するソース端子ｓ１、及び、ドレイン端子ｄ１からソース端子ｓ１に流れる電流を通電又は遮断するゲート端子ｇ１を含んで構成される。メイン制御回路１０は、パワーデバイスＱ１ａのゲート端子ｇ１に接続され、ゲート端子ｇ１にオン電圧Ｈ１を印加することでパワーデバイスＱ１ａをオンして通電させ、ゲート端子ｇ１にオフ電圧Ｌ１を印加することでパワーデバイスＱ１ａをオフして遮断する。ゲート抵抗器Ｒは、メイン制御回路１０とゲート端子ｇ１との間に設けられる。ダイオードＤは、アノード端子ａｄ１がゲート抵抗器Ｒとゲート端子ｇ１と間に接続され、カソード端子ｃｄ１がグランド（例えばソース端子ｓ１）に接続される。ダイオードＤは、オン電圧Ｈ１よりも小さい順方向電圧であり、ゲート端子ｇ１に印加される電流をグランド（例えばソース端子ｓ１）に流す。補助スイッチＱ２は、ダイオードＤに流れる電流を通電又は遮断する。補助制御回路２０は、補助スイッチＱ２をオンしてダイオードＤを通電し、補助スイッチＱ２をオフしてダイオードＤを遮断する。補助制御回路２０は、パワーデバイスＱ１ａがオンの場合、補助スイッチＱ２をオフし、パワーデバイスＱ１ａがオフの場合、補助スイッチＱ２をオンする。補助制御回路２０は、補助スイッチＱ２をオンする場合、パワーデバイスＱ１ａをオフに切り替えた時点ｔ１から一定時間Ｔ、補助スイッチＱ２をオンせずに当該補助スイッチＱ２のオフを維持しダイオードＤの遮断を継続することで、パワーデバイスＱ１ａのオフに起因して当該パワーデバイスＱ１ａの寄生容量Ｃｇｓにより発生するラッシュカレントＩｇをゲート抵抗器Ｒに流す。この構成により、ゲート駆動回路１は、スイッチング制御を適正に行うことができる。

〔第２実施形態〕
次に、第２実施形態に係るゲート駆動回路１Ａについて説明する。図６は、第２実施形態に係るゲート駆動回路１Ａの構成例を示す回路図である。図７は、第２実施形態に係るゲート駆動回路１Ａの動作例を示すシーケンスチャートである。図８は、第２実施形態に係るゲート駆動回路１Ａのシミュレーション結果を示す図である。図９は、第２実施形態の変形例に係る遅延回路２０Ｂの構成例を示す回路図である。なお、第２実施形態では、第１実施形態と同等の構成要素には同じ符号を付し、その詳細な説明を省略する。

ゲート駆動回路１Ａは、スイッチ制御回路の一例であり、パワーデバイスＱ１ａのゲート端子ｇ１を制御するものである。ゲート駆動回路１Ａは、メイン制御回路１０と、ゲート抵抗器Ｒと、補助スイッチとしての補助トランジスタＱ３と、ベース抵抗器Ｒ１と、遅延回路２０Ａとを備える。

補助トランジスタＱ３は、ノイズ電流を通電又は遮断するものである。ここで、ノイズ電流とは、パワーデバイスＱ１ａがオフの場合に、当該パワーデバイスＱ１ａのゲート端子ｇ１に対して、他のパワーデバイスＱ１ｂのオン／オフによる放射ノイズから発生する電流である。補助トランジスタＱ３は、例えば、バイポーラトランジスタであり、ノイズ電流をリニア領域（ベース電流によりコレクタ電流を制御する領域）で使用することにより抵抗特性を持たせている。補助トランジスタＱ３は、補助用入力端子としてのコレクタ端子ｃ１と、補助用出力端子としてのエミッタ端子ｅ１と、補助用制御端子としてのベース端子ｂ１とを含んで構成される。

コレクタ端子ｃ１は、電流を入力する端子であり、ゲート抵抗器Ｒとゲート端子ｇ１との間に接続されている。エミッタ端子ｅ１は、電流を出力する端子であり、グランドに接続されている。

ベース端子ｂ１は、コレクタ端子ｃ１からエミッタ端子ｅ１に流れる電流を通電又は遮断する端子である。ベース端子ｂ１は、ベース抵抗器Ｒ１を介して遅延回路２０Ａに接続されている。ベース端子ｂ１は、遅延回路２０Ａにより印加される補助制御電圧Ｖ２ｂ（図７参照）に基づいて、コレクタ端子ｃ１からエミッタ端子ｅ１に流れる電流を通電又は遮断する。ベース端子ｂ１は、例えば、補助制御電圧Ｖ２ｂとしてオン電圧（補助用オン信号）Ｈ２が印加されると、コレクタ端子ｃ１からエミッタ端子ｅ１に流れる電流を通電する。このとき、補助トランジスタＱ３は、ベース端子ｂ１に流れるベース電流を調整することにより、コレクタ端子ｃ１からエミッタ端子ｅ１に流れる電流（コレクタ電流）の電流量を調整する。一方、ベース端子ｂ１は、補助制御電圧Ｖ２ｂとしてオフ電圧（補助用オフ信号）Ｌ２が印加されると、コレクタ端子ｃ１からエミッタ端子ｅ１に流れる電流を遮断する。ここで、オン電圧Ｈ２は、補助トランジスタＱ３を通電させるための電圧であり、オフ電圧Ｌ２よりも高い電圧である。オフ電圧Ｌ２は、補助トランジスタＱ３を遮断させるための電圧であり、オン電圧Ｈ２よりも低い電圧である。

ベース抵抗器Ｒ１は、遅延回路２０Ａと補助トランジスタＱ３との間に設けられている。ベース抵抗器Ｒ１は、一端が遅延回路２０Ａの接続端子に接続され、他端が補助トランジスタＱ３のベース端子ｂ１に接続されている。ベース抵抗器Ｒ１は、遅延回路２０Ａの接続端子から補助トランジスタＱ３のベース端子ｂ１に流れる電流を流れ難くしている。

遅延回路２０Ａは、信号を遅延させる回路である。遅延回路２０Ａは、遅延素子２１と、分圧抵抗器Ｒ２と、分圧抵抗器Ｒ３とを有する。遅延素子２１は、信号を遅延させる素子である。遅延素子２１は、メイン制御回路１０の接続端子及び分圧抵抗器Ｒ２に接続され、メイン制御回路１０から入力した入力信号（オフ電圧Ｌ１）に基づいて、出力信号（オン電圧Ｈ２）を遅延させる。遅延回路２０Ａは、例えば、図７に示すように、メイン制御回路１０からオフ電圧Ｌ１が出力された場合、当該オフ電圧Ｌ１が出力されたタイミングから一定時間Ｔ遅延させたタイミングで、オン電圧Ｈ２を分圧抵抗器Ｒ２に出力する。

分圧抵抗器Ｒ２及び分圧抵抗器Ｒ３は、それぞれが所定の抵抗値を有し、互いに直列に接続されている。分圧抵抗器Ｒ２は、例えば、一端が遅延素子２１に接続され、他端が分圧抵抗器Ｒ３に接続されている。分圧抵抗器Ｒ３は、一端が分圧抵抗器Ｒ２に接続され、他端がグランドに接続されている。分圧抵抗器Ｒ２及び分圧抵抗器Ｒ３の接続線には、ベース抵抗器Ｒ１の一端が接続されている。分圧抵抗器Ｒ２、Ｒ３は、遅延素子２１から出力される電圧を、抵抗値に基づいて分圧する。分圧された電圧（オン電圧Ｈ２）は、ベース抵抗器Ｒ１を介して補助トランジスタＱ３のベース端子ｂ１に出力される。

遅延回路２０Ａは、図７に示すように、メイン制御回路１０からオン電圧Ｈ１が出力されパワーデバイスＱ１ａをオンする場合、当該オン電圧Ｈ１と同じタイミングでオフ電圧Ｌ２を補助トランジスタＱ３に出力し、当該補助トランジスタＱ３をオフする。これにより、遅延回路２０Ａは、パワーデバイスＱ１ａをオンする場合に、パワーデバイスＱ１ａのゲート端子ｇ１に流れる電流がグランドに流れることを防止することができる。

一方、遅延回路２０Ａは、メイン制御回路１０からオフ電圧Ｌ１が出力されパワーデバイスＱ１ａをオフする場合、当該オフ電圧Ｌ１が出力されたタイミングから一定時間Ｔ遅延させたタイミングでオン電圧Ｈ２を補助トランジスタＱ３に出力し、当該補助トランジスタＱ３をオンする。つまり、遅延回路２０Ａは、パワーデバイスＱ１ａをオフした時点ｔ１から時点２までの一定時間Ｔ、補助トランジスタＱ３をオンせずに当該補助トランジスタＱ３のオフを維持する。これにより、遅延回路２０Ａは、パワーデバイスＱ１ａのオフに起因して発生するラッシュカレント（突入電流）Ｉｇ１（図７参照）をゲート抵抗器Ｒに流し、このゲート抵抗器ＲによりラッシュカレントＩｇ１を制限することができる。つまり、遅延回路２０Ａは、ラッシュカレントＩｇ１をグランドに流さずにゲート抵抗器Ｒに流すように制御することができる。

ここで、パワーデバイスＱ１ａは、当該パワーデバイスＱ１ａのオフに起因して当該パワーデバイスＱ１ａの寄生容量Ｃｇｓ（図４参照）によりラッシュカレントＩｇ１が発生する。ラッシュカレントＩｇ１は、グランド側の回路の絶対最大定格を超える可能性がある過電流である。パワーデバイスＱ１ａのオフに起因して発生するラッシュカレントＩｇ１は、パワーデバイスＱ１ａ側からゲート抵抗器Ｒ又は補助トランジスタＱ３に向けて流れる。寄生容量Ｃｇｓは、図４に示すように、パワーデバイスＱ１ａのゲート端子ｇ１及びソース端子ｓ１の間に寄生する容量である。

遅延回路２０Ａは、ラッシュカレントＩｇ１が流れた後、時点ｔ２で補助トランジスタＱ３をオンする。そして、遅延回路２０Ａは、メイン制御回路１０がオフしている期間（時点ｔ２から時点ｔ３までの間）、補助トランジスタＱ３のオンを継続し、その後、メイン制御回路１０がパワーデバイスＱ１ａをオンする時点ｔ３で、補助トランジスタＱ３をオフする。

なお、パワーデバイスＱ１ａは、当該パワーデバイスＱ１ａのオフの場合だけでなく、当該パワーデバイスＱ１ａのオンに起因して当該パワーデバイスＱ１ａの寄生容量ＣｇｓによりラッシュカレントＩｇ２（図７参照）が発生する。このラッシュカレントＩｇ２は、メイン制御回路１０からゲート抵抗器Ｒを介してパワーデバイスＱ１ａに流れるが、この場合、ゲート抵抗器Ｒを介して流れるので、その最大電流が「ゲート電圧値／ゲート抵抗値」に制限されるので、回路は保護される。

以上のように、ゲート駆動回路１Ａは、パワーデバイスＱ１ａが誤ってオンする誤点弧を抑制することができる。つまり、ゲート駆動回路１Ａは、図８に示すように、パワーデバイスＱ１ａのゲート端子ｇ１とソース端子ｓ１との間における電圧Ｖｇｓ及び電流Ｉｇｓにノイズが発生することを抑制でき、誤点弧を抑制することができる。また、ゲート駆動回路１Ａは、パワーデバイスＱ１ａのオフに起因して流れるラッシュカレントＩｇ１をゲート抵抗器Ｒに流すことで当該ゲート抵抗器ＲによりラッシュカレントＩｇ１を制限することができる。

ゲート駆動回路１Ａにおいて、補助トランジスタＱ３は、ベース端子ｂ１に流れるベース電流を調整することにより、コレクタ端子ｃ１からエミッタ端子ｅ１に流れる電流（コレクタ電流）を調整する。この構成により、ゲート駆動回路１Ａは、上述のダイオードＤを不要とすることができ、スイッチング制御を適正に行うことができる。ここで、パワーデバイスＱ１ａの種類によっては、オン電圧Ｈ１がダイオードＤの順方向電圧と同等の場合があり、このような場合に誤点弧が発生する可能性がある。しかしながら、ゲート駆動回路１Ａは、ダイオードＤを不要とすることができるので、このような誤点弧が発生することを防止できる。

〔変形例〕
次に、第１及び第２実施形態の変形例について説明する。パワーデバイスＱ１ａ〜Ｑ１ｄは、ＳｉＣ−ＭＯＳＦＥＴである例について説明したが、これに限定されず、例えば、ＷＢＧ半導体であるＧａＮ−ＨＥＭＴ、ＧａＮ−ＭＯＳＦＥＴ等であってもよい。また、パワーデバイスＱ１ａは、ＷＢＧ半導体以外のＳｉ−ＭＯＳＦＥＴ、Ｓｉ−ＩＧＢＴ等であってもよい。

補助スイッチＱ２は、小信号Ｓｉ−ＭＯＳＦＥＴまたはＪＦＥＴである例について説明したが、これに限定されず、その他のスイッチング素子であってもよい。

カソード端子ｃｄ１は、パワーデバイスＱ１ａのソース端子ｓ１に接続される例について説明したが、これに限定されず、その他のグランドに接続してもよい。

遅延回路２０Ａは、図９に示すような回路構成としてもよい。図９に示す遅延回路２０Ｂは、抵抗器Ｒ４、シュミットトリガバッファ２２、及び、コンデンサＣを有する積分回路と、論理回路２３とを備える。抵抗器Ｒ４は、一端がメイン制御回路１０に接続され、他端がシュミットトリガバッファ２２に接続されている。シュミットトリガバッファ２２は、一端が抵抗器Ｒ４に接続され、他端が論理回路２３に接続されている。コンデンサＣは、一端が抵抗器Ｒ４とシュミットトリガバッファ２２との間に接続され、他端がグランドに接続されている。論理回路２３は、シュミットトリガバッファ２２及びメイン制御回路１０に接続されている。遅延回路２０Ｂは、メイン制御回路１０から入力した入力信号（オフ電圧Ｌ１）に基づいて、出力信号（オン電圧Ｈ２）を遅延させる。

補助トランジスタＱ３は、バイポーラトランジスタである例について説明したが、これに限定されず、その他のスイッチ素子を用いてもよい。

１ ゲート駆動回路（スイッチ制御回路）
１０ メイン制御回路
２０ 補助制御回路
Ｑ１ａ〜Ｑ１ｄ パワーデバイス（電源スイッチ）
Ｑ２ 補助スイッチ（補助スイッチ）
Ｑ３ 補助トランジスタ（補助スイッチ）
ｄ１ ドレイン端子（電源用入力端子）
ｓ１ ソース端子（電源用出力端子）
ｇ１ ゲート端子（電源用制御端子）
Ｈ１ オン電圧
Ｌ１ オフ電圧
Ｒ ゲート抵抗器（抵抗器）
Ｄ ダイオード
ａｄ１ アノード端子
ｃｄ１ カソード端子
Ｃｇｓ 寄生容量
Ｉｇ ラッシュカレント（突入電流）
Ｔ 一定時間

Claims (4)

1. 電源からの電流を入力する電源用入力端子、前記電源用入力端子から入力した電流を出力する電源用出力端子、及び、電源用オン信号に基づいて前記電源用入力端子から前記電源用出力端子に流れる電流を通電し電源用オフ信号に基づいて前記電源用入力端子から前記電源用出力端子に流れる電流を遮断する電源用制御端子を有する電源スイッチの前記電源用制御端子に接続され、前記電源用オン信号及び前記電源用オフ信号を前記電源用制御端子に出力するメイン制御回路と、
   前記メイン制御回路と前記電源用制御端子との間に設けられる抵抗器と、
   前記抵抗器と前記電源用制御端子と間に接続される補助用入力端子、グランドに接続される補助用出力端子、及び、補助用オン信号に基づいて前記補助用入力端子から前記補助用出力端子に流れる電流を通電し補助用オフ信号に基づいて前記補助用入力端子から前記補助用出力端子に流れる電流を遮断する補助用制御端子を有する補助スイッチと、
   前記メイン制御回路及び前記補助スイッチに接続され前記メイン制御回路から出力される信号に基づいて前記補助スイッチを通電又は遮断する補助制御回路と、を備え、
   前記補助制御回路は、前記メイン制御回路から前記電源用オン信号が出力された場合、前記電源用オン信号と同じタイミングで前記補助用オフ信号を前記補助スイッチに出力し、
   前記メイン制御回路から前記電源用オフ信号が出力された場合、前記電源用オフ信号が出力されたタイミングから一定時間遅延させたタイミングで前記補助用オン信号を前記補助スイッチに出力することを特徴とするスイッチ制御回路。
2. アノード端子が前記抵抗器と前記電源用制御端子と間に接続されカソード端子が前記補助用入力端子に接続され前記電源用オン信号の電圧であるオン電圧よりも小さい順方向電圧であり前記電源用制御端子に印加される電流を調整して前記補助スイッチを介して前記グランドに流すダイオードを備える請求項１に記載のスイッチ制御回路。
3. 前記補助スイッチは、前記補助用入力端子から前記補助用出力端子に流れる電流を調整する請求項１に記載のスイッチ制御回路。
4. 電流を入力する電源用入力端子、前記電源用入力端子から入力した電流を出力する電源用出力端子、及び、前記電源用入力端子から前記電源用出力端子に流れる電流を通電又は遮断する電源用制御端子を含んで構成される電源スイッチの前記電源用制御端子に接続され、前記電源用制御端子にオン電圧を印加することで前記電源スイッチをオンして通電させ前記電源用制御端子にオフ電圧を印加することで前記電源スイッチをオフして遮断するメイン制御回路と、
   前記メイン制御回路と前記電源用制御端子との間に設けられる抵抗器と、
   アノード端子が前記抵抗器と前記電源用制御端子と間に接続されカソード端子がグランドに接続され前記オン電圧よりも小さい順方向電圧であり前記電源用制御端子に印加される電流を前記グランドに流すダイオードと、
   前記ダイオードに流れる電流を通電又は遮断する補助スイッチと、
   前記補助スイッチをオンして前記ダイオードを通電し前記補助スイッチをオフして前記ダイオードを遮断する補助制御回路と、を備え、
   前記補助制御回路は、
   前記電源スイッチがオンの場合、前記補助スイッチをオフし、前記電源スイッチがオフの場合、前記補助スイッチをオンし、
   前記補助スイッチをオンする場合、前記電源スイッチをオフに切り替えた時点から一定期間、前記補助スイッチをオンせずに当該補助スイッチのオフを維持し前記ダイオードの遮断を継続することで、前記電源スイッチのオフに起因して当該電源スイッチの寄生容量により発生する突入電流を前記抵抗器に流すことを特徴とするスイッチ制御回路。

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