JPH0888550A - 半導体回路及び半導体集積回路 - Google Patents
半導体回路及び半導体集積回路Info
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- JPH0888550A JPH0888550A JP6224753A JP22475394A JPH0888550A JP H0888550 A JPH0888550 A JP H0888550A JP 6224753 A JP6224753 A JP 6224753A JP 22475394 A JP22475394 A JP 22475394A JP H0888550 A JPH0888550 A JP H0888550A
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- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0828—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in composite switches
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- H03K2217/0036—Means reducing energy consumption
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】消費電力が小さくかつモノリシック化のときに
チップ面積を縮小できる、IGBTやMOSFET用の（ｄＶ／ｄ
ｔ）誤動作防止回路を実現する。 【構成】ＩＧＢＴのゲート・ソース間にゲート短絡用の
MOSFETを備え、そのMOSFETのゲートとＩＧＢＴのコレク
タ間にコンデンサを接続する。これにより、（ｄＶ／ｄ
ｔ）発生時にゲート短絡用MOSFETがオンしてＩＧＢＴの
ゲートを短絡して誤動作を防止する。 【効果】（ｄＶ／ｄｔ）発生時のみ保護回路が動作する
ので、消費電力が小さくなる。また、大きな抵抗を必要
としないので、モノリシックチップ面積の縮小化を実現
できる。
チップ面積を縮小できる、IGBTやMOSFET用の（ｄＶ／ｄ
ｔ）誤動作防止回路を実現する。 【構成】ＩＧＢＴのゲート・ソース間にゲート短絡用の
MOSFETを備え、そのMOSFETのゲートとＩＧＢＴのコレク
タ間にコンデンサを接続する。これにより、（ｄＶ／ｄ
ｔ）発生時にゲート短絡用MOSFETがオンしてＩＧＢＴの
ゲートを短絡して誤動作を防止する。 【効果】（ｄＶ／ｄｔ）発生時のみ保護回路が動作する
ので、消費電力が小さくなる。また、大きな抵抗を必要
としないので、モノリシックチップ面積の縮小化を実現
できる。
Description
【０００１】
【産業上の利用分野】本発明は、MOSFETやＩＧＢＴ等の
半導体装置を用いた半導体回路及びこの回路をモノリシ
ック化した半導体集積回路に関する。
半導体装置を用いた半導体回路及びこの回路をモノリシ
ック化した半導体集積回路に関する。
【０００２】
【従来の技術】絶縁ゲートバイポーラトランジスタ（以
下ＩＧＢＴと記す）やＭＯＳ電界効果トランジスタ（以
下MOSFETと記す）等の電圧駆動型半導体装置は、高速な
スイッチングが可能である。それ故、これらの半導体装
置を電動機駆動用のインバータ装置などに応用すれば、
装置を高周波化できる。従って、装置の小型軽量化や低
騒音化が可能となる。しかし、高周波インバータ装置等
において、これらの半導体装置がオン・オフスイッチン
グするときには、半導体装置に急激に変化するｄＶ／ｄ
ｔが大きな電圧が印加される。このとき、ＩＧＢＴやMO
SFETが誤動作し、本来オフ状態に在るべき期間にターン
オンする場合がある。このような場合、インバータ装置
の上下アームの短絡事故が発生する。また、インバータ
装置の回路を１個の半導体チップにモノリシック化した
集積回路の場合には、半導体チップが破壊する。
下ＩＧＢＴと記す）やＭＯＳ電界効果トランジスタ（以
下MOSFETと記す）等の電圧駆動型半導体装置は、高速な
スイッチングが可能である。それ故、これらの半導体装
置を電動機駆動用のインバータ装置などに応用すれば、
装置を高周波化できる。従って、装置の小型軽量化や低
騒音化が可能となる。しかし、高周波インバータ装置等
において、これらの半導体装置がオン・オフスイッチン
グするときには、半導体装置に急激に変化するｄＶ／ｄ
ｔが大きな電圧が印加される。このとき、ＩＧＢＴやMO
SFETが誤動作し、本来オフ状態に在るべき期間にターン
オンする場合がある。このような場合、インバータ装置
の上下アームの短絡事故が発生する。また、インバータ
装置の回路を１個の半導体チップにモノリシック化した
集積回路の場合には、半導体チップが破壊する。
【０００３】このような半導体装置の誤動作を防ぐ従来
の技術としては、特開昭63−99779号公報に記載の回路
がある。これは、主回路のＩＧＢＴのゲート，エミッタ
間にMOSFETを接続し、このMOSFETのゲートとＩＧＢＴの
ゲート駆動用電源を抵抗素子を介して接続して、MOSFET
のゲートをバイアスする回路である。この回路では、Ｉ
ＧＢＴがオフ状態にあるときには、MOSFETのゲートがバ
イアスされてこのMOSFETがオンして、ＩＧＢＴのゲー
ト，エミッタ間を短絡する。これにより、ＩＧＢＴのコ
レクタ，エミッタ間にｄＶ／ｄｔの大きな電圧が印加さ
れてもIGBTが誤動作しない。
の技術としては、特開昭63−99779号公報に記載の回路
がある。これは、主回路のＩＧＢＴのゲート，エミッタ
間にMOSFETを接続し、このMOSFETのゲートとＩＧＢＴの
ゲート駆動用電源を抵抗素子を介して接続して、MOSFET
のゲートをバイアスする回路である。この回路では、Ｉ
ＧＢＴがオフ状態にあるときには、MOSFETのゲートがバ
イアスされてこのMOSFETがオンして、ＩＧＢＴのゲー
ト，エミッタ間を短絡する。これにより、ＩＧＢＴのコ
レクタ，エミッタ間にｄＶ／ｄｔの大きな電圧が印加さ
れてもIGBTが誤動作しない。
【０００４】
【発明が解決しようとする課題】しかし、上記従来技術
においては、ＩＧＢＴがオフのときには、常時MOSFETを
オン状態にするため消費電力が増加する。また、高抵抗
値かつ高耐圧の抵抗素子が必要となるため、インバータ
回路などをモノリシック化したときにチップ面積が大き
くなる。
においては、ＩＧＢＴがオフのときには、常時MOSFETを
オン状態にするため消費電力が増加する。また、高抵抗
値かつ高耐圧の抵抗素子が必要となるため、インバータ
回路などをモノリシック化したときにチップ面積が大き
くなる。
【０００５】本発明は、上記の点を考慮してなされたも
のであり、回路の低消費電力化及びモノリシック化した
ときのチップ面積縮小を実現する。
のであり、回路の低消費電力化及びモノリシック化した
ときのチップ面積縮小を実現する。
【０００６】
【課題を解決するための手段】本発明の半導体回路は、
一対の主電極及び絶縁ゲート電極を有する第１の半導体
装置と、第１の主電極，第２の主電極及び制御電極を有
し第２の半導体装置とを持っている。ここで、第２の半
導体装置の第１及び第２の主電極は、それぞれ第１の半
導体装置の絶縁ゲート電極及び一方の主電極に接続され
る。そして、容量素子が、第２の半導体装置の制御電極
と固定電位との間に接続される。
一対の主電極及び絶縁ゲート電極を有する第１の半導体
装置と、第１の主電極，第２の主電極及び制御電極を有
し第２の半導体装置とを持っている。ここで、第２の半
導体装置の第１及び第２の主電極は、それぞれ第１の半
導体装置の絶縁ゲート電極及び一方の主電極に接続され
る。そして、容量素子が、第２の半導体装置の制御電極
と固定電位との間に接続される。
【０００７】また、本発明の集積回路において、同一の
半導体基体に、上で述べた本発明の半導体回路を形成す
る。
半導体基体に、上で述べた本発明の半導体回路を形成す
る。
【０００８】
【作用】本発明の半導体回路によれば、第１の半導体装
置の一対の主電極間に印加される電圧が変化するとき、
容量素子に変位電流が流れる。この変位電流が第２の半
導体装置の制御電極に制御信号として供給されるので、
第２の半導体装置がターンオンする。これにより、第１
の半導体装置の絶縁ゲート電極と一方の主電極の間が短
絡されるので、ｄＶ／ｄｔによる第１の半導体装置のタ
ーンオン(誤動作)を防止できる。
置の一対の主電極間に印加される電圧が変化するとき、
容量素子に変位電流が流れる。この変位電流が第２の半
導体装置の制御電極に制御信号として供給されるので、
第２の半導体装置がターンオンする。これにより、第１
の半導体装置の絶縁ゲート電極と一方の主電極の間が短
絡されるので、ｄＶ／ｄｔによる第１の半導体装置のタ
ーンオン(誤動作)を防止できる。
【０００９】このような本発明の半導体回路の動作を図
１を用いて説明する。
１を用いて説明する。
【００１０】図１は、本発明の基本回路例である。ＩＧ
ＢＴ１（第１の半導体装置）のコレクタとエミッタ（一
対の主電極）の間に過渡的に変化する電圧印加がされる
と、固定電位Ｖ0とＩＧＢＴ１のエミッタ電極(一方の主
電極）との間において、コンデンサ３（容量素子）とゲ
ート短絡用のMOSFET2(第２の半導体装置）のＭＯＳゲー
ト(制御電極）及びソース電極(第２の主電極）を介して
変位電流が流れる。この変位電流により、MOSFET2のゲ
ート寄生容量８及び９を充電され、MOSFET2のドレイン
(第１の主電極)とソース電極の間がオン状態となる。一
方、ＩＧＢＴ１も同様に、寄生容量Ｃgc６，Ｃge７が充
電される。しかしながら、ＩＧＢＴ１のＭＯＳゲート
（絶縁ゲート電極）はMOSFET2 のオン動作によりゲー
ト，エミッタ間が短絡されるため、寄生容量をチャージ
した電荷は、MOSFET2 を介して放電される。従って、Ｉ
ＧＢＴのゲート電圧は上昇しないためＩＧＢＴがオンす
ることがない。
ＢＴ１（第１の半導体装置）のコレクタとエミッタ（一
対の主電極）の間に過渡的に変化する電圧印加がされる
と、固定電位Ｖ0とＩＧＢＴ１のエミッタ電極(一方の主
電極）との間において、コンデンサ３（容量素子）とゲ
ート短絡用のMOSFET2(第２の半導体装置）のＭＯＳゲー
ト(制御電極）及びソース電極(第２の主電極）を介して
変位電流が流れる。この変位電流により、MOSFET2のゲ
ート寄生容量８及び９を充電され、MOSFET2のドレイン
(第１の主電極)とソース電極の間がオン状態となる。一
方、ＩＧＢＴ１も同様に、寄生容量Ｃgc６，Ｃge７が充
電される。しかしながら、ＩＧＢＴ１のＭＯＳゲート
（絶縁ゲート電極）はMOSFET2 のオン動作によりゲー
ト，エミッタ間が短絡されるため、寄生容量をチャージ
した電荷は、MOSFET2 を介して放電される。従って、Ｉ
ＧＢＴのゲート電圧は上昇しないためＩＧＢＴがオンす
ることがない。
【００１１】ここで、変位電流は電圧が変化するときの
みに流れるので、回路の消費電力が低減する。
みに流れるので、回路の消費電力が低減する。
【００１２】また、半導体基体に本発明の半導体回路を
形成した本発明の集積回路によれば、高抵抗値または高
耐圧の抵抗素子を使用すること保護回路部を形成でき
る。従って、チップ面積が縮小できる。
形成した本発明の集積回路によれば、高抵抗値または高
耐圧の抵抗素子を使用すること保護回路部を形成でき
る。従って、チップ面積が縮小できる。
【００１３】
【実施例】本発明の一実施例である回路の構成を図２
に、回路の動作条件を図３に、更に過渡的に変化する電
圧（以下(ｄＶ／ｄｔ)と記す）発生時の回路動作を図４
に、それぞれ示し説明する。
に、回路の動作条件を図３に、更に過渡的に変化する電
圧（以下(ｄＶ／ｄｔ)と記す）発生時の回路動作を図４
に、それぞれ示し説明する。
【００１４】本実施例は、容量素子としてMOSFETを用
い、その一端をＩＧＢＴのコレクタ電位に固定してい
る。
い、その一端をＩＧＢＴのコレクタ電位に固定してい
る。
【００１５】まず、ＩＧＢＴ１がオンのときの動作を説
明する。図３における回路動作条件は、スイッチ１２，
１６がオンである。スイッチ１６は、ＩＧＢＴ１のゲー
トに電圧を供給する。またスイッチ１２はゲート短絡用
MOSFET2 のゲート，ソース間に充電された電荷を定電流
源１４にて引き抜き、MOSFET2 を確実にオフする様に動
作する。尚スイッチ１３はスイッチ１６との貫通を防ぐ
ためオフとする。
明する。図３における回路動作条件は、スイッチ１２，
１６がオンである。スイッチ１６は、ＩＧＢＴ１のゲー
トに電圧を供給する。またスイッチ１２はゲート短絡用
MOSFET2 のゲート，ソース間に充電された電荷を定電流
源１４にて引き抜き、MOSFET2 を確実にオフする様に動
作する。尚スイッチ１３はスイッチ１６との貫通を防ぐ
ためオフとする。
【００１６】次にＩＧＢＴ１がオフのときの動作を説明
する。図３における回路動作条件は、スイッチ１３がオ
ン，スイッチ１２がオフ，スイッチ１６がオフである。
ここで、実際には、各スイッチとして半導体スイッチン
グ素子を用いる。スイッチ１３のオンにより定電流がツ
ェナーダイオード１８を介して定電流源１５に流れ込
み、ＩＧＢＴのゲート，エミッタ間は、約０.７Ｖ で逆
バイアスされる。一方、スイッチ１２がオフであるた
め、MOSFET2 のゲートは、N−MOSFET10 の寄生容量１１
とMOSFET2 の寄生容量８（Ｃgd）及び９（Ｃgs）の分圧
比により決定される電圧に向かって過渡的に変化する。
ただし、ツェナーダイオード１９のツェナー電圧により
クランプされる。
する。図３における回路動作条件は、スイッチ１３がオ
ン，スイッチ１２がオフ，スイッチ１６がオフである。
ここで、実際には、各スイッチとして半導体スイッチン
グ素子を用いる。スイッチ１３のオンにより定電流がツ
ェナーダイオード１８を介して定電流源１５に流れ込
み、ＩＧＢＴのゲート，エミッタ間は、約０.７Ｖ で逆
バイアスされる。一方、スイッチ１２がオフであるた
め、MOSFET2 のゲートは、N−MOSFET10 の寄生容量１１
とMOSFET2 の寄生容量８（Ｃgd）及び９（Ｃgs）の分圧
比により決定される電圧に向かって過渡的に変化する。
ただし、ツェナーダイオード１９のツェナー電圧により
クランプされる。
【００１７】この状態でＩＧＢＴ１のエミッタ，グラン
ド間電位Ｖａが任意の電圧Ｖｘから０Ｖに過渡的に降下
する（ｄＶ／ｄｔ）が発生したときの動作について、図
４を用いて説明する。ただし、ゲート短絡用MOSFET2 の
寄生容量８及び９の充電電荷の初期条件が０とする。図
４において、ｔ0 の時点より電圧の降下が発生したと
き、寄生容量１１とゲート短絡用MOSFET2 の寄生容量８
及び９において電荷の充電が開始され、図４（ｂ）に示
すようにMOSFET2 のゲート，ソース間電圧が上昇する。
この電圧がMOSFET2のしきい値（Ｖth1）まで達するとMO
SFET2 はオンする。一方ＩＧＢＴも同様に、寄生容量６
（Ｃgc）及び７（Ｃge）における電荷の充電により、図
４（ｃ）が示すようにゲート，エミッタ間電圧が上昇す
る。このときMOSFET2 がないと、ＩＧＢＴのゲート，エ
ミッタ間電圧は図４（ｃ）の点線のように推移し、ＩＧ
ＢＴのゲートのしきい値電圧（Ｖth2 ）を超えるので、
IGBTがターンオンしてしまう。しかし、ゲート短絡用MO
SFET2 がオンして（ｔ1 ）ＩＧＢＴのゲートが短絡され
るため、寄生容量７が放電しＩＧＢＴのゲート，エミッ
タ間電圧はしきい値まで達することなくＩＧＢＴはオン
することができない。従って、（ｄＶ／ｄｔ）に対する
誤動作ｔが防止できる。
ド間電位Ｖａが任意の電圧Ｖｘから０Ｖに過渡的に降下
する（ｄＶ／ｄｔ）が発生したときの動作について、図
４を用いて説明する。ただし、ゲート短絡用MOSFET2 の
寄生容量８及び９の充電電荷の初期条件が０とする。図
４において、ｔ0 の時点より電圧の降下が発生したと
き、寄生容量１１とゲート短絡用MOSFET2 の寄生容量８
及び９において電荷の充電が開始され、図４（ｂ）に示
すようにMOSFET2 のゲート，ソース間電圧が上昇する。
この電圧がMOSFET2のしきい値（Ｖth1）まで達するとMO
SFET2 はオンする。一方ＩＧＢＴも同様に、寄生容量６
（Ｃgc）及び７（Ｃge）における電荷の充電により、図
４（ｃ）が示すようにゲート，エミッタ間電圧が上昇す
る。このときMOSFET2 がないと、ＩＧＢＴのゲート，エ
ミッタ間電圧は図４（ｃ）の点線のように推移し、ＩＧ
ＢＴのゲートのしきい値電圧（Ｖth2 ）を超えるので、
IGBTがターンオンしてしまう。しかし、ゲート短絡用MO
SFET2 がオンして（ｔ1 ）ＩＧＢＴのゲートが短絡され
るため、寄生容量７が放電しＩＧＢＴのゲート，エミッ
タ間電圧はしきい値まで達することなくＩＧＢＴはオン
することができない。従って、（ｄＶ／ｄｔ）に対する
誤動作ｔが防止できる。
【００１８】なお、本実施例における容量素子ではほと
んど電力損失を発生しないか、または抵抗素子に比べ電
力損失がかなり小さい。従って、本実施例によれば、消
費電力を低減できる。また、本実施例は、容量素子とし
てMOSFET10の持つ容量を用いているので、集積回路に適
用すればにチップサイズを小さくできる。
んど電力損失を発生しないか、または抵抗素子に比べ電
力損失がかなり小さい。従って、本実施例によれば、消
費電力を低減できる。また、本実施例は、容量素子とし
てMOSFET10の持つ容量を用いているので、集積回路に適
用すればにチップサイズを小さくできる。
【００１９】次に、本発明の他の実施例を図５に示す。
本実施例においても容量素子としてMOSFETを用いている
が、その一端はゲート駆動用電源の電位に固定してい
る。すなわち、ＩＧＢＴのゲート駆動用電源２０が主電
源１７の高電位側に接続され、このＩＧＢＴのゲート駆
動用電源２０の高電位側にN−MOSFET10 のドレインが接
続されている。
本実施例においても容量素子としてMOSFETを用いている
が、その一端はゲート駆動用電源の電位に固定してい
る。すなわち、ＩＧＢＴのゲート駆動用電源２０が主電
源１７の高電位側に接続され、このＩＧＢＴのゲート駆
動用電源２０の高電位側にN−MOSFET10 のドレインが接
続されている。
【００２０】本実施例における(ｄＶ／ｄｔ)発生時の動
作について説明する。ＩＧＢＴがオフ状態では、図２と
同様にスイッチ１６，１２がオフ，スイッチ１３がオン
である。このときN−MOSFET10 の寄生容量１１は、
〔（主電源１７の電圧＋ＩＧＢＴ駆動用電源２０の電
圧)−(Ｖa ＋ツェナーダイオード１９のツェナー電
圧）〕の電圧で充電される。（ｄＶ／ｄｔ）が発生した
ときは、前実施例の場合と同様である。
作について説明する。ＩＧＢＴがオフ状態では、図２と
同様にスイッチ１６，１２がオフ，スイッチ１３がオン
である。このときN−MOSFET10 の寄生容量１１は、
〔（主電源１７の電圧＋ＩＧＢＴ駆動用電源２０の電
圧)−(Ｖa ＋ツェナーダイオード１９のツェナー電
圧）〕の電圧で充電される。（ｄＶ／ｄｔ）が発生した
ときは、前実施例の場合と同様である。
【００２１】本実施例においては、誤動作防止用の容量
素子として用いるMOSFETはゲート回路側に接続されるの
で、この容量素子を介しての主回路側とゲート回路側の
干渉が起こりにくい。このため、本実施例の回路を半導
体チップにモノリシック化した場合、主回路部とゲート
回路部が干渉しないような素子のレイアウトが容易にな
る。
素子として用いるMOSFETはゲート回路側に接続されるの
で、この容量素子を介しての主回路側とゲート回路側の
干渉が起こりにくい。このため、本実施例の回路を半導
体チップにモノリシック化した場合、主回路部とゲート
回路部が干渉しないような素子のレイアウトが容易にな
る。
【００２２】図６は、図５の回路を使用した三相ブラシ
レスモータ駆動用のモノリシック化されたインバータ回
路の実施例を示す。図６において、モータ駆動用電源３
０は回転子の磁極位置を検出するホール素子を内蔵した
三相ブラシレスモータ３９を駆動する電源である。この
モータ駆動用電源３０は、IGBT37a〜37f及びこれらの各
々に逆並列に接続される還流ダイオード３８ａ〜３８ｆ
で構成される三相ブリッジ回路に接続される。そして、
三相ブリッジ回路の出力はモータ３９へと接続されてい
る。モノリシックＩＣ制御用電源３１は下アームIGBT37
d〜37fのゲート駆動回路３６ａ〜３６ｃと、モータ３９
内蔵のホール素子出力信号を受けて分配する信号変換回
路３３を駆動する電源である。電源回路３４は、上アー
ムIGBT37a〜37cのゲート駆動回路３５ａ〜３５ｃに供給
する電圧を発生する回路である。従って、上アーム用の
外部ゲート電源は不要となるので、装置構成が簡単にな
る。また、モノリシックＩＣの制御信号発生器３２は各
アームのＩＧＢＴのオンオフデューティを制御する回路
である。図において破線内部がモノリシック化したＩＣ
４０である。
レスモータ駆動用のモノリシック化されたインバータ回
路の実施例を示す。図６において、モータ駆動用電源３
０は回転子の磁極位置を検出するホール素子を内蔵した
三相ブラシレスモータ３９を駆動する電源である。この
モータ駆動用電源３０は、IGBT37a〜37f及びこれらの各
々に逆並列に接続される還流ダイオード３８ａ〜３８ｆ
で構成される三相ブリッジ回路に接続される。そして、
三相ブリッジ回路の出力はモータ３９へと接続されてい
る。モノリシックＩＣ制御用電源３１は下アームIGBT37
d〜37fのゲート駆動回路３６ａ〜３６ｃと、モータ３９
内蔵のホール素子出力信号を受けて分配する信号変換回
路３３を駆動する電源である。電源回路３４は、上アー
ムIGBT37a〜37cのゲート駆動回路３５ａ〜３５ｃに供給
する電圧を発生する回路である。従って、上アーム用の
外部ゲート電源は不要となるので、装置構成が簡単にな
る。また、モノリシックＩＣの制御信号発生器３２は各
アームのＩＧＢＴのオンオフデューティを制御する回路
である。図において破線内部がモノリシック化したＩＣ
４０である。
【００２３】以上の回路で図５の回路を適用した部分
は、上アーム駆動回路３５ａ〜３５ｃである。ここで、
図５のＩＧＢＴ駆動用電源２０は本実施例の電源３４に
対応する。すなわち、図６のようなインバータ回路にお
いては、図５の回路が好適である。本実施例において
は、図６の様なブリッジ構成において、ＩＧＢＴの上ア
ームは下アームIGBT37a〜37fのチョッピングにより（ｄ
Ｖ／ｄｔ）が印加されても誤動作しない。
は、上アーム駆動回路３５ａ〜３５ｃである。ここで、
図５のＩＧＢＴ駆動用電源２０は本実施例の電源３４に
対応する。すなわち、図６のようなインバータ回路にお
いては、図５の回路が好適である。本実施例において
は、図６の様なブリッジ構成において、ＩＧＢＴの上ア
ームは下アームIGBT37a〜37fのチョッピングにより（ｄ
Ｖ／ｄｔ）が印加されても誤動作しない。
【００２４】図７は、図６におけるモノリシック化した
ＩＣ４０のパターンレイアウトの例を示す。本図の記号
は図６と対応しており、上アーム駆動回路は図のハッチ
ング箇所３５ａ〜３５ｃとなる。図５に示したような誤
動作防止回路は、３５ａ〜３５ｃにそれぞれ形成されて
いる。従って、従来のように抵抗素子を用いた回路で
は、高耐圧または高抵抗値の抵抗素子が複数個必要なた
めチップサイズ及び消費電力が大きくなる。これに対
し、本実施例では、MOSFETの持つ容量を用いた回路であ
るから、従来に比べチップサイズ及び消費電力が低減す
る。
ＩＣ４０のパターンレイアウトの例を示す。本図の記号
は図６と対応しており、上アーム駆動回路は図のハッチ
ング箇所３５ａ〜３５ｃとなる。図５に示したような誤
動作防止回路は、３５ａ〜３５ｃにそれぞれ形成されて
いる。従って、従来のように抵抗素子を用いた回路で
は、高耐圧または高抵抗値の抵抗素子が複数個必要なた
めチップサイズ及び消費電力が大きくなる。これに対
し、本実施例では、MOSFETの持つ容量を用いた回路であ
るから、従来に比べチップサイズ及び消費電力が低減す
る。
【００２５】図８は本発明の別の実施例である半導体回
路を示す。MOSFET2 のゲートとＩＢＧＴ１のコレクタの
間に通常のコンデンサ３（２つの金属電極に誘電体を挟
んだもの）を接続する。コンデンサ３は、ＩＧＢＴ１の
コレクタ，エミッタ間に過渡的な電圧（ｄＶ／ｄｔ）が
発生する場合にのみ電流を流し、MOSFET2 のゲート，ソ
ース間にある寄生容量Ｃgd８，Ｃgd９を充電してMOSFET
2 をターンオンする。なお、ゲート短絡用MOSFET2 をオ
フする手段としてゲート，ドレイン間にあるスイッチ４
が、MOSFET2 のゲート寄生容量８及び９の電荷を放電す
る。スイッチ４としては、半導体スイッチング素子を用
いる。スイッチ４，ＩＧＢＴ駆動回路５を制御する信号
に応じて、ＩＧＢＴ１を（ｄＶ／ｄｔ）から保護する期
間内及びＩＧＢＴ１のオフ期間内ではオフし、ＩＧＢＴ
１をターンオンする期間内及びＩＧＢＴ１のオン状態の
期間内においてはオンする。
路を示す。MOSFET2 のゲートとＩＢＧＴ１のコレクタの
間に通常のコンデンサ３（２つの金属電極に誘電体を挟
んだもの）を接続する。コンデンサ３は、ＩＧＢＴ１の
コレクタ，エミッタ間に過渡的な電圧（ｄＶ／ｄｔ）が
発生する場合にのみ電流を流し、MOSFET2 のゲート，ソ
ース間にある寄生容量Ｃgd８，Ｃgd９を充電してMOSFET
2 をターンオンする。なお、ゲート短絡用MOSFET2 をオ
フする手段としてゲート，ドレイン間にあるスイッチ４
が、MOSFET2 のゲート寄生容量８及び９の電荷を放電す
る。スイッチ４としては、半導体スイッチング素子を用
いる。スイッチ４，ＩＧＢＴ駆動回路５を制御する信号
に応じて、ＩＧＢＴ１を（ｄＶ／ｄｔ）から保護する期
間内及びＩＧＢＴ１のオフ期間内ではオフし、ＩＧＢＴ
１をターンオンする期間内及びＩＧＢＴ１のオン状態の
期間内においてはオンする。
【００２６】以上の実施例では、主回路のスイッチング
素子がＩＧＢＴであるが、本発明は主回路にMOSFETなど
の絶縁ゲート型半導体装置を用いる場合にも適用でき
る。また、ゲート短絡用のMOSFETの変わりに、バイポー
ラトランジスタを用いることもできる。この場合は、容
量素子をバイポーラトランジスタのベースに接続する。
また、本発明は、インバータ装置のみならず、スイッチ
ング素子に（ｄＶ／ｄｔ）が印加される他の装置にも適
用できる。さらに、これらの装置の回路を、集積回路と
してのみならず、単体素子またはモジュールを使って構
成する場合にも有効である。
素子がＩＧＢＴであるが、本発明は主回路にMOSFETなど
の絶縁ゲート型半導体装置を用いる場合にも適用でき
る。また、ゲート短絡用のMOSFETの変わりに、バイポー
ラトランジスタを用いることもできる。この場合は、容
量素子をバイポーラトランジスタのベースに接続する。
また、本発明は、インバータ装置のみならず、スイッチ
ング素子に（ｄＶ／ｄｔ）が印加される他の装置にも適
用できる。さらに、これらの装置の回路を、集積回路と
してのみならず、単体素子またはモジュールを使って構
成する場合にも有効である。
【００２７】なお、本発明において、ゲート短絡用の半
導体装置及び容量素子からなる回路は、いわば（ｄＶ／
ｄｔ）検出回路である。従って、このような検出回路の
出力信号に応じて、主回路の半導体装置の駆動回路から
オフ制御信号を出力して、主回路半導体装置の誤動作を
防止することもできる。
導体装置及び容量素子からなる回路は、いわば（ｄＶ／
ｄｔ）検出回路である。従って、このような検出回路の
出力信号に応じて、主回路の半導体装置の駆動回路から
オフ制御信号を出力して、主回路半導体装置の誤動作を
防止することもできる。
【００２８】
【発明の効果】本発明の半導体回路によれば、（ｄＶ／
ｄｔ）が発生したときのみ、ゲート短絡回路が動作して
半導体装置の誤動作を防止するので、従来技術に比べ
て、消費電力を低減できる効果がある。
ｄｔ）が発生したときのみ、ゲート短絡回路が動作して
半導体装置の誤動作を防止するので、従来技術に比べ
て、消費電力を低減できる効果がある。
【００２９】また、本発明回路をモノリシックした半導
体集積回路によれば、セル面積が大きな高耐圧または高
抵抗値の抵抗が不要になるので、チップ面積を縮小でき
る効果がある。
体集積回路によれば、セル面積が大きな高耐圧または高
抵抗値の抵抗が不要になるので、チップ面積を縮小でき
る効果がある。
【図１】本発明の基本回路例。
【図２】本発明の一実施例である回路の構成。
【図３】回路の動作条件。
【図４】過渡的に変化する電圧発生時の回路動作。
【図５】本発明の他の実施例。
【図６】図５の回路を使用した三相ブラシレスモータ駆
動用のモノリシック化されたインバータ回路の実施例。
動用のモノリシック化されたインバータ回路の実施例。
【図７】図６におけるモノリシック化したＩＣのパター
ンレイアウトの例。
ンレイアウトの例。
【図８】本発明の別の実施例。
１…ＩＧＢＴ、２…ゲート短絡用MOSFET、３…容量素
子、４，１２，１３，１６…スイッチ、５…ＩＧＢＴ駆
動回路、１０…N−MOSFET 、１４，１５…定電流源、１
７…主電源、１８，１９…ツェナーダイオード、２０…
ＩＧＢＴのゲート駆動用電源、３０…モータ駆動用電
源、３１…モノリシックＩＣ制御用電源、３２…モノリ
シックＩＣの制御信号発生器、３３…信号変換回路、３
４…電源回路、３５ａ〜３５ｃ，３６ａ〜３６ｃ…駆動
回路、３７ａ〜３７ｆ…ＩＧＢＴ、３８ａ〜３８ｆ…還
流ダイオード、３９…ホール素子内蔵三相ブラシレスモ
ータ、４０…モノリシックＩＣ。
子、４，１２，１３，１６…スイッチ、５…ＩＧＢＴ駆
動回路、１０…N−MOSFET 、１４，１５…定電流源、１
７…主電源、１８，１９…ツェナーダイオード、２０…
ＩＧＢＴのゲート駆動用電源、３０…モータ駆動用電
源、３１…モノリシックＩＣ制御用電源、３２…モノリ
シックＩＣの制御信号発生器、３３…信号変換回路、３
４…電源回路、３５ａ〜３５ｃ，３６ａ〜３６ｃ…駆動
回路、３７ａ〜３７ｆ…ＩＧＢＴ、３８ａ〜３８ｆ…還
流ダイオード、３９…ホール素子内蔵三相ブラシレスモ
ータ、４０…モノリシックＩＣ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大関 正一 茨城県日立市弁天町三丁目10番２号 日立 原町電子工業株式会社内
Claims (12)
- 【請求項１】一対の主電極及び絶縁ゲート電極を有する
第１の半導体装置と、 第１の主電極，第２の主電極及び制御電極を有し、第１
の主電極が第１の半導体装置の絶縁ゲート電極に接続さ
れ、第２の主電極が第１の半導体装置の一方の主電極に
接続される第２の半導体装置と、 第２の半導体装置の制御電極と固定電位との間に接続さ
れる容量素子と、を備えることを特徴とする半導体回
路。 - 【請求項２】請求項１において、固定電位を第１の半導
体装置の他方の主電極の電位とすることを特徴とする半
導体回路。 - 【請求項３】請求項１において、固定電位を第１の半導
体装置の駆動回路の電源の電位とすることを特徴とする
半導体回路。 - 【請求項４】請求項１において、容量素子がＭＯＳ電界
効果トランジスタである特徴とする半導体回路。 - 【請求項５】請求項１において、容量素子がコンデンサ
である特徴とする半導体回路。 - 【請求項６】請求項１において、第１の半導体装置が絶
縁ゲートバイポーラトランジスタであることを特徴とす
る半導体回路。 - 【請求項７】請求項１において、第１の半導体装置がＭ
ＯＳ電界効果トランジスタであることを特徴とする半導
体回路。 - 【請求項８】請求項１において、第２の半導体装置がＭ
ＯＳ電界効果トランジスタであることを特徴とする半導
体回路。 - 【請求項９】請求項１において、第２の半導体装置がバ
イポーラトランジスタであることを特徴とする半導体回
路。 - 【請求項１０】一対の主電極及び絶縁ゲート電極を有
し、直列接続されるとともに直流電源に接続され、直列
接続点から出力が取り出される複数の第１の半導体装置
と、 第１の主電極，第２の主電極及び制御電極を有し、第１
の主電極が少なくとも１個の第１の半導体装置の絶縁ゲ
ート電極に接続され、第２の主電極が前記１個の第１の
半導体装置の一方の主電極に接続される第２の半導体装
置と、 第２の半導体装置の制御電極と固定電位との間に接続さ
れる容量素子と、を備えることを特徴とする半導体回
路。 - 【請求項１１】同一の半導体基体に、 一対の主電極及び絶縁ゲート電極を有する第１の半導体
装置と、 第１の主電極，第２の主電極及び制御電極を有し、第１
の主電極が第１の半導体装置の絶縁ゲート電極に接続さ
れ、第２の主電極が第１の半導体装置の一方の主電極に
接続される第２の半導体装置と、 第２の半導体装置の制御電極と固定電位との間に接続さ
れる容量素子と、を形成することを特徴とする半導体集
積回路。 - 【請求項１２】同一の半導体基体に、 一対の主電極及び絶縁ゲート電極を有し、直列接続され
るとともに直流電源に接続され、直列接続点から出力が
取り出される複数の第１の半導体装置と、 第１の主電極，第２の主電極及び制御電極を有し、第１
の主電極が少なくとも１個の第１の半導体装置の絶縁ゲ
ート電極に接続され、第２の主電極が前記１個の第１の
半導体装置の一方の主電極に接続される第２の半導体装
置と、 第２の半導体装置の制御電極と固定電位との間に接続さ
れる容量素子と、を形成することを特徴とする半導体集
積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22475394A JP3222330B2 (ja) | 1994-09-20 | 1994-09-20 | 半導体回路及び半導体集積回路 |
| US08/528,887 US5818281A (en) | 1994-09-20 | 1995-09-15 | Semiconductor circuit having turn-on prevention capability of switching semiconductor device during off cycle thereof by undesired transient voltages |
| DE69529042T DE69529042T2 (de) | 1994-09-20 | 1995-09-20 | Halbleiterschaltung |
| EP95114786A EP0703664B1 (en) | 1994-09-20 | 1995-09-20 | Semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22475394A JP3222330B2 (ja) | 1994-09-20 | 1994-09-20 | 半導体回路及び半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0888550A true JPH0888550A (ja) | 1996-04-02 |
| JP3222330B2 JP3222330B2 (ja) | 2001-10-29 |
Family
ID=16818703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22475394A Expired - Lifetime JP3222330B2 (ja) | 1994-09-20 | 1994-09-20 | 半導体回路及び半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5818281A (ja) |
| EP (1) | EP0703664B1 (ja) |
| JP (1) | JP3222330B2 (ja) |
| DE (1) | DE69529042T2 (ja) |
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