KR20060050831A - 구동 회로 - Google Patents

구동 회로 Download PDF

Info

Publication number
KR20060050831A
KR20060050831A KR1020050080116A KR20050080116A KR20060050831A KR 20060050831 A KR20060050831 A KR 20060050831A KR 1020050080116 A KR1020050080116 A KR 1020050080116A KR 20050080116 A KR20050080116 A KR 20050080116A KR 20060050831 A KR20060050831 A KR 20060050831A
Authority
KR
South Korea
Prior art keywords
mos transistor
type mos
power supply
current
signal
Prior art date
Application number
KR1020050080116A
Other languages
English (en)
Inventor
에이사쿠 마에다
히로시 안도
진사쿠 가네다
아키히로 마에지마
히로키 마츠나가
Original Assignee
마쯔시다덴기산교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마쯔시다덴기산교 가부시키가이샤 filed Critical 마쯔시다덴기산교 가부시키가이샤
Publication of KR20060050831A publication Critical patent/KR20060050831A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/04—Display protection

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Plasma & Fusion (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Electronic Switches (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Logic Circuits (AREA)
  • Control Of Gas Discharge Display Tubes (AREA)

Abstract

본 발명은 저 전압 전원으로부터 공급되는 전원 전압(VDD)이 추장(推奬) 동작 전원 전압보다 저하하여도, CMOS 출력부에서의 관통 전류의 발생을 방지하는 구동 회로를 제공한다.
그 구동 회로는, 소스가 고 전압 전원에 접속되고 드레인이 IN4에 접속되고 게이트가 IN5에 접속된 P형 MOS 트랜지스터(2), 소스가 고 전압 전원에 접속되고 드레인이 IN5에 접속되고 게이트가 IN4에 접속된 P형 MOS 트랜지스터(3), 소스가 접지되고 드레인이 IN4에 접속되고 게이트가 저 전압 신호를 받는 N형 MOS 트랜지스터(5), 및, 소스가 접지되고 드레인이 IN5에 접속된 N형 MOS 트랜지스터(6)를 가지는 레벨 시프트부(13)와, P형 MOS 트랜지스터(1) 및 N형 MOS 트랜지스터(4)를 가지는 CMOS 출력부(14)를 구비하고, P형 MOS 트랜지스터(2)의 구동 전류는, N형 MOS 트랜지스터(5)의 구동 전류보다 크다.

Description

구동 회로{DRIVING CIRCUIT}
도 1은 종래의 PDP 드라이버의 구성도,
도 2는 종래의 PDP 드라이버의 입출력 신호를 도시하는 도면,
도 3은 종래의 PDP 드라이버에 인가하는 전원 전압이 저하하였을 때의 입출력 신호를 도시하는 도면,
도 4는 PDP 드라이버로의 공급 전원을 오프한 경우의 고 전압 전원과 저 전압 전원의 출력 전압의 변화를 도시하는 도면,
도 5는 실시형태 1의 PDP 드라이버의 구성도,
도 6은 MOS 트랜지스터의 구성을 도시하는 평면도,
도 7은 실시형태 1의 PDP 드라이버에 인가하는 전원 전압이 저하하였을 때의 입출력 신호를 도시하는 도면,
도 8은 실시형태 2의 PDP 드라이버의 구성도,
도 9는 전원 전압 검출 회로의 구성을 도시하는 도면,
도 10은 전원 전압 검출 회로의 동작을 도시하는 타이밍 차트,
도 11은 저 전압 제어부의 구성을 도시하는 도면,
도 12는 실시형태 3의 PDP 드라이버의 구성도,
도 13은 실시형태 3의 변형예에서의 PDP 드라이버의 구성도,
도 14는 실시형태 4의 PDP 드라이버의 구성도,
도 15는 실시형태 4의 변형예에서의 PDP 드라이버의 구성도이다.
본 발명은, 플라즈마 디스플레이 패널 등을 구동하는 구동 회로에 관한 것이다.
도 1에 도시하는 것과 같이 종래의 PDP 드라이버는, 레벨 시프트부(25)와, CMOS 출력부(26)와, 저 전압 제어부(21)로 구성되어 있다.
레벨 시프트부(25)는, 소스가 모두 고 전압 전원 단자(22)에 접속되고 드레인이 각각 접점(IN5, IN4)에 접속되는 동시에, 서로의 게이트와 드레인을 교차하여 접속된 P형 MOS 트랜지스터(17) 및 P형 MOS 트랜지스터(16)를 가진다. 또한, 레벨 시프트부(25)는, 게이트가 각각 저 전압 제어부(21)의 IN1 또는 IN2에 접속되고, 드레인이 각각 접점(IN5, IN4)에 접속되고 소스가 모두 접지된 N형 MOS 트랜지스터(20) 및 N형 MOS 트랜지스터(19)를 가진다.
CMOS 출력부(26)는, 게이트가 저 전압 제어부(21)의 IN3과 접속되고 드레인이 출력 단자(24)에 접속되고 소스가 접지된 N형 MOS 트랜지스터(18)와, 소스가 고 전압 전원 단자(22)에 접속되고 게이트가 접점(IN4)에 접속되고 드레인이 출력 단자(24)에 접속된 P형 MOS 트랜지스터(15)를 가진다.
저 전압 제어부(21)는 저 전압 전원 단자(27)에 접속된다. 출력 부하(34)는 플라즈마 디스플레이 패널과 같은 용량성 부하를 나타내고 있다.
도 2는, 종래의 PDP 드라이버에서의 저 전압 제어부(21)의 입출력 신호 및, 접점(IN4, IN5), 출력 단자(24)에서의 신호의 파형을 도시하는 도면이다.
다음에, 종래의 PDP 드라이버의 동작을 설명한다. 저 전압 제어부(21)로의 입력 신호(IN)가 Hi(이 경우 VDD 레벨)로부터 Low(이 경우 GND 레벨)로 전환되는 경우를 상정한다. 이 경우, 저 전압 제어부(21)로부터의 IN1의 신호에 의해 N형 MOS 트랜지스터(20)가 온하고, 접점(IN5)의 전위는 접지 전위(GND)까지 내려가므로, P형 MOS 트랜지스터(16)가 온한다. 그것과 동시에 저 전압 제어부(21)로부터의 IN2의 신호에 의해 N형 MOS 트랜지스터(19)는 오프하고, 이에 의해 접점(IN4)의 전위가 고 전압 전원의 전위(VDDH)까지 인상되므로, P형 MOS 트랜지스터(15)가 오프한다. 또한 저 전압 제어부(21)로부터의 IN3의 신호에 의해 N형 MOS 트랜지스터(18)가 온함으로써, 출력 단자(24)의 전위가 접지 전위(GND)가 되어, IN의 신호가 전해진다.
반대로 IN이 Low로부터 Hi로 전환될 때에는, 저 전압 제어부(21)로부터의 IN2의 신호에 의해 N형 MOS 트랜지스터(19)가 온한다. 이와 동시에 저 전압 제어부(21)로부터의 IN1의 신호에 의해 N형 MOS 트랜지스터(20)는 오프하고, P형 MOS 트랜지스터(17)는 온, P형 MOS 트랜지스터(16)는 오프한다. 이 때, 접점(IN4)의 전위는 접지 전위(GND)까지 내려가므로, P형 MOS 트랜지스터(15)가 온한다. 이에 의해, 출력 단자(24)의 전위가 고 전압 전원(VDDH)의 전위까지 인상된다. IN3의 신호에 의해 N형 MOS 트랜지스터(18)가 오프하여, IN의 신호가 전해진다.
이 때, 레벨 시프트부(25)의 각 트랜지스터의 전류 구동 능력은, 이하와 같이 결정된다.
CMOS 출력부(26)에 드레인이 접속된 P형 MOS 트랜지스터(16) 및 N형 MOS 트랜지스터(19)는, CMOS 출력부(26)를 구동하기 때문에, 레벨 시프트부(25)의 좌측의 P형 MOS 트랜지스터(17) 및 N형 MOS 트랜지스터(20)에 비하여, 구동하는 부하가 크다. 그 때문에, P형 MOS 트랜지스터(16) 및 N형 MOS 트랜지스터(19)는, P형 MOS 트랜지스터(17) 및 N형 MOS 트랜지스터(20)에 비교하여, 전류 구동 능력을 크게 하는 것이 필요하다(일본국 특공평 6-91442호 공보를 참조).
또한, 레벨 시프트부(25)의 IN4 및 IN5의 전위가 Hi(이 경우 VDDH 레벨)로부터 Low(이 경우 GND 레벨)로 전환될 때나, 반대로 Low로부터 Hi로 전환될 때, 과도적으로, P형 MOS 트랜지스터(17)와 N형 MOS 트랜지스터(20)의 사이, 및 P형 MOS 트랜지스터(16)와 N형 MOS 트랜지스터(19)의 사이를 관통 전류가 흐른다. 이 관통 전류를 저감시키기 위해서는, IN4, IN5의 전위를 빠르게 안정한 값으로 전환해야만 한다. 그 때문에, N형 MOS 트랜지스터(20, 19)의 전류 구동 능력을 P형 MOS 트랜지스터(17, 16)의 전류 구동 능력에 비하여, 크게 할 필요가 있다(일본국 특개 2000-164730호 공보를 참조).
이와 같이, 종래의 PDP 드라이버에서는, 저 전압 전원으로부터 저 전압 전원 단자(27)에 인가되는 전원 전압(VDD)이 추장(推奬) 동작 전원 전압 범위, 즉 회로의 정상 동작을 보증하는 전원 전압 범위 안이라면, 레벨 시프트부(25), CMOS 출력부(26)에는 거의 관통 전류는 흐르지 않아, 원하는 동작을 얻을 수 있다.
그러나, 전원을 ON·OFF할 때, 저 전압 전원의 상승·하강이 급준하게 행하여지지 않고, 저 전압 전원으로부터 저 전압 전원 단자(27)에 인가하는 전원 전압(VDD)이 정격값보다 낮은 중간 전위(VLo) 부근에서 유지되는 경우가 있다. 예컨대, 전원 전압(VDD)의 정격값이 5V인 경우, 전원을 오프하였을 때, 저 전압 전원으로부터 저 전압 전원 단자(27)에 인가하는 전원 전압(VDD)이 차단되는 과도기에 중간 전위 VLo=2V부근에서 유지될 때가 있다. 이와 같이, 저 전압 전원으로부터 저 전압 전원 단자(27)에 인가된 전원 전압(VDD)이 추장 동작 전원 전압보다 낮아지고, IN1, IN2, IN3의 Hi 레벨이 저하한 경우에는, 회로의 동작 상황이 상기의 경우와 상이하다.
도 3에 도시하는 것과 같이, 입력 전압 IN이 Hi(이 경우 VLo 레벨)로부터 Low(이 경우 GND 레벨)로 전환될 때, 레벨 시프트부(25)의 입력 전압(IN1)이 Hi가 됨으로써 N형 MOS 트랜지스터(20)가 온하고, P형 MOS 트랜지스터(16)가 온한다. 그것에 대하여, 레벨 시프트부(25)의 입력 전압(IN2)가 Low가 됨으로써 N형 MOS 트랜지스터(19)가 오프하고, P형 MOS 트랜지스터(17)가 오프한다. 그런데, 전원 전압(VDD)이 저하하면, N형 MOS 트랜지스터(20)의 임계 전압(VT)보다 충분히 큰 입력 전압(IN1)을 확보할 수 없다. 그 때문에, 접점(IN5)의 전위는 순간에 Low로는 되지 않아, 접점(IN5)의 전위가 중간 전위 1(이 경우 VDDL 레벨)에서 멈춰 버리는 기간(t0)이 존재한다.
다른 한편, P형 MOS 트랜지스터(16)의 전류 구동 능력은, N형 MOS 트랜지스 터(19)의 전류 구동 능력에 비하여 작다. 또한, 접점(IN5)의 전위는 t0인 기간, Low가 아니라 중간 전위 1(VDDL 레벨)의 전위로 되어 있기 때문에, P형 MOS 트랜지스터(16)는 불완전한 온 상태가 되어, P형 MOS 트랜지스터(16)의 구동 전류는 저하한다. 그 때문에, 불완전한 온 상태의 P형 MOS 트랜지스터(16)는, 불완전한 오프 상태의 N형 MOS 트랜지스터(19)가 인입하는 전류보다 충분히 큰 전류를 공급할 수 없어, P형 MOS 트랜지스터(16)는 순간에 온할 수 없다. 그 결과, 접점(IN4)의 전위는 Low(이 경우 GND 레벨)로부터 Hi(이 경우 VDDH 레벨)까지 금방 오르지는 않고, 중간 전위 2(이 경우 VDDM 레벨)에서 멈추어버리는 기간(t0)이 존재한다.
이 기간(t0)에는, CMOS 출력부(26)의 P형 MOS 트랜지스터(15)는 접점(IN4)의 전위에 의해 완전히 오프로는 되지 않고, 또한, CMOS 출력부(26)의 N형 MOS 트랜지스터(18)는, IN3으로부터의 입력 신호에 의해 온 상태로 되어 있다. 결과적으로, CMOS 출력부(26)의 P형 MOS 트랜지스터(15) 및 N형 MOS 트랜지스터(18)가 모두 온하기 때문에, 출력 단자(24)의 전위는 완전한 접지 전위가 되지 않고 중간 전위(이 경우 VoutM 레벨)가 된다. 이에 의해, CMOS 출력부(26)의 고 전압 전원(VDDH) 측으로부터 접지 전위(GND) 측으로 다대한 관통 전류가 흐른다. 이 관통 전류는 PDP 드라이버의 파괴나, 플라즈마 디스플레이 패널의 화상의 흐트러짐을 야기하는 원인이 된다.
이러한 것은, 특히, PDP 드라이버에 공급하는 전원을 오프하였을 때에 문제가 된다. 도 4에 도시되는 것과 같이, 전원을 오프한 후에는, 고 전압 전원(VDDH)와 저 전압 전원(VDD)의 각각에 접속된 부하의 크기에 기인하여, 저 전압 전원 (VDD)의 전압이 작은 시정수로(즉, 빨리) 하강하는 데 대하여, 고 전압 전원(VDDH)의 전압이 큰 시정수로(즉, 천천히) 하강한다. 그 때문에, CMOS 출력부(26)에 고 전압 전원(VDDH)으로부터의 고 전압이 인가된 상태에서, N형 MOS 트랜지스터(20)의 게이트 전압이 빨리 하강해버리기 때문에, P형 MOS 트랜지스터(15)가 완전히 오프가 되지 않아, CMOS 출력부(26)에 관통 전류가 흘러 버린다.
그래서, 본 발명은, 상기 과제를 고려하여, 저 전압 전원으로부터 공급하는 전원 전압이 추장 동작 전원 전압보다 저하하더라도, CM0S 출력부에서의 관통 전류의 발생을 방지하는 구동 회로를 제공하는 것을 목적으로 한다.
상기 과제를 해결하여 상기 목적을 달성하기 위해서, 본 발명의 구동 회로는, 소스가 고 전압 전원에 접속되고 드레인이 제1 접점에 접속되고 게이트가 제2 접점에 접속된 제1 P형 MOS 트랜지스터와, 소스가 상기 고 전압 전원에 접속되고 드레인이 상기 제2 접점에 접속되고 게이트가 상기 제1 접점에 접속된 제2 P형 MOS 트랜지스터와, 소스가 접지되고 드레인이 상기 제1 접점에 접속되어 게이트가 제1 신호를 받는 제1 N형 MOS 트랜지스터와, 소스가 접지되고 드레인이 상기 제2 접점에 접속되고 게이트가 제2 신호를 받는 제2 N형 MOS 트랜지스터를 가지는 레벨 시프트부와, 저 전압 전원에 접속되는 동시에, 상기 제1 N형 MOS 트랜지스터의 게이트, 상기 제2 N형 MOS 트랜지스터의 게이트에 접속되고, 입력 신호에 기초하여, 상기 제1 N형 MOS 트랜지스터의 게이트에 상기 제1 신호를 출력하고, 상기 제2 N형 MOS 트랜지스터의 게이트에 상기 제2 신호를 출력하는 저 전압 제어부와, 상기 레 벨 시프트부의 상기 제1 접점의 신호와 상기 저 전압 제어부가 출력하는 제3 신호에 기초하여 스위칭 동작하는 푸쉬 풀 출력부를 구비하고, 상기 저 전압 전원이 제1 전압 이상의 전압으로부터 상기 제1 전압보다 낮은 제2 전압으로 변화한 경우, 상기 제1 P형 MOS 트랜지스터의 구동 전류가, 상기 제1 N형 MOS 트랜지스터의 구동 전류보다 크다.
이와 같이, 본 발명의 구동 회로는, 상기 제1 P형 MOS 트랜지스터의 구동 전류가, 상기 제1 N형 MOS 트랜지스터의 구동 전류보다 크므로, 전원 전압(VDD)이 추장 동작 전원 전압보다 저하하더라도, CM0S 출력부에서의 관통 전류의 발생을 방지할 수 있다.
또, MOS 트랜지스터의 구동 전류란, MOS 트랜지스터가 온하고 있을 때의 드레인 전류이다. 이러한 구동 전류의 값을 결정하는 구체적인 방법으로는, MOS 트랜지스터 자체가 가지는 전류 구동 능력(상호 컨덕턴스)이 적절한 값이 되도록 MOS 트랜지스터를 설계하는 방법이나, MOS 트랜지스터의 드레인 전류를 제한하는 저항성 소자를 MOS 트랜지스터의 부하로서 접속해두는 방법 등이 있다.
또한, 여기서 말하는 푸쉬 풀 출력부는, 2개의 트랜지스터를 전원과 접지점의 사이에 직렬 접속한 트랜지스터 출력 회로로서, 토템 폴 회로나 CM0S 회로 등도 포함한다.
이상과 같이, 본 발명은, 전원 전압이 추장 동작 전원 전압보다 저하하더라도, CM0S 출력부에서의 관통 전류의 발생을 방지하는 구동 회로를 제공할 수 있다.
특히, 본 발명의 구동 회로를 PDP 드라이버에 적용한 경우, CMOS 출력부에 관통 전류가 흐르지 않기 때문에, PDP 드라이버의 파괴나, 플라즈마 디스플레이의 화상의 흐트러짐을 방지할 수 있다. 그 때문에, PDP 드라이버 및 플라즈마 디스플레이의 신뢰성의 향상을 도모할 수 있다.
이하에, 본 발명을 실시하기 위한 최선의 형태에 관해서, 도면을 참조하여 설명한다.
(실시형태 1)
우선, 실시형태 1의 PDP 드라이버의 구성을, 도 5를 이용하여 설명한다.
도 5는 실시형태 1의 PDP 드라이버의 구성도이다. 실시형태 1의 PDP 드라이버는, 본 발명의 구동 회로의 일례로서, 레벨 시프트부(13)와, CMOS 출력부(14)와, 저 전압 제어부(7)로 구성되어 있다.
레벨 시프트부(13)는, 소스가 모두 고 전압 전원 단자(9)에 접속되고 드레인이 각각 접점(IN5, IN4)에 접속되는 동시에 서로의 게이트와 드레인을 교차하여 접속된 P형 MOS 트랜지스터(3) 및 P형 MOS 트랜지스터(2)를 가진다. 또한, 레벨 시프트부(13)는, 게이트가 각각 저 전압 전원 단자(10)로부터의 전압으로 구동되는 저 전압 제어부(7)의 IN1 또는 IN2에 접속되고, 드레인이 각각 접점(IN5, IN4)에 접속되고 소스가 모두 접지 전위 단자(11)에 접속된 N형 MOS 트랜지스터(6) 및 N형 MOS 트랜지스터(5)를 가진다.
CMOS 출력부(14)는, 레벨 시프트부(13)의 접점(IN4)에서의 신호와 저 전압 제어부(7)가 출력하는 신호(IN3)에 기초하여 스위칭 동작하는 푸쉬 풀 출력부의 일례로서, 게이트가 저 전압 제어부(7)의 IN3과 접속되고 드레인이 출력 단자(12)에 접속되고 소스가 접지 전위 단자(11)에 접속된 N형 MOS 트랜지스터(4)와, 소스가 고 전압 전원 단자(9)에 접속되고 게이트가 접점(IN4)에 접속되고 드레인이 출력 단자(12)에 접속된 P형 MOS 트랜지스터(1)를 가진다.
저 전압 제어부(7)는 저 전압 전원 단자(10)에 접속된다. 출력 부하(34)는 플라즈마 디스플레이 패널과 같은 용량성 부하이다.
여기서, 레벨 시프트부(13)에서의, P형 MOS 트랜지스터(2), P형 MOS 트랜지스터(3), N형 MOS 트랜지스터(5), 및 N형 MOS 트랜지스터(6)의 전류 구동 능력은 이하에 도시하는 것과 같이 설정되어 있다. 즉, 레벨 시프트부(13)의 각 트랜지스터의 전류 구동 능력은, P형 MOS 트랜지스터(3), N형 MOS 트랜지스터(6), N형 MOS 트랜지스터(5), P형 MOS 트랜지스터(2)의 순서로 커지도록 설정되어 있다. 트랜지스터의 전류 구동 능력은, 도 6의 MOS 트랜지스터의 평면 구조도에 도시되는, 소스 영역(52)과 드레인 영역(53)의 대향 길이, 즉 게이트 폭(54)의 길이로 결정된다. 예를 들어, 레벨 시프트부(13)에서의 각 트랜지스터의 게이트의 폭의 넓이를, P형 MOS 트랜지스터(3), N형 MOS 트랜지스터(6), N형 MOS 트랜지스터(5), P형 MOS 트랜지스터(2)의 순차로 넓게 함으로써, 상기의 전류 구동 능력이 설정되어 있다. 또한, 전류 구동 능력은, 트랜지스터의 상호 컨덕턴스 gm=ID/VGS인 것이고, 게이트와 소스의 사이의 입력 전압(VGS)에 대한 드레인 전류(ID)의 크기를 나타내는 특성을 의미한다. 또한, 전류 구동 능력은, 도 6에 도시하는 게이트 길이(55)를 변경함으로써 변경하는 것도 가능하다.
다음으로, 실시형태 1의 PDP 드라이버의 동작을, 도 7을 이용하여 설명한다.
저 전압 전원으로부터의 전원 전압(VDD)이 추장 동작 전원 전압 범위 안인 경우의 PDP 드라이버의 동작은, 종래의 PDP 드라이버의 동작과 같으므로, 그 설명은 생략한다. 이하에서는, 전원을 ON/OFF할 때, 전원 전압(VDD)의 상승/하강이 급준하게 행하여지지 않음으로써, 전원 전압(VDD)이 추장 동작 전원 전압보다 낮은 VLo가 된 경우의 PDP 드라이버의 동작을 설명한다.
도 7은, 실시형태 1의 PDP 드라이버에서 전원 전압(VDD)이 추장 동작 전원 전압보다 낮은 VLo가 된 경우의, 저 전압 제어부(7)의 입출력 신호 및, 접점(IN4, IN5), 출력 단자(12)에서의 신호의 파형을 도시하는 도면이다.
입력 전압(IN)이 Hi(이 경우 VLo 레벨)로부터 Low(이 경우 GND 레벨)로 전환되면, 저 전압 제어부(7)로부터 출력되는 IN1신호가 Hi로 전환됨으로써, N형 MOS 트랜지스터(6)가 온하고, P형 MOS 트랜지스터(3)가 오프한다. 또한, 저 전압 제어부(7)로부터 출력되는 IN2신호가 Low로 전환됨으로써, N형 MOS 트랜지스터(5)가 오프하고, P형 MOS 트랜지스터(2)가 온한다. 이 때, N형 MOS 트랜지스터(6)의 전류 구동 능력은 P형 MOS 트랜지스터(3)의 전류 구동 능력보다 크지만, IN1의 입력 전압이 저하하고 있으므로, N형 MOS 트랜지스터(6)의 임계 전압(VT)을 충분히 확보할 수 없다. 이 때문에, 가령 종래와 마찬가지로 P형 MOS 트랜지스터(2)의 전류 구동 능력이 N형 MOS 트랜지스터(5)의 전류 구동 능력에 비하여 작으면, 접점(IN5)의 전위는 순간에 Low로는 되지 않고, 도 3에서 나타내어지는 것과 같은 중간 전위 1(이 경우 VDDL 레벨)이 유지된다.
그러나, 실시형태 1에서는, P형 MOS 트랜지스터(2)의 전류 구동 능력은, N형 MOS 트랜지스터(5)의 전류 구동 능력에 비하여 크다. 그 때문에, 접점(IN5)가 중간 전위 1의 전위를 유지하고, P형 MOS 트랜지스터(2)가 불완전한 온 상태가 되었다고 해도, P형 MOS 트랜지스터(2)는, 불완전한 오프 상태의 N형 MOS 트랜지스터(5)가 인입하는 전류보다 충분히 큰 전류를 공급할 수 있어, P형 MOS 트랜지스터(2)를 순간에 온할 수 있다. 그 결과, 접점(IN4)의 전위는 바로 Hi(이 경우 VDDH 레벨)까지 도달하여, P형 MOS 트랜지스터(3)가 오프하고, 접점(IN5)의 전위는 바로 Low(이 경우 GND 레벨)까지 변화한다. 따라서, 도 3에서 도시되는 것과 같은 중간 전위 1, 2에서 멈추어버리는 기간(t0)은 존재하지 않는다.
따라서, IN이 Hi로부터 Low로 전환되면, 접점(IN4)의 전위가 순간에 Hi(VDDH)가 되므로, CMOS 출력부(14)의 P형 MOS 트랜지스터(1)는 순간에 완전 오프한다. 또한, CMOS 출력부(14)의 N형 MOS 트랜지스터(4)는 IN3로부터의 입력 신호에 의해 온 상태가 되기 때문에, 출력 단자(12)의 전위는 완전한 접지 전위(GND)로 된다. 이에 의해, CMOS 출력부(14)에는 관통 전류가 흐르지 않는다.
따라서, PDP 드라이버의 파괴나, 플라즈마 디스플레이 패널(출력 부하(34))의 화상의 흐트러짐을 막아, PDP 드라이버 및 플라즈마 디스플레이 패널의 신뢰성의 향상을 도모할 수 있다.
상술한 것과 같이, 레벨 시프트부(13)에서의 각 트랜지스터의 전류 구동 능력은, P형 MOS 트랜지스터(3), N형 MOS 트랜지스터(6), N형 MOS 트랜지스터(5), P형 MOS 트랜지스터(2)의 순서로 커지도록 설정되어 있다. 이에 따라, 전원 전압(VDD)이 추장 동작 전원 전압보다 낮은 전압(VLo)이 되어도, 입력 전압(IN)이 Hi로 부터 Low로 전환되면, 각 레벨 시프트부(13) 및 CMOS 출력부(14)에서의 각 트랜지스터는, 온 상태로부터 오프 상태로, 또는 오프 상태로부터 온 상태로 순간에 전환된다. 즉, CMOS 출력부(14)에서, P형 MOS 트랜지스터(1) 및 N형 MOS 트랜지스터(4)가 동시에 온 상태로는 되지 않는다. 그 결과, CMOS 출력부(14)에는 관통 전류가 흐르지 않아, PDP 드라이버의 파괴나, 플라즈마 디스플레이 패널(출력 부하(34))의 화상의 흐트러짐을 방지할 수 있다.
또한, 상술한 실시형태 1에서는, IN이 Hi로부터 Low로 전환되는 경우에 관해서 설명하였다. IN이 Low로부터 Hi로 전환되는 경우에도, 상기의 경우와 같이, 레벨 시프트부(13)에서의 각 트랜지스터의 전류 구동 능력이 상기와 같이 설정되어 있기 때문에, 저 전압 전원으로부터의 전압이 VLo로 되어도, 각 트랜지스터는, 온 상태로부터 오프 상태로, 또는 오프 상태로부터 온 상태로 순간에 전환된다. 그 때문에, CMOS 출력부(14)에는 관통 전류가 흐르지 않아, PDP 드라이버의 파괴나, 플라즈마 디스플레이 패널(출력 부하(34))의 화상의 흐트러짐을 방지할 수 있다.
(실시형태 2)
다음에, 실시형태 2의 PDP 드라이버의 구성을, 도 8을 이용하여 설명한다.
도 8은 실시형태 2의 PDP 드라이버의 구성도이다. 실시형태 2의 PDP 드라이버는, 전원 전압 검출 회로(8)를 구비하고 있고, 그 밖의 구성은 실시형태 1의 PDP 드라이버와 동일하다.
전원 전압 검출 회로(8)는 저 전압 전원 단자(10)와 저 전압 제어부(7)에 접속된다. 도 9는 전원 전압 검출 회로(8)의 상세를 도시하는 것으로, 전원 전압 검 출 회로(8)는, 저 전압 전원 단자(10)로부터의 전압을 저항(31) 및 저항(32)으로 분압한 전압과, 기준 전압원(33)의 전압을 히스테리시스 컨버터(30)에 의해 비교한다. 전원 전압 검출 회로(8)는, 히스테리시스 컨버터(30)에 의해 얻어진 비교 결과에 기초하여 제어 신호를 출력 단자(29)에 출력한다.
도 10은 전원 전압 검출 회로(8)의 동작을 타이밍 차트로 도시한 도면이다. 전원 전압 검출 회로(8)는, 저 전압 전원 단자(10)의 전원 전압(VDD)이 접지 전위로부터 소정의 전압(VTON 전위)에 달할 때까지의 동안에는 Low 레벨을 출력하고, 전원 전압(VDD)이 더 상승하여 VTON 전위를 넘으면 Hi 레벨로 전환되는 제어 신호를 출력하고, 전원 전압(VDD)은 정격값까지 도달한다. 그 후, 전원 전압(VDD)이 정격값으로부터 저하해가서 VTON 전위보다 저하하더라도 Hi레벨을 계속 출력하고, VTON 전위보다 낮은 VTOFF 전위까지 저하하면 Low레벨로 전환되는 제어 신호를 출력한다.
도 11은 저 전압 제어부(7)의 구성도이다. 저 전압 제어부(7)에서는, 전원 전압 검출 회로(8)로부터 신호 검출 회로(41)에 입력되는 제어 신호가 Hi 레벨이 되었을 때, 스위치(SW)(44)는 변환 회로(43)를 선택한다. 변환 회로(43)는, 실시형태 1과 마찬가지로, 입력 신호(IN)를 변환한다. 변환 회로(43)에 의해서 변환된 신호(IN1, IN2, IN3)은, N형 MOS 트랜지스터(6), N형 MOS 트랜지스터(5), N형 MOS 트랜지스터(4)의 각 게이트에 출력된다. 이에 따라, 실시형태 1과 동일한 동작이 행하여진다.
다른 한편, 저 전압 전원으로부터의 전압이 강하하여, 전원 전압 검출 회로 (8)로부터 신호 검출 회로(41)에 입력되는 제어 신호가 Low 레벨이 되었을 때, 스위치(SW)(44)는 고정 신호 출력 회로(42)를 선택한다. 고정 신호 출력 회로(42)는, 입력 신호(IN)에 관계없이, Hi(예컨대 VDD 레벨)의 신호(IN1), Low(GND 레벨)의 신호(IN2), Low(GND 레벨)의 신호(IN3)를 출력한다.
신호(IN1)가 Hi 레벨이 되면, N형 MOS 트랜지스터(6)가 온하여, 접점(IN5)의 전위가 접지 전위(GND)가 되므로, P형 MOS 트랜지스터(2)가 온한다. 이에 의해, 접점(IN4)의 전위가 고 전압 전원의 전위(VDDH)까지 인상되고, P형 MOS 트랜지스터(1)가 오프한다. 또한, 신호(IN3)의 Low 레벨에 의해, N형 MOS 트랜지스터(4)가 오프하고, 신호(IN2)의 Low 레벨에 의해, N형 MOS 트랜지스터(5)도 오프한다. 이에 의해, P형 MOS 트랜지스터(1) 및 N형 MOS 트랜지스터(4)가 오프하므로, CMOS 출력부(14)에서는 관통 전류는 발생하지 않는다.
제조상의 불균형에 의해 MOS 트랜지스터의 임계 전압(VT)이 시프트하는 경우가 있다. 그 경우, 저 전압 전원 단자(10)로부터의 전압이 현저히 저하하면, P형 MOS 트랜지스터(2)의 전류 구동 능력이 N형 MOS 트랜지스터(5)의 전류 구동 능력보다 크다는 조건을 계속 유지할 수 없게 되어, P형 MOS 트랜지스터(2)는, N형 MOS 트랜지스터(5)가 인입하는 전류보다 충분히 큰 전류를 공급할 수 없다.
그렇지만, 저 전압 전원 단자(10)로부터의 전압이 현저히 저하하면, 전원 전압 검출 회로(8)는 Low 레벨의 제어 신호를 출력하고, 저 전압 제어부(7)는, Hi의 신호(IN1), Low의 신호(IN2), Low의 신호(IN3)를 출력한다. 이에 의해, 상술한 것과 같이, P형 MOS 트랜지스터(1) 및 N형 MOS 트랜지스터(4)가 오프한다. 그 결과, 상술한 것과 같이, P형 MOS 트랜지스터(2)가, N형 MOS 트랜지스터(5)가 인입하는 전류보다 큰 전류를 공급할 수 없는 경우라도, CMOS 출력부(14)에서의 관통 전류의 발생을 방지할 수 있다.
또, 실시형태 2에서는, 실시형태 1의 PDP 드라이버에 전원 전압 검출 회로(8)를 설치하는 동시에, 전원 전압 검출 회로(8)가 Hi 레벨의 제어 신호를 출력하였을 때, 저 전압 제어부(7)가 Hi의 신호(IN1), Low의 신호(IN2), Low의 신호(IN3)를 출력하는 PDP 드라이버에 관해서 나타내었다. 그러나, 전원 전압 검출 회로(8)는 실시형태 1의 PDP 드라이버에 설치될 뿐만 아니라, 종래의 PDP 드라이버에 설치되어도 된다. 이 경우, 저 전압 제어부(21)를, 전원 전압 검출 회로(8)로부터 Hi 레벨의 제어 신호가 입력되었을 때, Hi의 신호(IN1), Low의 신호(IN2), Low의 신호(IN3)를 출력시키도록 설계해둔다. 이에 의해, 레벨 시프트부(25)의 각 트랜지스터, N형 MOS 트랜지스터(19), N형 MOS 트랜지스터(20), P형 MOS 트랜지스터(16) 및 P형 MOS 트랜지스터(17)의 전류 구동 능력의 대소에 상관없이, 전원 전압(VDD)이 추장 동작 전원 전압보다 저하하였을 때에도, 전원 전압 검출 회로(8) 및 저 전압 제어부(21)의 동작에 의해 CMOS 출력부(26)에서의 관통 전류의 발생을 방지할 수 있다. 그 결과, 레벨 시프트부(13, 25)내의 각 P형 N형 MOS 트랜지스터의 전류 구동 능력을 용이하게 설계할 수 있다.
(실시형태 3)
다음에, 실시형태 3의 PDP 드라이버의 구성을, 도 12를 이용하여 설명한다.
도 12는 실시형태 3의 PDP 드라이버의 구성도이다. 실시형태 3의 PDP 드라 이버는, 레벨 시프트부(113)를 제외하고, 실시형태 1의 PDP 드라이버와 동일한 구성을 구비한다.
레벨 시프트부(113)는, 실시형태 1의 레벨 시프트부(13)에서의 P형 MOS 트랜지스터(3)를, P형 MOS 트랜지스터(103)와 P형 MOS 트랜지스터(103a)와의 직렬 회로로 치환한 것에 상당한다.
P형 MOS 트랜지스터(103)는, 예를 들어, 이것과 상보 쌍을 이루는 다른 N형 MOS 트랜지스터(6)와 같은 정도의 전류 구동 능력을 가지는 P형 MOS 트랜지스터이다.
P형 MOS 트랜지스터(103a)는, 저항성 소자의 일례이며, 그 소스가 고 전압 전원(VDDH)에 접속되고, 그 드레인이 P형 MOS 트랜지스터(103)의 소스에 접속되고, 그 게이트가 P형 MOS 트랜지스터(103)의 게이트에 접속되어 있다. 그리고, P형 MOS 트랜지스터(103) 및 (103a)는, 이들 게이트에 Low 레벨의 신호가 입력되면, 양쪽 모두가 온 상태가 되어, P형 MOS 트랜지스터(103a)의 드레인-소스간의 온 저항 성분이 P형 MOS 트랜지스터(103)의 부하 저항으로서 기능한다.
이들 P형 MOS 트랜지스터(103)와 P형 MOS 트랜지스터(103a)를 합한 회로가, 실시형태 1의 P형 MOS 트랜지스터(3)와 같은 기능을 하고 있다. 즉, 본 실시형태에서는, P형 MOS 트랜지스터(103) 자체의 전류 구동 능력은, 이것과 상보 쌍을 이루는 다른 N형 MOS 트랜지스터(6)와 같은 정도이지만, 이 P형 MOS 트랜지스터(103)의 부하 저항으로서 P형 MOS 트랜지스터(103a)가 접속되어 있기 때문에, P형 MOS 트랜지스터(103)의 구동 전류(온일 때의 드레인 전류)가 제한된다. 그 결과, P형 MOS 트랜지스터(103a) 및 P형 MOS 트랜지스터(103)를 흐르는 구동 전류는, N형 MOS 트랜지스터(6)의 구동 전류보다도 작아진다.
이상으로부터, 본 실시형태에서의 PDP 드라이버는, 실시형태 1과 동일한 효과가 있다. 즉, P형 MOS 트랜지스터(3)의 구동 전류보다도 N형 MOS 트랜지스터(6)의 구동 전류가 크기 때문에, 전원 오프의 직후와 같이 저 전압 전원의 전압이 하강한 경우이더라도, 신호(IN1)가 Hi일 때에는, N형 MOS 트랜지스터(6)의 온 상태가 확실히 유지되고, 또한, P형 MOS 트랜지스터(2)의 구동 전류가 N형 MOS 트랜지스터(5)의 구동 전류보다도 크기 때문에, P형 MOS 트랜지스터(2)의 온 상태가 확실히 유지되고, 그 결과, CMOS 출력부(14)의 P형 MOS 트랜지스터(1)의 게이트에 고 전압(VDDH)이 인가되고, P형 MOS 트랜지스터(1)의 오프 상태가 확실히 유지되어, CMOS 출력부(14)에 관통 전류가 흐르는 것이 회피된다.
또, 본 실시형태에서는, P형 MOS 트랜지스터(103a)의 게이트는, P형 MOS 트랜지스터(103)의 게이트에 접속되어 있으나, 본 발명은, 이러한 접속에 한정되는 것이 아니다. P형 MOS 트랜지스터(103a)는, 부하 저항으로서 기능하면 되므로, 예를 들어, P형 MOS 트랜지스터(103a)의 게이트는, 소정의 Low 전위(예를 들어, GND 등)에 접속되어 있으면 된다.
또한, 도 13에 도시되는 레벨 시프트부(113a)와 같이, 본 실시형태에서의 P형 MOS 트랜지스터(103a)를, 동일한 저항값을 가지는 저항(110)으로 치환하여도 된다. P형 MOS 트랜지스터(103)의 드레인 전류를 제한할 수 있기 때문이다.
(실시형태 4)
다음에, 실시형태 4의 PDP 드라이버의 구성을, 도 14를 이용하여 설명한다.
도 14는 실시형태 4의 PDP 드라이버의 구성도이다. 실시형태 4의 PDP 드라이버는, 레벨 시프트부(114)를 제외하고, 실시형태 3의 PDP 드라이버와 동일한 구성을 구비한다.
레벨 시프트부(114)는, 실시형태 3의 레벨 시프트부(l13)의 N형 MOS 트랜지스터(6)를 N형 MOS 트랜지스터(106)와 N형 MOS 트랜지스터(106a)로 치환한 회로에 상당한다.
N형 MOS 트랜지스터(106)는, 예컨대, 이것보다도 후단에 위치하는 N형 MOS 트랜지스터(5)와 같은 정도의 전류 구동 능력을 가지는 N형 MOS 트랜지스터이다.
N형 MOS 트랜지스터(106a)는, 저항성 소자의 일례이고, 그 소스가 저 전압 전원(VDD)에 접속되고, 그 드레인이 N형 MOS 트랜지스터(106)의 소스에 접속되고, 그 게이트가 N형 MOS 트랜지스터(106)의 게이트에 접속되어 있다. 그리고, N형 MOS 트랜지스터(106) 및 (106a)는, 이들 게이트에 Hi 레벨의 신호가 입력되면, 양쪽 모두가 온 상태가 되어, N형 MOS 트랜지스터(106a)의 드레인-소스간의 온 저항 성분이 N형 MOS 트랜지스터(106)의 부하 저항으로서 기능한다.
이들 N형 MOS 트랜지스터(106)와 N형 MOS 트랜지스터(106a)를 합한 회로가, 실시형태 3의 N형 MOS 트랜지스터(6)와 같은 기능을 하고 있다. 즉, 본 실시형태에서는, N형 MOS 트랜지스터(106) 자체의 전류 구동 능력은, 이 후단에 위치하는 N형 MOS 트랜지스터(5)와 같은 정도이지만, 이 N형 MOS 트랜지스터(106)의 부하 저항으로서 N형 MOS 트랜지스터(106a)가 접속되어 있기 때문에, N형 MOS 트랜지스터 (106)의 구동 전류(온일 때의 드레인 전류)가 제한된다. 그 결과, N형 MOS 트랜지스터(106) 및 N형 MOS 트랜지스터(106a)를 흐르는 구동 전류는, N형 MOS 트랜지스터(5)의 구동 전류보다도 작아진다.
또한, P형 MOS 트랜지스터(103)와 N형 MOS 트랜지스터(106)의 구동 전류의 관계는, 실시형태 3과 같아지도록, P형 MOS 트랜지스터(103a) 및 N형 MOS 트랜지스터(106a)가 설계되어 있다. 즉, P형 MOS 트랜지스터(103)의 구동 전류보다도 N형 MOS 트랜지스터(106)의 구동 전류가 크다.
이상으로부터, 본 실시형태에서의 PDP 드라이버는, 실시형태 1과 동일한 효과가 있다. 즉, P형 MOS 트랜지스터(103)의 구동 전류보다도 N형 MOS 트랜지스터(106)의 구동 전류가 크기 때문에, 전원 오프의 직후와 같이, 저 전압 전원의 전압이 하강한 경우이더라도, 신호(IN1)가 Hi일 때에는, N형 MOS 트랜지스터(106)의 온 상태가 확실히 유지되고, 또한, P형 MOS 트랜지스터(2)의 구동 전류가 N형 MOS 트랜지스터(5)의 구동 전류보다도 크기 때문에, P형 MOS 트랜지스터(2)의 온 상태가 확실히 유지되고, 그 결과, CMOS 출력부(14)의 P형 MOS 트랜지스터(1)의 게이트에 고 전압(VDDH)가 인가되고, P형 MOS 트랜지스터(1)의 오프 상태가 확실히 유지되어, CMOS 출력부(14)에 관통 전류가 흐르는 것이 회피된다.
또, 본 실시형태에서는, N형 MOS 트랜지스터(106a)의 게이트는, N형 MOS 트랜지스터(106)의 게이트에 접속되어 있었으나, 본 발명은, 이러한 접속에 한정되는 것이 아니다. N형 MOS 트랜지스터(106a)는, 부하 저항으로서 기능하면 되므로, 예컨대, N형 MOS 트랜지스터(106a)의 게이트는, 소정의 Hi 전위(예를 들어, VDD 등) 에 접속되어 있으면 된다.
또한, 도 15에 도시되는 레벨 시프트부(114a)와 같이, 본 실시형태에서는 N형 MOS 트랜지스터(106a)를, 같은 저항값을 가지는 저항(111)으로 치환하여도 된다. N형 MOS 트랜지스터(106)의 드레인 전류를 제한할 수 있기 때문이다.
이상, 본 발명에 관한 구동 회로에 관해서, 실시형태 1∼4에 기초하여 설명하였지만, 본 발명은, 이들 실시형태에 한정되는 것이 아니다. 본 발명의 취지를 일탈하지 않는 범위에서 당업자가 생각하는 각종 변형을 각 실시형태에 실시한 것이나, 각 실시형태의 구성 요소를 적절히 조합하여 실현되는 형태도 본 발명에 포함된다.
예를 들어, 실시형태 3에서는, 실시형태 1의 P형 MOS 트랜지스터(3)가 P형 MOS 트랜지스터(103)와 P형 MOS 트랜지스터(103a)로 치환되고, 실시형태 4에서는, 그것에 더하여, N형 MOS 트랜지스터(6)가 N형 MOS 트랜지스터(106)와 N형 MOS 트랜지스터(106a)로 치환되었으나, 이러한 치환은, 이들 트랜지스터에 한정되지 않는다. P형 MOS 트랜지스터(2), N형 MOS 트랜지스터(5)에 관해서도, 동일한 치환을 하여도 된다. 또한, 레벨 시프트부를 구성하는 4개의 MOS 트랜지스터에 관해서, MOS 트랜지스터와 저항의 조합으로 치환하여도 좋다.
결국, 온일 때의 드레인 전류가, P형 MOS 트랜지스터(3), N형 MOS 트랜지스터(6), N형 MOS 트랜지스터(5), P형 MOS 트랜지스터(2)의 순서로 커지도록 설계되는 한, 각 MOS 트랜지스터는, 단독으로 실현되어도 되고, 각 MOS 트랜지스터가 MOS 트랜지스터와 저항성 소자(M0S 트랜지스터 또는 저항)의 조합으로 실현되어도 된 다.
또한, 상술한 실시형태 1∼4에서는, 고 전압 전원(VDDH)과 접지 전위(GND)의 사이에 P형 MOS 트랜지스터(1)와 N형 MOS 트랜지스터(4)를 직렬 접속하여 구성되는 푸쉬 풀 출력부(CMOS 출력부)(14)를 이용한 사례로 설명하였지만, 본 발명은 이들 사례에 한하지 않고, 동종의 트랜지스터(예를 들어 N형 MOS 트랜지스터끼리, P형 MOS 트랜지스터끼리, 바이폴라 트랜지스터끼리, 또는 IGBT(Insulated Gate Bipolar Transistor)끼리)의 2개를 직렬 접속한 푸쉬 풀 출력부를 이용하고, 고 전압 전원(VDDH) 측의 트랜지스터 또는 접지 전위(GND) 측의 트랜지스터의 제어 신호 중 한 쪽을 역극성 실시하여도 된다.
본 발명에 관한 구동 회로는, 고 전압 구동 신호를 출력하는 드라이버 회로로서, 특히 플라즈마 디스플레이 패널을 구동하는 PDP 드라이버 등으로서 유용하다.

Claims (9)

  1. 소스가 고 전압 전원에 접속되고 드레인이 제1 접점에 접속되고 게이트가 제2 접점에 접속된 제1 P형 MOS 트랜지스터와, 소스가 상기 고 전압 전원에 접속되고 드레인이 상기 제2 접점에 접속되고 게이트가 상기 제1 접점에 접속된 제2 P형 MOS 트랜지스터와, 소스가 접지되고 드레인이 상기 제1 접점에 접속되고 게이트가 제1 신호를 받는 제1 N형 MOS 트랜지스터와, 소스가 접지되고 드레인이 상기 제2 접점에 접속되고 게이트가 제2 신호를 받는 제2 N형 MOS 트랜지스터를 가지는 레벨 시프트부와,
    저 전압 전원에 접속되는 동시에, 상기 제1 N형 MOS 트랜지스터의 게이트, 상기 제2 N형 MOS 트랜지스터의 게이트에 접속되고, 입력 신호에 기초하여, 상기 제1 N형 MOS 트랜지스터의 게이트에 상기 제1 신호를 출력하고, 상기 제2 N형 MOS 트랜지스터의 게이트에 상기 제2 신호를 출력하는 저 전압 제어부와,
    상기 레벨 시프트부의 상기 제1 접점의 신호와 상기 저 전압 제어부가 출력하는 제3 신호에 기초하여 스위칭 동작하는 푸쉬 풀 출력부를 구비하고,
    상기 제1 P형 MOS 트랜지스터의 구동 전류는, 상기 제1 N형 MOS 트랜지스터의 구동 전류보다 큰, 구동 회로.
  2. 제1항에 있어서, 상기 제1 N형 MOS 트랜지스터의 구동 전류는, 상기 제2 N형 MOS 트랜지스터의 구동 전류보다 크고,
    상기 제2 N형 MOS 트랜지스터의 구동 전류는, 상기 제2 P형 MOS 트랜지스터의 구동 전류보다 큰, 구동 회로.
  3. 제1항에 있어서, 상기 제1 P형 MOS 트랜지스터의 전류 구동 능력은, 상기 제1 N형 MOS 트랜지스터의 전류 구동 능력보다 큰 구동 회로.
  4. 제3항에 있어서, 상기 제1 N형 MOS 트랜지스터의 전류 구동 능력은, 상기 제2 N형 MOS 트랜지스터의 전류 구동 능력보다 크고,
    상기 제2 N형 MOS 트랜지스터의 전류 구동 능력은, 상기 제2 P형 MOS 트랜지스터의 전류 구동 능력보다 큰, 구동 회로.
  5. 제1항에 있어서, 상기 구동 회로는, 상기 고 전압 전원과 상기 제2 P형 MOS 트랜지스터의 소스의 사이에 접속된 제1 저항성 소자를 더 구비하고,
    상기 제2 P형 MOS 트랜지스터의 소스는, 상기 제1 저항성 소자를 통해 상기 고 전압 전원에 접속되어 있는, 구동 회로.
  6. 제5항에 있어서, 상기 제1 저항성 소자는, P형 MOS 트랜지스터인 구동 회로.
  7. 제5항에 있어서, 상기 구동 회로는, 상기 제2 N형 MOS 트랜지스터의 소스와 접지 전위의 사이에 접속된 제2 저항성 소자를 더 구비하고,
    상기 제2 N형 MOS 트랜지스터의 소스는, 상기 제2 저항성 소자를 통해 접지되어 있는, 구동 회로.
  8. 제7항에 있어서, 상기 제2 저항성 소자는, N형 MOS 트랜지스터인 구동 회로.
  9. 제1항에 있어서, 상기 저 전압 전원이 인가하는 전압을 검출하고, 검출한 전압이, 제1 전압 이상의 전압으로부터 상기 제1 전압보다 낮은 제2 전압으로 변화한 경우, 제어 신호를 상기 저 전압 제어부에 출력하는 전원 전압 검출 회로를 더 구비하고,
    상기 저 전압 제어부는, 상기 제어 신호가 입력된 경우, 상기 제2 N형 MOS 트랜지스터를 오프시키는 상기 제2 신호를 출력하는, 구동 회로.
KR1020050080116A 2004-08-30 2005-08-30 구동 회로 KR20060050831A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00249733 2004-08-30
JP2004249733 2004-08-30
JPJP-P-2005-00237952 2005-08-18
JP2005237952A JP4098322B2 (ja) 2004-08-30 2005-08-18 駆動回路

Publications (1)

Publication Number Publication Date
KR20060050831A true KR20060050831A (ko) 2006-05-19

Family

ID=35942236

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050080116A KR20060050831A (ko) 2004-08-30 2005-08-30 구동 회로

Country Status (3)

Country Link
US (1) US7323923B2 (ko)
JP (1) JP4098322B2 (ko)
KR (1) KR20060050831A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140064319A (ko) * 2012-11-20 2014-05-28 엘지디스플레이 주식회사 쉬프트 레지스터 및 이를 포함하는 평판 표시 장치
JP2020053766A (ja) * 2018-09-25 2020-04-02 富士電機株式会社 ドライバ回路

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004052092A1 (de) * 2004-10-26 2006-05-04 Micronas Gmbh Schaltungsanordung zur Pegelverschiebung
US20070063758A1 (en) * 2005-09-22 2007-03-22 Honeywell International Inc. Voltage divider and method for minimizing higher than rated voltages
JP4772480B2 (ja) * 2005-11-30 2011-09-14 株式会社東芝 半導体集積装置
FR2896610A1 (fr) * 2006-01-20 2007-07-27 St Microelectronics Sa Procede et dispositif de commande d'un ecran a plasma matriciel
US7705600B1 (en) 2006-02-13 2010-04-27 Cypress Semiconductor Corporation Voltage stress testing of core blocks and regulator transistors
JP2007311971A (ja) * 2006-05-17 2007-11-29 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JP5034372B2 (ja) * 2006-08-24 2012-09-26 ソニー株式会社 レベルシフト回路、駆動装置、撮像装置
JP4538033B2 (ja) 2007-09-10 2010-09-08 株式会社沖データ 駆動回路、ｌｅｄヘッドおよび画像形成装置
DE102008056130A1 (de) * 2008-11-06 2010-05-12 Micronas Gmbh Pegelschieber mit Kaskodenschaltung und dynamischer Toransteuerung
JP2010197878A (ja) * 2009-02-26 2010-09-09 Panasonic Corp 容量性負荷駆動装置及びｐｄｐ表示装置
JP2011124657A (ja) 2009-12-08 2011-06-23 Renesas Electronics Corp 駆動回路
US8471606B2 (en) * 2011-02-23 2013-06-25 Deere & Company Driver circuit for a semiconductor power switch
KR20120110868A (ko) 2011-03-30 2012-10-10 삼성전자주식회사 반도체 장치
JP6591228B2 (ja) * 2015-08-11 2019-10-16 エイブリック株式会社 電子回路および半導体装置
JP6588116B2 (ja) 2018-02-26 2019-10-09 ウィンボンド エレクトロニクス コーポレーション レベルシフタ
WO2019244230A1 (ja) * 2018-06-19 2019-12-26 株式会社ソシオネクスト 半導体集積回路装置およびレベルシフタ回路
CN110798199B (zh) * 2018-08-01 2024-04-26 联合汽车电子有限公司 Mos管驱动电路
WO2020031538A1 (ja) * 2018-08-10 2020-02-13 日本電産株式会社 駆動回路、駆動システム
CN110752843B (zh) * 2019-11-26 2023-09-19 上海华力微电子有限公司 电平转换电路
CN111289882B (zh) * 2020-03-30 2022-03-15 重庆长安新能源汽车科技有限公司 推挽输出pwm的开路检测电路、方法及车辆

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0691442B2 (ja) 1988-03-31 1994-11-14 日本電気株式会社 レベルシフト回路
JPH0727717B2 (ja) * 1988-07-13 1995-03-29 株式会社東芝 センス回路
DE4140729C2 (de) 1991-12-11 1995-11-16 Balcke Duerr Ag Verfahren und Vorrichtung zur Herstellung von Wärmetauscherelementen
US5243236A (en) * 1991-12-31 1993-09-07 Intel Corporation High voltage CMOS switch with protection against diffusion to well reverse junction breakdown
JP2000164730A (ja) 1998-11-26 2000-06-16 Fuji Electric Co Ltd Ｍｏｓ型半導体集積回路
JP3369535B2 (ja) 1999-11-09 2003-01-20 松下電器産業株式会社 プラズマディスプレイ装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140064319A (ko) * 2012-11-20 2014-05-28 엘지디스플레이 주식회사 쉬프트 레지스터 및 이를 포함하는 평판 표시 장치
JP2020053766A (ja) * 2018-09-25 2020-04-02 富士電機株式会社 ドライバ回路

Also Published As

Publication number Publication date
JP4098322B2 (ja) 2008-06-11
JP2006101490A (ja) 2006-04-13
US7323923B2 (en) 2008-01-29
US20060044041A1 (en) 2006-03-02

Similar Documents

Publication Publication Date Title
KR20060050831A (ko) 구동 회로
US7348800B2 (en) Level shift circuit
US8643426B2 (en) Voltage level shifter
KR20150071339A (ko) 게이트 구동 회로
KR20040098566A (ko) 레벨시프트회로
JP2008258939A (ja) 多チャンネル半導体集積回路
KR100535346B1 (ko) 반도체 집적회로장치
JP4419965B2 (ja) レベルシフト回路
KR20070015455A (ko) 레벨 시프트 회로 및 이를 구비한 스위칭 레귤레이터
JPH0693615B2 (ja) ドライバ回路
JP2004260242A (ja) 電圧レベルシフタ
US6940332B2 (en) Level shift circuit having control circuits for high speed, area saving and power saving
US7737735B2 (en) Output circuit for outputting a signal with a high-voltage amplitude
JP2006295322A (ja) レベルシフタ回路
US10734995B1 (en) Output circuit
CN100541569C (zh) 驱动电路
JP4599225B2 (ja) スイッチング回路
JP2006025085A (ja) Ｃｍｏｓ駆動回路
JP2001111412A (ja) 入力信号レベル変換回路及び液晶表示装置
JP2008219664A (ja) スイッチング回路
JP3233069B2 (ja) 高耐圧レベル検出回路
US7733154B2 (en) Semiconductor device
JP2009267015A (ja) 半導体装置
JP2010045522A (ja) 半導体装置
JP4267406B2 (ja) スキャンドライバー制御回路装置

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid