JPH04177911A - 波形補正回路 - Google Patents
波形補正回路Info
- Publication number
- JPH04177911A JPH04177911A JP30534590A JP30534590A JPH04177911A JP H04177911 A JPH04177911 A JP H04177911A JP 30534590 A JP30534590 A JP 30534590A JP 30534590 A JP30534590 A JP 30534590A JP H04177911 A JPH04177911 A JP H04177911A
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- 230000004069 differentiation Effects 0.000 claims 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
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- 238000003199 nucleic acid amplification method Methods 0.000 description 4
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Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高周波パルス信号を使用するレーダ装置及び
航法装置等のＦＥＴを使用した高周波増幅器に関し、特
に、高周波パルス出力信号の頂上部の平坦性を厳しく要
求される波形補正回路に関する。
航法装置等のＦＥＴを使用した高周波増幅器に関し、特
に、高周波パルス出力信号の頂上部の平坦性を厳しく要
求される波形補正回路に関する。
従来の技術
従来、この種の高周波パルス増幅は、ＦＥＴをＡ級動作
させ、ゲートバイアス及びドレインバイアスに所定の直
流電圧を加える方法、ゲートバイアス又はドレインバイ
アスを高周波パルス信号の存在する時間だけ加えると共
に高周波パルス入力信号にＦＥＴの高周波パルス増幅特
性と逆の補正を加える方法により実行されていた。
させ、ゲートバイアス及びドレインバイアスに所定の直
流電圧を加える方法、ゲートバイアス又はドレインバイ
アスを高周波パルス信号の存在する時間だけ加えると共
に高周波パルス入力信号にＦＥＴの高周波パルス増幅特
性と逆の補正を加える方法により実行されていた。
発明が解決しようとする課題
しかしながら、上述した従来のＦＥＴを使用した高周波
増幅器は、ゲートバイアス及びドレインバイアスに直流
電圧を加えた場合、高周波パルス入力信号がない時間に
もドレイン電流が流れる為に、消費電力が多いという欠
点がある。
増幅器は、ゲートバイアス及びドレインバイアスに直流
電圧を加えた場合、高周波パルス入力信号がない時間に
もドレイン電流が流れる為に、消費電力が多いという欠
点がある。
ゲートバイアス又はトレインバイアスをスイフチングす
る方法では、一般に高周波ＦＥＴの利得は第３図（ａ）
及び（ｂ）の波線で示す様に高周波ＦＥＴの内部温度が
上昇すると減少する為に、高周波パルス入力信号を高周
波ＦＥＴに入力する以前からバイアスを加え、あらかじ
め内部温度を上昇させてから高周波パルス入力信号を加
えている。しかしながら、高周波パルス信号を増幅する
のに最適なバイアス電圧ではドレイン電流が少ない為に
、温度上昇はゆるやかであり利得の変動は避けられない
。したがって、高周波パルス入力信号をＦＥＴの増幅特
性とは逆の特性で補正しなければならないので、複雑な
補正回路が必要であり、また個々のＦＥＴの特性偏差に
より調整が必要であるという欠点がある。
る方法では、一般に高周波ＦＥＴの利得は第３図（ａ）
及び（ｂ）の波線で示す様に高周波ＦＥＴの内部温度が
上昇すると減少する為に、高周波パルス入力信号を高周
波ＦＥＴに入力する以前からバイアスを加え、あらかじ
め内部温度を上昇させてから高周波パルス入力信号を加
えている。しかしながら、高周波パルス信号を増幅する
のに最適なバイアス電圧ではドレイン電流が少ない為に
、温度上昇はゆるやかであり利得の変動は避けられない
。したがって、高周波パルス入力信号をＦＥＴの増幅特
性とは逆の特性で補正しなければならないので、複雑な
補正回路が必要であり、また個々のＦＥＴの特性偏差に
より調整が必要であるという欠点がある。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記諸欠
点を解消することを可能とした新規な波形補正回路を提
供することにある。
従って本発明の目的は、従来の技術に内在する上記諸欠
点を解消することを可能とした新規な波形補正回路を提
供することにある。
課題を解決するための手段
上記目的を達成する為に、本発明に係る波形補正回路は
、ＦＥＴのゲートに負のバイアス電圧を加えるバイアス
回路網と、高周波パルス入力信号に同期したパルス信号
を微分する微分回路と、バイアス回路網の出力電圧と微
分回路の出力電圧とと加算する加算器とを備えて構成さ
れる。
、ＦＥＴのゲートに負のバイアス電圧を加えるバイアス
回路網と、高周波パルス入力信号に同期したパルス信号
を微分する微分回路と、バイアス回路網の出力電圧と微
分回路の出力電圧とと加算する加算器とを備えて構成さ
れる。
実施例
次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。
して具体的に説明する。
第１図は本発明の一実施例を示すブロック構成図、第２
図は同実施例のタイミングチャート、第３図は高周波Ｆ
ＥＴの時間に対する温度上昇及び利得変動特性図である
。
図は同実施例のタイミングチャート、第３図は高周波Ｆ
ＥＴの時間に対する温度上昇及び利得変動特性図である
。
第１図に於いて、入力端子］に加えられたゲートバイア
ス信号は、バイアス回路網２及び微分回路３に加えられ
る。微分回路３は入力されたパルス信号を微分し、入力
直後は電圧が高く時間と共に低下する電圧を発生し、加
算器４でバイアス回路網の出力電圧とを加算し、この加
算された電圧は高周波ＦＥＴ ７のゲート端子５に加え
られる。
ス信号は、バイアス回路網２及び微分回路３に加えられ
る。微分回路３は入力されたパルス信号を微分し、入力
直後は電圧が高く時間と共に低下する電圧を発生し、加
算器４でバイアス回路網の出力電圧とを加算し、この加
算された電圧は高周波ＦＥＴ ７のゲート端子５に加え
られる。
一方、高周波パルス入力信号はゲートバイアス信号より
時開ｔｏたけ遅れて入力端子１に入力される。この時開
ｔｏの暦、高周波ＦＥＴ ｃｒ）ゲートバイアス電圧ｖ
Ｇ２はトレイン電流が最大となるように設定される。し
たがって、第３図（ａ）の実線に示す櫟に時閉と共に高
周波ＦＥＴ内部の温度が急上昇し、第３図（ｂ）の実線
にて示す如く利得変動は急速に減少する。第３図の破線
は高周波パルス入力信号を増幅するのに最適なバイアス
電圧Ｖ。１の場合の温度上昇及び利得変動を示す。
時開ｔｏたけ遅れて入力端子１に入力される。この時開
ｔｏの暦、高周波ＦＥＴ ｃｒ）ゲートバイアス電圧ｖ
Ｇ２はトレイン電流が最大となるように設定される。し
たがって、第３図（ａ）の実線に示す櫟に時閉と共に高
周波ＦＥＴ内部の温度が急上昇し、第３図（ｂ）の実線
にて示す如く利得変動は急速に減少する。第３図の破線
は高周波パルス入力信号を増幅するのに最適なバイアス
電圧Ｖ。１の場合の温度上昇及び利得変動を示す。
一方バイアス回！＃［！２は加えられたゲートバイアス
信号にもとづいて、ｉ＆適なゲートバイアス電圧■Ｇ１
を発生し、加算器４を通して、高周波パルス入力信号と
共に高周波ＦＥＴ ７のゲートに加えられる。
信号にもとづいて、ｉ＆適なゲートバイアス電圧■Ｇ１
を発生し、加算器４を通して、高周波パルス入力信号と
共に高周波ＦＥＴ ７のゲートに加えられる。
以上の動作状態は第２図（ａ） 、（ｂ）、（ｃ）、（
ｄ）、（ｅ＞ 、（ｆ）及び（ｇ）に示される各階段の
パルス波形図を参照することにより、良く理解される。
ｄ）、（ｅ＞ 、（ｆ）及び（ｇ）に示される各階段の
パルス波形図を参照することにより、良く理解される。
すなわち、第２図（ａ）はゲートバイアス信号を示し、
第２図（ｂ）はバイアス回路網２の出力を示し、第２図
（Ｃ）は微分回路３の出力を示し、第２図（ｄ）は加算
器４の出力を示し、第２図（ｅ）は高周波パルス入力信
号を示し、第２図（ｆ）は高周波ＦＥＴ ７の出力を示
している。
第２図（ｂ）はバイアス回路網２の出力を示し、第２図
（Ｃ）は微分回路３の出力を示し、第２図（ｄ）は加算
器４の出力を示し、第２図（ｅ）は高周波パルス入力信
号を示し、第２図（ｆ）は高周波ＦＥＴ ７の出力を示
している。
また、第２図（ｇ）は微分回路３の出力がない場合の高
周波ＦＥＴ ７の出力を示している。
周波ＦＥＴ ７の出力を示している。
発明の詳細
な説明したように、本発明によれば、高周波パルス入力
信号が高周波ＦＥＴに加えられる前に所定の期間だけド
レイン電流が最大になる様に設定され、パルス電圧を微
分した電圧をゲートバイアス電圧を加えることにより、
ＦＥＴ内部の上昇温度を急速に飽和させて増幅特性の変
化を減少させ、高周波パルス信号の頂上部を平坦化させ
る効果か得られる。
信号が高周波ＦＥＴに加えられる前に所定の期間だけド
レイン電流が最大になる様に設定され、パルス電圧を微
分した電圧をゲートバイアス電圧を加えることにより、
ＦＥＴ内部の上昇温度を急速に飽和させて増幅特性の変
化を減少させ、高周波パルス信号の頂上部を平坦化させ
る効果か得られる。
第１図は本発明の一実施例を示すプロ・ンク構成図、第
２図（ａ＞ 、（ｂ） 、 （ｃ） 、 （ｄ） 、
（ｅ） 、 （ｆ）、（ｇ）は前記実施例における各部
のパルス波形図、第３図（ａ）は前記実施例における高
周波ＦＥＴの時間に対する内部上昇温度特性図、第３図
（ｂ）は前記実施例における高周波ＦＥＴの時間に対す
る利得変動特性図である。 １・・・入力端子、２・・・バイアス回路網、３・・・
微分回路、４・・・加算器、５・・・ゲート端子、７・
・・高周波ＥＴ （ａ） −］−一上一一 第２図 ｔｏ−−一時間 （ａ） （ｂ） 第３図
２図（ａ＞ 、（ｂ） 、 （ｃ） 、 （ｄ） 、
（ｅ） 、 （ｆ）、（ｇ）は前記実施例における各部
のパルス波形図、第３図（ａ）は前記実施例における高
周波ＦＥＴの時間に対する内部上昇温度特性図、第３図
（ｂ）は前記実施例における高周波ＦＥＴの時間に対す
る利得変動特性図である。 １・・・入力端子、２・・・バイアス回路網、３・・・
微分回路、４・・・加算器、５・・・ゲート端子、７・
・・高周波ＥＴ （ａ） −］−一上一一 第２図 ｔｏ−−一時間 （ａ） （ｂ） 第３図
Claims (1)
- 高周波ＦＥＴのゲートをスイッチングして高周波パルス
信号を増幅する高周波増幅器において、前記ＦＥＴのゲ
ートに負のバイアス電圧を与えるバイアス回路網と、高
周波パルス入力信号に同期したパルス信号を微分する微
分回路と、前記バイアス回路網の出力電圧と前記微分回
路の出力電圧を加算する加算器とを含むことを特徴とす
る波形補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30534590A JPH04177911A (ja) | 1990-11-09 | 1990-11-09 | 波形補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30534590A JPH04177911A (ja) | 1990-11-09 | 1990-11-09 | 波形補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04177911A true JPH04177911A (ja) | 1992-06-25 |
Family
ID=17943998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30534590A Pending JPH04177911A (ja) | 1990-11-09 | 1990-11-09 | 波形補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04177911A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015082810A (ja) * | 2013-10-24 | 2015-04-27 | 三菱電機株式会社 | 半導体装置及び半導体モジュール |
-
1990
- 1990-11-09 JP JP30534590A patent/JPH04177911A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015082810A (ja) * | 2013-10-24 | 2015-04-27 | 三菱電機株式会社 | 半導体装置及び半導体モジュール |
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