JPH03207106A - 増幅回路 - Google Patents
増幅回路Info
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- JPH03207106A JPH03207106A JP2001448A JP144890A JPH03207106A JP H03207106 A JPH03207106 A JP H03207106A JP 2001448 A JP2001448 A JP 2001448A JP 144890 A JP144890 A JP 144890A JP H03207106 A JPH03207106 A JP H03207106A
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- 230000003321 amplification Effects 0.000 claims abstract description 30
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 30
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、低電流で、安定化された増幅回路に関する。
大電流駆動能力があり、無負荷時に消費電流が少ない演
算増幅器として、例えば第３図に示すような構戒でＢ級
またはＡＢ級動作させた演算増幅器が使われている。第
３図において、演算増幅器１は出力端■ｏ、反転入力端
Ｖｉ（−）および非反転入力＠Ｖｉ（＋）を有し、反転
入力端Ｖｉ（−）および非反転入力端Ｖｉ（＋）はそれ
ぞれ差動増幅段２および３の非反転入力および反転入力
に接続される。差動増幅器２、３の出力は、ＰＭＯＳＦ
ＥＴ ４とＮＭＯＳＦＥＴ５とで構威された出力増幅段
６のそれぞれのＦＥＴのゲートに接続される。一般にこ
のような演算増幅器は種々の帰還回路により出力を負帰
還させて用いられ、例えば第３図では、帰還回路８を介
して出力端Ｖｏから反転入力端Ｖ ｉ （−）に帰還さ
れる。
算増幅器として、例えば第３図に示すような構戒でＢ級
またはＡＢ級動作させた演算増幅器が使われている。第
３図において、演算増幅器１は出力端■ｏ、反転入力端
Ｖｉ（−）および非反転入力＠Ｖｉ（＋）を有し、反転
入力端Ｖｉ（−）および非反転入力端Ｖｉ（＋）はそれ
ぞれ差動増幅段２および３の非反転入力および反転入力
に接続される。差動増幅器２、３の出力は、ＰＭＯＳＦ
ＥＴ ４とＮＭＯＳＦＥＴ５とで構威された出力増幅段
６のそれぞれのＦＥＴのゲートに接続される。一般にこ
のような演算増幅器は種々の帰還回路により出力を負帰
還させて用いられ、例えば第３図では、帰還回路８を介
して出力端Ｖｏから反転入力端Ｖ ｉ （−）に帰還さ
れる。
例えば帰還回路８が直結回路であればボルテージホロワ
として動作し、コンデンサ等であれば積分器として動作
する。この回路はＢ級またはＡＢ級として動作するので
出力電流駆動能力が大きく、無負荷時に消費電流が少な
い。
として動作し、コンデンサ等であれば積分器として動作
する。この回路はＢ級またはＡＢ級として動作するので
出力電流駆動能力が大きく、無負荷時に消費電流が少な
い。
この回路をＢ級またはＡＢ級として動作させるために無
負荷時には電源Ｖ．から電源ＶＳＳへ流れる出力段の電
流を十分抑える必要がある。しかしながら、抑えすぎる
と（例えば電流がほとんど流れないようにすると）出力
端の電圧が不安定になり、入出力特性に線形歪を生じ、
帰還ループにおける位相余裕が小さくなり、回路が不安
定になる。
負荷時には電源Ｖ．から電源ＶＳＳへ流れる出力段の電
流を十分抑える必要がある。しかしながら、抑えすぎる
と（例えば電流がほとんど流れないようにすると）出力
端の電圧が不安定になり、入出力特性に線形歪を生じ、
帰還ループにおける位相余裕が小さくなり、回路が不安
定になる。
そこで、通常出力増幅段に必要最小限の無負荷時電流を
流すように設計されるが、実際には製造プロセスのばら
つきにより差動増幅段のオフセットがばらつき、このた
め出力増幅段の電流を設計どおりに設定できず、電流が
抑えられすぎたり流れすぎたりする。特に、電流が抑え
られすぎた場合には、前述のように回路が不安定になる
。したがって、電流設定を大きくし、オフセットがばら
ついても回路が不安定にならないようにしていたが、こ
れによって消費電流が大きくなっていた。
流すように設計されるが、実際には製造プロセスのばら
つきにより差動増幅段のオフセットがばらつき、このた
め出力増幅段の電流を設計どおりに設定できず、電流が
抑えられすぎたり流れすぎたりする。特に、電流が抑え
られすぎた場合には、前述のように回路が不安定になる
。したがって、電流設定を大きくし、オフセットがばら
ついても回路が不安定にならないようにしていたが、こ
れによって消費電流が大きくなっていた。
本発明は、以上の点に鑑み、簡単な構或を付加すること
により、無負荷時の消費電流を増加させることなく、回
路が不安定にならない増幅回路を供給することを目的と
する。
により、無負荷時の消費電流を増加させることなく、回
路が不安定にならない増幅回路を供給することを目的と
する。
［課題を解決する為の手段］
本発明は、それぞれ反転入力端と非反転入力端を有する
第１と第２の差動増幅段および該第１と第２の差動増幅
段の出力によって制御される出力増幅段を有する演算増
幅器と、該出力増幅段の出力端から差動増幅段への負帰
還回路とからなり、前記出力端に電流源を接続したこと
を特徴とするものである。電流源は電源Ｖ。から演算増
幅器の出力端へ電流を流すようなものでもよいし、演算
増幅器の出力端から１ｔ源ＶＳＳへ電流を流すものでも
よい。
第１と第２の差動増幅段および該第１と第２の差動増幅
段の出力によって制御される出力増幅段を有する演算増
幅器と、該出力増幅段の出力端から差動増幅段への負帰
還回路とからなり、前記出力端に電流源を接続したこと
を特徴とするものである。電流源は電源Ｖ。から演算増
幅器の出力端へ電流を流すようなものでもよいし、演算
増幅器の出力端から１ｔ源ＶＳＳへ電流を流すものでも
よい。
前述のように設計上、出力増幅段を流れる電流は抑制す
るようにかつ最低限必要な電流量を得るようにされてい
るが、それぞれの差動増幅段のオフセットのばらつきに
より出力増幅段を流れる電流が著しく低い値となったと
きは以下のように動作する。電流がゼロになると電流源
によって出力端の電圧は電流源が接続された側の電源電
圧に近づく方向に変化しようとする。すなわち、電流源
を出力端と電源Ｖ０との間に設けたときは出力端は電源
Ｖ。の方向へ、電流源を出力端と電源■ＳＳとの間に設
けたときは出力端は’ＫＲＶｓｓの方向へ変化する。出
力端の電圧は差動増幅段の入力端に負帰還されているの
で、出力増幅段の電流が増加するような方向に差動増幅
段の出力が変化する。
るようにかつ最低限必要な電流量を得るようにされてい
るが、それぞれの差動増幅段のオフセットのばらつきに
より出力増幅段を流れる電流が著しく低い値となったと
きは以下のように動作する。電流がゼロになると電流源
によって出力端の電圧は電流源が接続された側の電源電
圧に近づく方向に変化しようとする。すなわち、電流源
を出力端と電源Ｖ０との間に設けたときは出力端は電源
Ｖ。の方向へ、電流源を出力端と電源■ＳＳとの間に設
けたときは出力端は’ＫＲＶｓｓの方向へ変化する。出
力端の電圧は差動増幅段の入力端に負帰還されているの
で、出力増幅段の電流が増加するような方向に差動増幅
段の出力が変化する。
この結果、出力増幅段に電流が流れ、演算増幅器の出力
端の電圧を安定にするように動作し、結果として安定な
ループを形或する。
端の電圧を安定にするように動作し、結果として安定な
ループを形或する。
以下に、図面を参照して本発明について詳細に説明する
。第１図は本発明の実施例であって、１は演算増幅器、
２および３は差動増幅段であり、ＰＭＯＳＦＥＴ ４お
よびＮＭＯＳＦＥＴ ５で出力増幅段６を形威している
。７は定電流源であって、ＰＭＯＳＦＥＴで構威されて
いる。非反転入力端Ｖｉ（＋）は差動増幅段２および３
のそれぞれの反転入力に接続され、反転入力端Ｖｉ（−
）は差動増幅段２および３のそれぞれの非反転入力に接
続されている。差動増幅段２および３の出力はそれぞれ
ＰＭＯＳＦＥＴ ４およびＮＭＯＳＦＥＴ ５のゲート
に接続されている。また、ＰＭＯＳＦＥＴ ４ オヨび
ＮＭＯＳＦＥＴ ５ ハ、電源ＶｔｌＤと電源ＶｓｓＯ
間に直列に接続されている。演算増幅器１の出力端■。
。第１図は本発明の実施例であって、１は演算増幅器、
２および３は差動増幅段であり、ＰＭＯＳＦＥＴ ４お
よびＮＭＯＳＦＥＴ ５で出力増幅段６を形威している
。７は定電流源であって、ＰＭＯＳＦＥＴで構威されて
いる。非反転入力端Ｖｉ（＋）は差動増幅段２および３
のそれぞれの反転入力に接続され、反転入力端Ｖｉ（−
）は差動増幅段２および３のそれぞれの非反転入力に接
続されている。差動増幅段２および３の出力はそれぞれ
ＰＭＯＳＦＥＴ ４およびＮＭＯＳＦＥＴ ５のゲート
に接続されている。また、ＰＭＯＳＦＥＴ ４ オヨび
ＮＭＯＳＦＥＴ ５ ハ、電源ＶｔｌＤと電源ＶｓｓＯ
間に直列に接続されている。演算増幅器１の出力端■。
と反転入力端Ｖ ｉ （−）との間には帰還回路８が設
けられ負帰還がかかっている。帰還回路８は、コンデン
サ、抵抗、またはそれらの組合せ等であって、直接出力
端Ｖ０と反転入力端Ｖｉ（−）とを接続する場合は、演
算増幅器８はボルテージホロワとして働く。第２図は、
第１図の演算増幅器１の具体的な回路図であって、端子
９、１０およびｌ１はそれぞれ差動増幅段２、３および
定電流源７に定電流を流すためのバイアス電圧を印加す
るためのバイアス端子である。５、１２、ｌ３、１８〜
２０はＮＭＯＳＦＥＴ、４、１４〜１７、２１はＰＭＯ
ＳＦＥＴである。
けられ負帰還がかかっている。帰還回路８は、コンデン
サ、抵抗、またはそれらの組合せ等であって、直接出力
端Ｖ０と反転入力端Ｖｉ（−）とを接続する場合は、演
算増幅器８はボルテージホロワとして働く。第２図は、
第１図の演算増幅器１の具体的な回路図であって、端子
９、１０およびｌ１はそれぞれ差動増幅段２、３および
定電流源７に定電流を流すためのバイアス電圧を印加す
るためのバイアス端子である。５、１２、ｌ３、１８〜
２０はＮＭＯＳＦＥＴ、４、１４〜１７、２１はＰＭＯ
ＳＦＥＴである。
次に、上記回路の作用を説明する。出力増幅段６に流れ
る電流が小さくなりすぎた場合には出力増幅段６の出力
は定電流［７によって電源ＶＳＳの方向に変化する。出
力増幅段６の出力が演算増幅器ｌの反転入力端に帰還さ
れているため、差動増幅段２および３の出力電圧は電源
■５，の方向に変化し、ＰＭＯＳＦＥＴ ４に電流が流
れるように帰還ががかる。従って、出力増幅段６の出力
は安定し、結果として演算増幅器１が安定する。なお、
電流源７は演算増幅器の帯域等によるがＩＭＨｚ程度な
ら１００ｕＡもあれば十分である。また、電流源は電源
ＶＤＤから演算増幅器１の出力端へ電流を流すようにＮ
ＭＯＳＦＥＴを用いたものでもよい。
る電流が小さくなりすぎた場合には出力増幅段６の出力
は定電流［７によって電源ＶＳＳの方向に変化する。出
力増幅段６の出力が演算増幅器ｌの反転入力端に帰還さ
れているため、差動増幅段２および３の出力電圧は電源
■５，の方向に変化し、ＰＭＯＳＦＥＴ ４に電流が流
れるように帰還ががかる。従って、出力増幅段６の出力
は安定し、結果として演算増幅器１が安定する。なお、
電流源７は演算増幅器の帯域等によるがＩＭＨｚ程度な
ら１００ｕＡもあれば十分である。また、電流源は電源
ＶＤＤから演算増幅器１の出力端へ電流を流すようにＮ
ＭＯＳＦＥＴを用いたものでもよい。
本発明は、差動増幅段にあらかしめオフセットのばらつ
きを見越して出力電流を低下させる方向にオフセット電
圧を与え、定電流源によって安定化を図ることもできる
。
きを見越して出力電流を低下させる方向にオフセット電
圧を与え、定電流源によって安定化を図ることもできる
。
本発明によれば、消費電流を抑え、かつ安定性のよい演
算増幅器を実現できる。
算増幅器を実現できる。
第１図は本発明の実施例の簡単なブロソク図、第２図は
第１図の演算増幅器の回路図、第３図は従来のＢ級動作
の演算増幅器のブロック図である。 ■−−−〜−・一・・−演算増幅器 ２、３ −−−−−−一差動増幅段 ４・一・−−一一−−一−−・一Ｐ月ＯＳＦＥＴ５ ６ −−−−−−一〜−・ ７ −−−−−一・ ９〜１１ １ ２〜２１ ＮＭＯＳＦＥＴ 出力増幅段 ・定電流源 バイアス端子 ・トランジスタ
第１図の演算増幅器の回路図、第３図は従来のＢ級動作
の演算増幅器のブロック図である。 ■−−−〜−・一・・−演算増幅器 ２、３ −−−−−−一差動増幅段 ４・一・−−一一−−一−−・一Ｐ月ＯＳＦＥＴ５ ６ −−−−−−一〜−・ ７ −−−−−一・ ９〜１１ １ ２〜２１ ＮＭＯＳＦＥＴ 出力増幅段 ・定電流源 バイアス端子 ・トランジスタ
Claims (1)
- 【特許請求の範囲】 １）それぞれ反転入力端と非反転入力端を有する第１と
第２の差動増幅段および該第１と第２の差動増幅段の出
力によって制御される出力増幅段を有する演算増幅器と
、該出力増幅段の出力端から差動増幅段への負帰還回路
とからなる増幅回路において、 前記出力端に電流源を接続したことを特徴とする増幅回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001448A JPH03207106A (ja) | 1990-01-10 | 1990-01-10 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001448A JPH03207106A (ja) | 1990-01-10 | 1990-01-10 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03207106A true JPH03207106A (ja) | 1991-09-10 |
Family
ID=11501724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001448A Pending JPH03207106A (ja) | 1990-01-10 | 1990-01-10 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03207106A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004343521A (ja) * | 2003-05-16 | 2004-12-02 | Ricoh Co Ltd | 差動増幅器 |
| JP2011061844A (ja) * | 2000-05-05 | 2011-03-24 | Telefon Ab L M Ericsson | 広帯域包絡線信号を効率的に増幅する装置と方法 |
-
1990
- 1990-01-10 JP JP2001448A patent/JPH03207106A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011061844A (ja) * | 2000-05-05 | 2011-03-24 | Telefon Ab L M Ericsson | 広帯域包絡線信号を効率的に増幅する装置と方法 |
| JP2004343521A (ja) * | 2003-05-16 | 2004-12-02 | Ricoh Co Ltd | 差動増幅器 |
| JP4532847B2 (ja) * | 2003-05-16 | 2010-08-25 | 株式会社リコー | 差動増幅器 |
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