JP6263108B2 - 半導体装置、並びにそれを用いたオルタネータ及び電力変換装置 - Google Patents

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Description

本発明は、整流を行う半導体装置、並びにそれを用いたオルタネータ及び電力変換装置に関する。
従来、自動車において、動力から発電を行うオルタネータが搭載されている。オルタネータは、得られた電力をバッテリに充電するため、発電される交流電力を直流電力にする整流する。この整流素子として、一般的にダイオードが用いられていた。
特許文献１では、整流素子としてダイオードを用いている。このダイオードチップの上面の端子をリード電極に接続し、ダイオードチップの下面の端子をベース電極に接続している。そして、ベース電極から成るパッケージを、オルタネータの電極板に半田を介在して、もしくは、圧入によって固定して用いて技術が開示されている。
また、近年では、前記のオルタネータの整流素子として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を使うことがある。特許文献２及び特許文献３には、オルタネータに用いられるＭＯＳＦＥＴを使った整流素子の技術が開示されている。
特開平１０-２１５５５２号公報 特開２００３−３３０３８号公報 特表２０１１-５０７４６８号公報
しかしながら、前記特許文献１のように、整流素子としてダイオードを用いる技術においては、ダイオードにＰＮ接合に起因する内蔵ポテンシャル（Ｐ半導体とＮ半導体の仕事関数の差）があって、順方向においても電圧降下があり、電圧損失、電力損失が大きいという問題がある。
また、前記特許文献２、３では、ＭＯＳＦＥＴを用いて、前記の内蔵ポテンシャルの問題は回避されたものの、ＭＯＳＦＥＴが方形（方形状）のパッケージで搭載され、従来のダイオードを用いたパッケージとは互換性がないという問題がある。
また、方形のＭＯＳＦＥＴのパッケージを用いると、整流素子をオルタネータに固定する際に、整流素子をオルタネータに設けられる穴に嵌入して固定するため、ＭＯＳＦＥＴのパッケージ(整流素子)の回転軸周り方向の位置を合わせる必要があって、大量の整流素子を簡便にオルタネータに固定することが困難となる問題がある。特に、近年の主流となっている圧入による固定を行う場合、方形のパッケージで、回転軸周り方向の位置合わせを厳密に行う必要があり固定が難しいという問題がある。
方形のＭＯＳＦＥＴのパッケージを圧入・固定することができる特別なオルタネータを用意する必要が生じ、開発・製造コストが増大すると共に汎用性を阻害するという問題がある。
すなわち、両者の整流素子の形状が異なるため、ダイオードを用いた整流素子を使うオルタネータと方形のＭＯＳＦＥＴのパッケージを用いた整流素子を使うオルタネータとを別々に開発し、製造しなければならない。また、オルタネータにダイオードを用いた整流素子を圧入で固定する組み立て装置も使うことができず、方形のＭＯＳＦＥＴのパッケージをオルタネータに固定するための別の装置を準備し使用しなければならない。
本発明は、前記した問題に鑑みて創案されたものであり、電圧損失、電力損失が少なく、また組み立て工程が簡便で、低製造コストである整流を行う半導体装置、並びにそれを用いたオルタネータ及び電力変換装置を提供することを課題とする。
前記の課題を解決して、本発明の目的を達成するために、以下のように構成した。
すなわち、本発明の半導体装置は、一方の面に円形の外周部を有する第１の外部電極と、ドレイン電極とソース電極とゲート電極とを有するＭＯＳＦＥＴチップと、前記ＭＯＳＦＥＴチップの前記ドレイン電極と前記ソース電極の電圧もしくは電流を入力し、当該電圧もしくは電流に基づいて前記ＭＯＳＦＥＴチップを制御する信号を前記ＭＯＳＦＥＴチップの前記ゲート電極に供給する制御回路チップと、前記ＭＯＳＦＥＴチップに対して前記第１の外部電極の反対側に配置され、前記第１の外部電極の円形の外周部の中心軸上に外部端子を有する第２の外部電極と、前記制御回路チップと前記第１の外部電極または前記第２の外部電極とを電気的に絶縁する絶縁基板と、を備え、前記第１の外部電極と、前記ＭＯＳＦＥＴチップの前記ドレイン電極および前記ソース電極と、前記第２の外部電極とは、前記中心軸方向に積み重なるように配置され、前記ＭＯＳＦＥＴチップの前記ドレイン電極または前記ソース電極の一方と前記第１の外部電極とが電気的に接続され、前記ＭＯＳＦＥＴチップの前記ドレイン電極または前記ソース電極の他方と前記第２の外部電極とが電気的に接続されることを特徴とする。
また、その他の手段は、発明を実施するための形態のなかで説明する。
本発明によれば、簡便に組み立てることが可能で電圧損失・電力損失が低い半導体装置、それを用いたオルタネータ及び電力変換装置を提供することができる。
本発明の第１実施形態に係る半導体装置の整流素子Ｓ１を、リード端子を上に、ベース電極を下にしたときに、上から見た上面図である。 図１のＩ−Ｉにおける断面図である。 図１のＩＩ−ＩＩにおける断面図である。 本発明の第１実施形態に係る半導体装置の整流素子Ｓ１を構成する要素部品の電気的な接続関係を示す図である。 本発明の第１実施形態に係る半導体装置の整流素子Ｓ１の回路構成を示す回路図である。 オルタネータの放熱板に固定した圧入型の整流素子Ｓ１の側面図である。 本発明の第１実施形態に係る半導体装置の変形例である整流素子Ｓ１Ｂの構成を示す上面図である。 本発明の第１実施形態に係る半導体装置の変形例である整流素子Ｓ１Ｃの構成を示す上面図である。 図８のＩＶ−ＩＶにおける断面図である。 本発明の第１実施形態に係る半導体装置の変形例である整流素子Ｓ１Ｄの構成を示す上面図である。 本発明の第１実施形態に係る半導体装置の変形例である整流素子Ｓ１Ｅの構成を示す上面図である。 本発明の第１実施形態に係る半導体装置の変形例である整流素子Ｓ１Ｆの構成を示す図１のＩ−Ｉ断面相当図である。 本発明の第１実施形態に係る半導体装置の変形例である整流素子Ｓ１Ｇの構成を示す図１のＩＩ−ＩＩ断面相当図である。 本発明の第１実施形態に係る半導体装置の変形例である整流素子Ｓ１Ｈの構成を示す図１のＩＩ−ＩＩ断面相当図である。 本発明の第２実施形態に係る半導体装置の整流素子Ｓ２を、ベース電極に接続されたソース電極側から、リード端子側を見た図である。 図１５のＶ−Ｖおける断面図である。 図１５のＶＩ−ＶＩにおける断面図である。 整流素子６個を用いた３相全波整流の回路構成を示す回路図である。 本発明の第３実施形態に係るオルタネータの構成、構造の概要を示す図である。 本発明の第３実施形態に係るオルタネータに備えられる整流装置の概略の平面図である。 従来の主な整流素子であるダイオードと、本実施形態の整流素子であるＭＯＳＦＥＴのそれぞれの順方向の電流・電圧特性を比較して示す図である。 本発明の実施形態として、ｐ型チャネルのＭＯＳＦＥＴを用いた場合の整流素子の回路構成を示す回路図である。
以下、本発明を実施するための形態（以下においては「実施形態」と称する）を、図面を参照して説明する。
≪第１実施形態：半導体装置、整流素子Ｓ１≫
本発明の第１実施形態の半導体装置について説明する。第１実施形態の半導体装置は、ＭＯＳＦＥＴを用いて整流素子を構成したものであるので、適宜、整流素子Ｓ１とも表記する。
＜整流素子Ｓ１の構成（構造）＞
整流素子（半導体装置）Ｓ１の構成（構造）を図１〜図４を参照して説明する。なお、
整流素子Ｓ１の構成（構造）には、「正座」と「逆座」と称される２つの構成（構造）がある。この「正座」と「逆座」の相違は、電気的な極性の相違と、それにともなう構成（構造）の相違によって区別される。
図１〜図３で示す整流素子Ｓ１の構成（構造）は、「正座」と称す構成である。なお、「逆座」の整流素子（半導体装置）Ｓ２の構成（構造）については、図１５〜図１７を参照して後記する。
図１は、整流素子Ｓ１を、リード端子１０７ｔ（外部端子、第２の外部電極の一部）を上に、ベース電極１０１（第１の外部電極）を下にしたときに、上から見た上面図である。なお、図１では理解を容易にするため、整流素子Ｓ１を覆うパッケージの一部と樹脂１０８（図２参照）は省略して示している。
また、図２は、図１のＩ−Ｉにおける断面図であり、図１の紙面視において左側から見た図である。
また、図３は、図１のＩＩ−ＩＩにおける断面図であり、図１の紙面視において左側から見た図である。
また、図４は、図１〜図３で示した整流素子Ｓ１を構成する要素部品の電気的な接続関係を示す図である。
図１において、整流素子Ｓ１は、上面視で円形の外周部１０１ｓを有するベース電極１０１と、ベース電極１０１の上部に設けられる台座１０２と、を有している。
また、図１、図２に示すように、台座１０２の上に、ＭＯＳＦＥＴからなるＭＯＳＦＥＴチップ１０３と、絶縁基板１０６と、を有して、実装されている。
なお、ベース電極１０１と台座１０２とは同一の材質で一体化している。ベース電極１０１において、ＭＯＳＦＥＴチップ１０３と、絶縁基板１０６を搭載する役目をする部分を台座１０２と称している。台座１０２の周囲とベース電極１０１の間に溝１０１ｍ（図２参照）がある。
また、ＭＯＳＦＥＴチップ１０３の上にリード電極１０７（第２の外部電極）と、このリード電極１０７の一部であり端子であるリード端子１０７ｔと、を有している。リード電極１０７とリード端子１０７ｔは、実質的に同電位である。
整流素子Ｓ１としてのパッケージの中心軸Ｏは、ベース電極１０１の中心に位置している。またリード端子１０７ｔの軸の中心は、中心軸Ｏと一致している。
ＭＯＳＦＥＴチップ１０３は、ＭＯＳＦＥＴとしてのゲート電極１０３ｇとソース電極１０３ｓとドレイン電極１０３ｄとを有している。
ソース電極１０３ｓとドレイン電極１０３ｄは、上面視において、重なっており、ソース電極１０３ｓが上、ドレイン電極１０３ｄが下に位置している関係で、ソース電極１０３ｓが見えているがドレイン電極１０３ｄは見えていない。そのため、ソース電極１０３ｓの引出し線は実線で、ドレイン電極１０３ｄの引出し線は破線で表記している（図１、図２参照）。
なお、図１、図３に示したＭＯＳＦＥＴチップ１０３は、ソース・ドレインが縦型構造で形成されている。縦型構造であれば、ＭＯＳＦＥＴは、プレーナ型でもトレンチ型でもよい。
また、ＭＯＳＦＥＴはｎ型チャネルであるｎ型ＭＯＳＦＥＴ（ソース・ドレインが共にｎ型半導体）とｐ型チャネルのｐ型ＭＯＳＦＥＴ（ソース・ドレインが共にｐ型半導体）とがあるが、キャリアの移動度が大きいｎ型ＭＯＳＦＥＴ（キャリアは電子）を図１、図３では想定している。
また、図１、図３に示すように、絶縁基板１０６は、絶縁基板１０６の裏面に設けられた電極１１４を介し、ベース電極１０１の台座１０２に半田１０９を用いて固定される。
なお、電極１１４および台座１０２の上に設けられた半田１０９は、絶縁基板１０６を台座１０２に固定するためのものであって、電気的な接続を意味するものではない。
絶縁基板１０６の上に電極１１２ａが設けられ、この電極１１２ａ上に制御回路チップ１０４が実装されている。
制御回路チップ１０４は、第１の電極１０４ａ、第２の電極１０４ｂ、第３の電極１０４ｃ、第４の電極１０４ｄを有している。
また、絶縁基板１０６の上に電極１１２ｂ、１１２ｃが設けられ、この電極１１２ｂ、１１２ｃの上に、コンデンサ１０５が実装されている。コンデンサ１０５の高電圧側端子１１０は電極１１２ｂの上に位置し、低電圧側端子１１１は電極１１２ｃの上に位置している。
なお、台座１０２、ＭＯＳＦＥＴチップ１０３、制御回路チップ１０４、コンデンサ１０５、絶縁基板１０６は、樹脂（第１の樹脂）１０８で覆れている（図２、図３参照）。樹脂（第１の樹脂）１０８とＪＣＲ（第２の樹脂）１１３（図２）の詳細については、後記する。
また、ＭＯＳＦＥＴチップ１０３、制御回路チップ１０４、コンデンサ１０５は、後記する図５の整流素子Ｓ１としての回路を構成する部品である。
また、複数のワイヤ１１５によって、前記の各素子（ＭＯＳＦＥＴチップ１０３、制御回路チップ１０４、コンデンサ１０５等）は電気的に接続されている。この接続に関する詳細については後記する。
図１に示すように、ＭＯＳＦＥＴチップ１０３は、上面視で方形（四角形）の形状を有しており、四角形のコンデンサ１０５と四角形の制御回路チップ１０４とを搭載した四角形の絶縁基板１０６とは、互いの長辺同士を平行に沿って隣接して、配置されている。
この配置により、ＭＯＳＦＥＴチップ１０３、コンデンサ１０５、および制御回路チップ１０４は、互いに近接して配置できるとともに、互いの間のスペースが狭小で済むため、ＭＯＳＦＥＴチップ１０３、コンデンサ１０５、および制御回路チップ１０４の実装効率が大に配置できる。
加えて、制御回路チップ１０４の第１〜第４の電極１０４ａ〜１０４ｄと、ＭＯＳＦＥＴチップ１０３とコンデンサ１０５とが電気的に接続される距離が最短になるように配置されている。
この形状と配置により、制御回路チップ１０４とＭＯＳＦＥＴチップ１０３とコンデンサ１０５との電気的接続を担うワイヤ１１５の長さが最も短くでき、電気的接続の信頼性が高い。また、配線のインダクタンスが小さくなり、ノイズ耐性を高めることができる。加えて、ワイヤ１１５が少量で済み、組み立て性が良く、コストが抑えられる。
＜ＭＯＳＦＥＴチップ１０３の接続＞
次に、ＭＯＳＦＥＴチップ１０３の接続について、図１、図２、図４を参照して説明する。
図１、図２において、ＭＯＳＦＥＴチップ１０３の下面に設けられたドレイン電極１０３ｄは、半田１０９を用いてベース電極１０１の台座１０２に固定されている。この構造により、ＭＯＳＦＥＴチップ１０３は、電気的、熱的にベース電極１０１に接続される。
なお、「熱的にベース電極１０１に接続」とは、すなわちＭＯＳＦＥＴチップ１０３のドレイン電極１０３ｄの延在面が、半田１０９を介在して、ベース電極１０１の台座１０２の上面(延在面)に連結して固定されている構造のため、ＭＯＳＦＥＴチップ１０３とベース電極１０１との伝熱面積が広く伝熱距離が短く、ＭＯＳＦＥＴチップ１０３の熱が良好にベース電極１０１に伝導され放出されることを意味する。
ＭＯＳＦＥＴチップ１０３の上面に設けられるソース電極１０３ｓは、半田１０９を用いてリード電極１０７に固定されている。これにより、ＭＯＳＦＥＴチップ１０３は、電気的、熱的にリード電極１０７に接続される。
熱的にとは、ＭＯＳＦＥＴチップ１０３のソース電極１０３ｓの延在面が、半田１０９を介在して、リード電極１０７の下面(延在面)に連結して固定されるので、ＭＯＳＦＥＴチップ１０３とソース電極１０３ｓとの伝熱面積が広く伝熱距離が短く、ＭＯＳＦＥＴチップ１０３の熱が良好にソース電極１０３ｓに伝導され、リード電極１０７（リード端子１０７ｔ）を介して放出されることを意味する。
図１、図２、図４に示すように、ＭＯＳＦＥＴチップ１０３の上面のゲート電極１０３ｇは、ワイヤ１１５を用いてワイヤボンディングで制御回路チップ１０４の上面に設けられた第１の電極１０４ａに電気的に接続されている。
このように、ＭＯＳＦＥＴチップ１０３のゲート電極１０３ｇを、ＭＯＳＦＥＴチップ１０３の制御回路チップ１０４に近い角部に配置することで、前記したように、ＭＯＳＦＥＴチップ１０３のゲート電極１０３ｇと制御回路チップ１０４の第１の電極１０４ａとの距離を最短にし、ワイヤ１１５の長さを最短にする。
この配置により、ワイヤ１１５によるワイヤボンディングを確実にし、接続の信頼性を高いものとしている。また、配線のインダクタンスを小さくして、ノイズ耐性を高めている。
＜コンデンサ１０５の接続＞
次に、コンデンサ１０５の接続を説明する。
図１、図３に示すように、コンデンサ１０５の高電圧側端子１１０は、半田１０９により絶縁基板１０６の上面に設けられた電極１１２ｂに電気的に接続されている。
コンデンサ１０５の低電圧側端子１１１は、半田１０９を用いて絶縁基板１０６の上面に設けられた電極１１２ｃに電気的に接続される。
コンデンサ１０５の高電圧側端子１１０に接続されている絶縁基板１０６上の電極１１２ｂは、制御回路チップ１０４の上面に設けられた第２の電極１０４ｂにワイヤ１１５を用いてワイヤボンディングで接続される。
コンデンサ１０５の低電圧側端子１１１に接続されている絶縁基板１０６上の電極１１２ｃは、ＭＯＳＦＥＴチップ１０３のソース電極１０３ｓにワイヤ１１５を用いてワイヤボンディングで接続される。
なお、前記のようにコンデンサ１０５の低電圧側端子１１１は、半田１０９とワイヤ１１５を用いて、電極１１２ｃとＭＯＳＦＥＴチップ１０３のソース電極１０３ｓに接続されているので、リード電極１０７（リード端子１０７ｔ）にも電気的に接続されている（図４参照）。
なお、電極１１２ｃとＭＯＳＦＥＴチップ１０３のソース電極１０３ｓとをワイヤボンディングに代わり、絶縁基板１０６の上面に設けられた第３の電極１１２ｃを、制御回路チップ１０４の上面に設けられる第３の電極１０４ｃとワイヤを用いてワイヤボンディングで電気的に接続してもよいし、絶縁基板１０６の上に設けられた電極１１２ａとワイヤを用いてワイヤボンディングもしくは絶縁基板上での電極で電気的に接続してもよい。いずれの接続方法によっても、コンデンサ１０５の低電圧側端子１１１をリード電極１０７に電気的に接続することができる。
＜制御回路チップ１０４の接続＞
次に、制御回路チップ１０４の接続を説明する。
図１、図３、図４に示すように、制御回路チップ１０４のチップの上面に設けられた第１の電極１０４ａは、ＭＯＳＦＥＴチップ１０３の上面に設けられたゲート電極１０３ｇに、ワイヤ１１５を用いてワイヤボンディングで電気的に接続される。
また、制御回路チップ１０４のチップの上面に設けられた第２の電極１０４ｂは、コンデンサ１０５の高電圧側端子１１０と接続された絶縁基板１０６の上面の第１の電極１１２ｂにワイヤ１１５を用いてワイヤボンディングで電気的に接続される。
また、制御回路チップ１０４の上面に設けられた第３の電極１０４ｃは、ＭＯＳＦＥＴチップ１０３の上面を成すソース電極１０３ｓにワイヤ１１５を用いてワイヤボンディングで電気的に接続される。
また、制御回路チップ１０４の上面に設けられた第４の電極１０４ｄは、ベース電極１０１の台座１０２に、ワイヤ１１５を用いてワイヤボンディングで電気的に接続される。
また、制御回路チップ１０４の裏面と半田１０９で接続された絶縁基板１０６の上に設けられた電極１１２ａは、ＭＯＳＦＥＴチップ１０３の上面を成すソース電極１０３ｓにワイヤ１１５を用いてワイヤボンディングで電気的に接続される。
なお、このソース電極１０３ｓへのワイヤボンディングは、制御回路チップ１０４内で、制御回路チップ１０４の上面に設けられる第３の電極１０４ｃと制御回路チップ１０４の裏面とを電気的に接続していれば、不要である。ワイヤを使わないことで、電気的な接続の信頼性を高めることができる。
また、以上の制御回路チップ１０４における接続は、制御回路チップ１０４として、ＳＯＩ(Silicon On Insulator)ウエハに素子を形成したＩＣ、もしくは、Ｐ型シリコンウエハにＰＮ接合で素子間を分離して素子を形成したＩＣを用いた場合の接続である。
Ｎ型シリコンウエハにＰＮ接合で素子間を分離して素子を形成したＩＣを用いる場合、制御回路チップ１０４の裏面は、ベース電極と同電位となるように接続する。すなわち、制御回路チップ１０４を搭載した絶縁基板１０６の上の電極１１２ａとベース電極１０１の台座１０２とをワイヤを用いてワイヤボンディングで電気的に接続する、もしくは、制御回路チップ１０４をベース電極１０１の台座１０２の上に載せ、制御回路チップ１０４の裏面を半田でベース電極１０１の台座１０２に電気的に接続する。
＜コンデンサ、制御回路チップ、ＭＯＳＦＥＴチップの配置と接続＞
以上のコンデンサ１０５と制御回路チップ１０４との電気的な接続において、図１、図４に示すように、コンデンサ１０５の高電圧側端子１１０が制御回路チップ１０４の第２の電極１０４ｂに、ワイヤ１１５を介して、最短距離で接続されるように、コンデンサ１０５の高電圧側端子１１０と制御回路チップ１０４の第２の電極１０４ｂとが配置されている。
この配置と接続により、制御回路チップ１０４、コンデンサ１０５の実装効率高めるとともに、ワイヤボンディングの信頼性を向上させている。また、配線のインダクタンスを小さくして、ノイズ耐性を高めている。
また、以上のワイヤ１１５による接続により、ＭＯＳＦＥＴチップ１０３と制御回路チップ１０４との電気的接続、および、制御回路チップ１０４とコンデンサ１０５との電気的接続が行える。また、制御回路チップ１０４およびコンデンサ１０５とベース電極１０１との電気的接続が行える。
前記した構成により、正座の整流素子Ｓ１を実現できる。
＜整流素子Ｓ１の回路構成＞
続いて、整流素子Ｓ１の回路構成を説明する。
図５は、本発明の第１実施形態に係る整流素子（半導体装置）Ｓ１の回路構成を示す回路図である。
図５に示す回路図において、Ｈ端子とＬ端子との間に、図１〜図４を参照して説明したＭＯＳＦＥＴチップ１０３、制御回路チップ１０４、コンデンサ１０５が、前記したように、電気的に接続され配線される。
ＭＯＳＦＥＴチップ１０３は、ｎ型チャネル（ｎ型）のＭＯＳＦＥＴ（同期整流ＭＯＳＦＥＴ）１０３ｍｎと逆並列にダイオード１０３ｉを寄生ダイオードとして内蔵する。
制御回路チップ１０４は、Ｌ端子の電圧とＨ端子の電圧とを比較するコンパレータ１１６と、ＭＯＳＦＥＴ１０３ｍｎのゲート電極１０３ｇに電圧を付与するゲートドライバ１１７と、逆流防止用のダイオード１１８と、を有して構成される。
コンパレータ１１６の一方の第１の入力端子（反転入力端子）１１６ｉ１は、Ｈ端子に、コンパレータ１１６の他方の第２の入力端子（非反転入力端子）１１６ｉ２は、Ｌ端子に接続される。
コンパレータ１１６の出力端子１１６ｏは、ゲートドライバ１１７の入力端子１１７ｉに接続される。
ゲートドライバ１１７の出力端子１１７ｏは、ＭＯＳＦＥＴチップ１０３（ＭＯＳＦＥＴ１０３ｍｎ）のゲート電極１０３ｇに接続される。
また、コンデンサ１０５の高電圧側端子１１０は、コンパレータ１１６の電源端子１１６ｖとゲートドライバ１１７の電源端子１１７ｖに接続される。また、コンデンサ１０５の低電圧側端子１１１は、Ｌ端子に接続される。
逆流防止用のダイオード１１８のアノードは、Ｈ端子に接続される。ダイオード１１８のカソードは、前記したようにゲートドライバ１１７の電源端子１１７ｖとコンパレータ１１６の電源端子１１６ｖとコンデンサ１０５の高電圧側端子１１０に接続される。
＜整流素子Ｓ１の回路の動作＞
図５に示す整流素子Ｓ１の回路の動作を次に説明する。
Ｈ端子の電圧がＬ端子の電圧より低くなると、コンパレータ１１６は高電圧の信号をゲートドライバ１１７に出力する。
高電圧の信号が入力されたゲートドライバ１１７は、ＭＯＳＦＥＴチップ１０３（ＭＯＳＦＥＴ１０３ｍｎ）のゲート電極１０３ｇの電圧を上げてＭＯＳＦＥＴチップ１０３をオン状態にする。
逆に、Ｈ端子の電圧がＬ端子の電圧より高くなると、コンパレータ１１６は低電圧の信号をゲートドライバ１１７に出力する。
低電圧の信号が入力されたゲートドライバ１１７は、ＭＯＳＦＥＴチップ１０３（ＭＯＳＦＥＴ１０３ｍｎ）のゲート電極１０３ｇの電圧を下げてＭＯＳＦＥＴチップ１０３をオフ状態にする。
すなわち、コンパレータ１１６がＨ端子とＬ端子の電圧の大小関係を比較し、ゲートドライバ１１７によりＭＯＳＦＥＴチップ１０３をオン／オフする。
コンデンサ１０５は、蓄えられる電荷によりコンパレータ１１６とゲートドライバ１１７とにそれぞれ電源端子１１６ｖ、１１７ｖを介して電源電圧を供給する。
なお、図５に示す回路は、本発明の整流素子Ｓ１を実現する制御回路の一例であり、これに限らない。コンパレータ１１６の代わりに、入力信号の差を検出して増幅する差動増幅器を用いてもよいし、ＭＯＳＦＥＴチップ１０３に流れる電流の向きで、オン／オフを制御してもよい。
また、図５に示すコンデンサ１０５に代えて、外部から電源を供給することとしてもよい。
＜整流素子Ｓ１のその他の構成、構造＞
次に、整流素子Ｓ１の構成、構造について、補足、または、より詳しく説明する。
［ＭＯＳＦＥＴチップの形状と配置］
図１において、ＭＯＳＦＥＴチップ１０３は、上面視で方形（四角形）であって、正方形よりも長方形が望ましく、長方形の長辺に隣接する位置に、コンデンサ１０５と制御回路チップ１０４を配置する。
このような形状と配置にすることで、面積効率よく部品(１０３、１０４、１０５)を台座１０２に搭載することができ、より大きい寸法のＭＯＳＦＥＴチップ１０３やコンデンサ１０５を使うことが可能になる。
図１に示すように、ＭＯＳＦＥＴチップ１０３のゲート電極１０３ｇの位置は、ＭＯＳＦＥＴチップ１０３の上面の制御回路チップ１０４の第１の電極１０４ａに最も近い角部もしくは辺に配置する。
このようにすることで、ＭＯＳＦＥＴチップ１０３と制御回路チップ１０４の第１の電極１０４ａを電気的に接続するワイヤ１１５の長さを短くでき、配線の熱疲労試験での熱疲労もしくは温度サイクル試験での温度劣化に対する信頼性を向上することができる。
また、ＭＯＳＦＥＴチップ１０３は、上面視でベース電極１０１および台座１０２の中心軸Ｏ(回転軸)上に位置するようにする。
［リード端子のパッケージの中心軸上の配置］
前記したように、ＭＯＳＦＥＴチップ１０３は、上面視でベース電極１０１および台座１０２の中心軸Ｏ(回転軸)上に位置するようにし、ＭＯＳＦＥＴチップ１０３の上面に接続するリード電極１０７(図２参照)の端子位置もベース電極１０１および台座１０２の中心軸Ｏ上に配置する。
このように、配置して構成することで、従来のダイオードを用いた整流素子を使うオルタネータにそのまま本発明のＭＯＳＦＥＴを用いた整流素子Ｓ１を使用して、リード端子１０７ｔ（リード電極１０７）を接続できる。
加えて、リード電極１０７の端子を上面視で整流素子Ｓ１のパッケージの中心軸Ｏ上に配置することで、該パッケージにおけるリード電極１０７の対称性が図れ、リード電極１０７に印加される曲げ力に対する耐性(剛性)を向上させることができる。
さらに、リード電極１０７の端子であるリード端子１０７ｔを、上面視で整流素子Ｓ１のパッケージの中心軸Ｏ上に配置することで、ＭＯＳＦＥＴチップ１０３の上面視で回転軸(中心軸Ｏ)周りの位置合わせが不要である。つまり、整流素子Ｓ１のパッケージの芯だしを行うことで、整流素子Ｓ１の位置決めを行うことができる。
［ＭＯＳＦＥＴの半田接続と放熱］
ＭＯＳＦＥＴチップ１０３のソース電極１０３ｓもしくはドレイン電極１０３ｄの電気的な接続は、ワイヤではなく、前記したように、両電極（１０３ｓ、１０３ｄ）面に半田１０９を用いて、それぞれリード電極１０７(の延在面)、およびベース電極１０１(の延在面、台座１０２)を接続する。このようにすることで、整流時にＭＯＳＦＥＴチップ１０３で発生した熱を、半田１０９を介して、広い伝熱面積もってベース電極１０１（台座１０２）とリード電極１０７との両方に逃がすことが可能であり、ＭＯＳＦＥＴチップ１０３の温度上昇を抑えることができる。
ＭＯＳＦＥＴチップ１０３は、ゲート酸化膜を有するため、ダイオードと比べ高温での信頼性の確保がより難しい。さらに、ＭＯＳＦＥＴチップ１０３は、高温ほどキャリアの移動度が小さくなる特性をもつためにオン電圧が大きくなり、ダイオードとは逆に損失が大きくなる。
よって、ＭＯＳＦＥＴチップ１０３では、特に放熱が重要であり、ＭＯＳＦＥＴチップ１０３の上下両面(ソース電極１０３ｓ、ドレイン電極１０３ｄ)からの良好な放熱が、省電力化に有効である。
なお、この省電力化につながる理由は、良好な放熱によりＭＯＳＦＥＴチップ１０３の温度が低下すれば、ＭＯＳＦＥＴチップ１０３に寄生する抵抗成分が減少し、この抵抗成分に起因するジュール熱（ｉ２Ｒ）の発生が減少するためである。
［コンデンサの配置］
図１、図３において、コンデンサ１０５は、ベース電極１０１の台座１０２の上に搭載した絶縁基板１０６の上に実装して、ベース電極１０１に固定する。そして、長方形のコンデンサ１０５の長辺と長方形のＭＯＳＦＥＴチップ１０３の長辺が平行になるようにコンデンサ１０５を配置する。
コンデンサ１０５を配置する向きは、コンデンサ１０５の高電圧側端子１１０が制御回路チップ１０４に近くに配置し、コンデンサ１０５の低電圧側端子１１１が制御回路チップ１０４に遠くなるように配置する。
このように配置することで、部品実装の面積効率を高くすることができる。また、配線の長さを短くすることができ、配線の熱疲労試験での熱疲労もしくは温度サイクル試験での温度劣化に対する信頼性が向上する。
［絶縁基板の絶縁材料］
図１、図３に示した絶縁基板１０６の絶縁材料としては、絶縁樹脂、アルミナ、窒化アルミニウム等を用いる。
これらの絶縁材料の熱伝導率は、ベース電極１０１の材料であるＣｕの熱伝導率４００Ｗｍ−１Ｋ−１よりも小さく、絶縁樹脂で０．３〜３Ｗｍ−１Ｋ−１、アルミナは２０〜３０Ｗｍ−１Ｋ−１、窒化アルミニウム２００Ｗｍ−１Ｋ−１程度である。
ベース電極１０１よりも低い熱伝導率の絶縁基板１０６をベース電極１０１とコンデンサ１０５との間に入れることで、整流時にＭＯＳＦＥＴチップ１０３で発生する熱がコンデンサ１０５に伝わるのを抑制でき、コンデンサ１０５が高温になることによる信頼性の低下を抑制することができる。
また、ベース電極１０１よりも低い熱伝導率の絶縁基板１０６をベース電極１０１と制御回路チップ１０４との間に入れることで、整流時にＭＯＳＦＥＴチップ１０３で発生する熱が制御回路チップ１０４に伝わるのを抑制できる。
この発熱の抑制によって、制御回路チップ１０４が高温になることによるラッチアップ等に起因した誤動作を抑制でき、また、制御回路チップ１０４内のゲート酸化膜の信頼性の低下を抑制することができる。
［樹脂１０８について］
図２、図３および図６に示した樹脂（第１の樹脂）１０８は、台座１０２と台座１０２上の部品(１０３、１０４、１０５)および電極(１０３ｇ、１０３ｓ、１０４ａ〜１０４ｄ等)を覆うように、トランスファモールドもしくはポッディングにより形成する。
樹脂１０８が、台座１０２、部品(１０３、１０４、１０５)、電極(１０３ｇ、１０３ｓ、１０４ａ〜１０４ｄ等)の昇温による膨張を抑制し、台座１０２もしくは台座１０２上の部品(１０３、１０４、１０５)の熱膨張率の差によって生じる熱疲労試験での熱疲労もしくは温度サイクル試験での温度劣化による不良を抑制することができる。
さらに、樹脂１０８がベース電極１０１から剥離する不良を防止するために、図２に示すように、ベース電極１０１の台座１０２の脇に溝１０１ｍを形成し、溝１０１ｍは下部から台座１０２の面に近付くに従って上面視で大きくなる形状にすることが望ましい。
この形状により、樹脂１０８がベース電極１０１の溝１０１ｍ内に浸入してベース電極１０１に固定され、樹脂１０８がベース電極１０１から剥離することを抑制できる。
［ＪＣＲについて］
次に、図２に示したＪＣＲ(Junction Coating Resin)について説明する。
前記した樹脂１０８は、ＭＯＳＦＥＴチップ１０３、および制御回路チップ１０４との密着性がよくないことが一般的である。
換言すれば剥離し易いので、樹脂１０８よりも半導体チップ(１０３、１０４)との密着性が高いＪＣＲと称されるコーティング材(第２の樹脂)を、樹脂１０８を形成する前に、ＭＯＳＦＥＴチップ１０３と制御回路チップ１０４の側壁に塗布し、ＪＣＲ(第２の樹脂)１１３の薄膜を形成する。
ＪＣＲ１１３をコンデンサ１０５、絶縁基板１０６、リード電極１０７に塗布することで、これら(１０５、１０６、１０７)と樹脂１０８との密着性を上げることができる。
このＪＣＲの薄膜を形成、塗布することにより、ＭＯＳＦＥＴチップ１０３および制御回路チップ１０４と樹脂１０８との密着性が高まり、熱疲労試験もしくは温度サイクル試験の最中に生じる半田クラック、チップクラック等の不良の発生を抑止し、整流素子Ｓ１の信頼性を高めることができる。
なお、溝１０１ｍまたは／およびＪＣＲは、実施形態の整流素子Ｓ１、後記する整流素子Ｓ１Ｂ、Ｓ１Ｃ、Ｓ２に適用してもよい。
［ＭＯＳＦＥＴチップの接続方法］
図１〜図３の実施例では、ＭＯＳＦＥＴチップ１０３のドレイン電極１０３ｄとベース電極１０１およびＭＯＳＦＥＴチップ１０３のソース電極１０３ｓとリード電極１０７とは半田１０９で接続されているが、圧接方式で接続してもよい。圧接方式では、ＭＯＳＦＥＴチップ１０３を間に置いた状態でベース電極１０１とリード電極１０７間に数ｋＮ／ｃｍ２程度の力を加え、半田を使わずに、ＭＯＳＦＥＴチップ１０３のドレイン電極１０３ｄとベース電極１０１およびＭＯＳＦＥＴチップ１０３のソース電極１０３ｓとベース電極１０１とが、電気的、熱的に接続される。
前記したように、熱的にとは、ＭＯＳＦＥＴチップ１０３のドレイン電極１０３ｄの延在面とベース電極１０１の延在面、および、ＭＯＳＦＥＴチップ１０３のソース電極１０３ｓの延在面とベース電極１０１の延在面とが、それぞれ圧接して接触して広い伝熱面積をもって接続されるので、ＭＯＳＦＥＴチップ１０３で発生する熱が良好に、ベース電極１０１とリード電極１０７とに逃げることができることを意味する。
＜整流素子Ｓ１の組み立て法＞
次に、本発明の第１実施形態に係る半導体装置（整流素子Ｓ１）を組み立てる方法について説明する。
まず、絶縁基板１０６の電極１１２ａ、１１２ｂ、１１２ｃの上に、半田ペースト(１０９)を塗布し、その上に制御回路チップ１０４とコンデンサ１０５を置き、半田炉でベークして、制御回路チップ１０４とコンデンサ１０５を絶縁基板１０６の上に、半田１０９により固定する。
組み立てには、まず次に、整流素子Ｓ１を構成する部品を定められた位置に固定するためのカーボン冶具（不図示）を用いる。カーボン冶具の台座１０２の固定位置にベース電極１０１を入れ、その上にカーボン冶具の蓋をする。
蓋には他の部品を入れる穴が開いており、ＭＯＳＦＥＴを入れる穴には、半田シート(１０９)、ＭＯＳＦＥＴチップ１０３、半田シート(１０９)、リード電極１０７の順に重ねて入れる。また、絶縁基板１０６と制御回路チップ１０４を入れる穴に、半田シート(１０９)、制御回路チップ１０４とコンデンサ１０５を固定した絶縁基板１０６の順に重ねて入れる。
続いて、半田炉（不図示）で部品を入れたカーボン冶具をベークし、ＭＯＳＦＥＴチップ１０３，リード電極１０７、制御回路チップ１０４、絶縁基板１０６、コンデンサ１０５をベース電極１０１の台座１０２の上に、半田１０９により固定する。
なお、制御回路チップ１０４とコンデンサ１０５を絶縁基板１０６の上に固定する工程と、ＭＯＳＦＥＴチップ１０３，リード電極１０７、絶縁基板１０６をベース電極１０１の台座１０２の上に固定する工程は、１回の半田炉のベークで同時に行ってもよい。
続いて、カーボン冶具から取り出した整流素子Ｓ１を構成する組み立て品を、ワイヤボンディング装置（不図示）を用いて、制御回路チップ１０４とＭＯＳＦＥＴチップ１０３，制御回路チップ１０４と台座１０２、制御回路チップ１０４と絶縁基板１０６、絶縁基板１０６と台座１０２の上の電極間を、ワイヤ１１５を用いて接続する。
その後、ＭＯＳＦＥＴチップ１０３、制御回路チップ１０４の側壁にＪＣＲ１１３を塗布し、ベース上に台座１０２と台座上の部品(１０３、１０４、１０５)をトランスファモールド方式もしくはポッディング方式で樹脂１０８により覆う。
その後、キュア炉（不図示）で樹脂１０８の硬化を行い、整流素子Ｓ１の組み立てが完成する。
なお、ＭＯＳＦＥＴチップ１０３とリード電極１０７、絶縁基板１０６とコンデンサ１０５との間の半田付けの工程を、１回目の半田付けの工程では行わず、ワイヤボンディング工程を行った後に行ってもよい。
＜整流素子Ｓ１の放熱板への固定方法＞
次に、図１〜図５を用いて説明した整流素子Ｓ１の特徴とその効果を説明する。
図６は、オルタネータ（図１９参照）の放熱板１１９に固定した圧入型の整流素子Ｓ１の側面図である。
図６において、ＭＯＳＦＥＴチップ１０３を用いる整流素子Ｓ１は、ベース電極１０１をオルタネータ（Ｏｔ：図１９)の放熱板１１９の取り付け孔１１９ｈに圧入により、放熱板１１９に固定される。
圧入で固定する場合においては、図６に示すように、ベース電極１０１の外周部１０１ｓに、上面視で凹凸状の(径方向に凹凸が設けられる)形状を有するローレット１０１ｒが形成される。
固定作業の際、整流素子Ｓ１は、円形の外周部１０１ｓを有するベース電極１０１にＭＯＳＦＥＴチップ１０３が実装されることにより、整流素子Ｓ１のベース電極１０１の円形の外周部１０１ｓの中心(中心軸Ｏ)をオルタネータの放熱板１１９の孔１１９ｈの中心に合わせることで、整流素子Ｓ１パッケージの回転軸(図１のベース電極１０１の円形の外周部１０１ｓの中心軸Ｏ)周り方向の位置を合わせることなく、ＭＯＳＦＥＴチップ１０３を用いる整流素子Ｓ１を、オルタネータＯｔの放熱板１１９の取り付け孔１１９ｈ内に容易に固定できる。
つまり、整流素子Ｓ１のベース電極１０１は、放熱板１１９に設けたベース電極１０１の外周部１０１ｓの直径よりも小さい円形の取り付け孔１１９ｈに圧入され固定される。
このような圧入型の整流素子Ｓ１の場合、円形の外周部１０１ｓを有するベース電極１０１によって、ベース電極１０１の外周部１０１ｓの中心(中心軸Ｏ)を孔１１９ｈの中心に合わせることで、回転軸(中心軸Ｏ)周り方向の位置合わせが不要である。
すなわち、ベース電極１０１の外周部１０１ｓと放熱板１１９に設けた取り付け孔１１９ｈとの厳密な位置合わせが不要であり、整流素子Ｓ１の放熱板１１９への固定が簡単になる。
オルタネータＯｔの放熱板１１９には、多数個のＭＯＳＦＥＴチップ１０３の整流素子Ｓ１を取り付ける必要があるため、ＭＯＳＦＥＴチップ１０３の整流素子Ｓ１をオルタネータＯｔに容易に固定できることにより、オルタネータＯｔの製造工程を簡素化し、低コスト化を図れる。
＜第１実施形態の効果＞
以上のＭＯＳＦＥＴを用いた半導体装置である整流素子Ｓ１によって、電圧損失、電力損失が少ない整流素子が提供できる。
また、外部電極が２端子であり、かつベース電極（第１の外部端子）１０１が円形の外周部を有し、リード端子（第２の外部端子の一部）１０７が、前記ベース電極１０１の円形の中心軸上に位置しているので、従来において一般的に用いられていたダイオード素子との互換性があるという効果がある。
また、そのため、従来の部品、装置をそのまま用いることができて、製造コストを低く抑えることができるという効果がある。
≪第１実施形態の変形例：半導体装置、整流素子Ｓ１Ｂ≫
次に、第１実施形態の変形例（整流素子Ｓ１Ｂ）として、整流素子Ｓ１の台座１０２の形状を変えた例を示す。
図７は、第１実施形態に係る半導体装置（整流素子）の変形例である整流素子Ｓ１Ｂの構成を示す上面図である。
図７において、台座１０２の形状は、角の部分を除いて方形である。ベース電極１０１の台座１０２は、図１に示した整流素子Ｓ１では、円形としたが、円形ではなく、図７に示すような方形（略方形）にしてもよい。
図１で示した整流素子Ｓ１のように、台座１０２を上面視で円形とした場合、台座面の端部を均一化でき、熱疲労試験で測定される耐熱疲労性、温度サイクル試験で測定される耐温度特性の信頼性を向上することができる。
一方、図７で示した変形例の整流素子Ｓ１Ｂのように台座１０２を上面視で方形（略方形）とした場合、矩形のＭＯＳＦＥＴチップ１０３、コンデンサ１０５、および制御回路チップ１０４の形状に沿う形となり、面積効率よく台座上に部品(１０３、１０４、１０５)を搭載することができる。
そのため、台座１０２が上面視で円形の場合よりも、より大きい形状のＭＯＳＦＥＴチップ１０３やコンデンサ１０５を搭載することが可能となる。
また、台座１０２が方形である場合においても、図７の変形例の整流素子Ｓ１Ｂのように、上面視で方形の台座１０２の角の形状に曲率を設けることで、形状の変化がなだらかになり、熱疲労試験で測定される耐熱疲労性、温度サイクル試験で測定される耐温度特性の信頼性の悪化を抑制することが可能である。
≪第１実施形態の変形例：半導体装置、整流素子Ｓ１Ｃ≫
次に、第１実施形態の変形例（整流素子Ｓ１Ｃ）として、整流素子（Ｓ１）にさらにツェナーダイオード１２１を備えた例を図８、図９を参照して説明する。
図８は、第１実施形態に係る半導体装置（整流素子）の変形例である整流素子Ｓ１Ｃの構成を示す上面図である。
また、図９は、図８のＩＶ−ＩＶにおける断面図であり、図８の紙面視において左側から見た図である。
図８、図９において、整流素子Ｓ１Ｃは、さらにツェナーダイオード１２１を台座１０２上にＭＯＳＦＥＴチップ１０３と隣接する位置に配置する。このツェナーダイオード１２１によって、整流素子Ｓ１Ｃに加わるサージ電圧を吸収する機能を持たせる。
そして、図９に示すように、ＭＯＳＦＥＴチップ１０３と同様、ツェナーダイオード（ツェナーダイオードのチップ）１２１の下面のカソード電極（第１の主端子）１２１ｃを台座１０２を介してベース電極（第１の外部電極）１０１に、ツェナーダイオード１２１の上面のアノード電極（第２の主端子）１２１ａをリード電極（第２の外部電極）１０７に、半田１０９を用いて電気的に接続する。
これにより、ツェナーダイオード１２１の下面のカソード電極１２１ｃの延在面と上面のアノード電極１２１ａの延在面とが、それぞれ半田１０９を介して、広い伝熱面積をもって、ベース電極１０１の台座１０２の延在面とリード電極１０７の下面(延在面)とに接続(連結)されている。この構成により、ツェナーダイオード１２１の熱が良好にベース電極１０１とリード電極１０７とに逃がすことができる。
ツェナーダイオード１２１の上面視での面積は、サージ吸収時にチップ温度が上昇して、ツェナーダイオード１２１の上下に位置する半田１０９に不良が生じることがない範囲で大きくする。
ツェナーダイオード１２１の上下を、半田１０９で、それぞれリード電極１０７、ベース電極１０１に接続することで、サージ吸収時にツェナーダイオード１２１で発生した熱を、リード電極１０７およびベース電極１０１に逃がすことができる。そのため、ツェナーダイオード（ツェナーダイオードのチップ）１２１の温度上昇を抑えることができ、ツェナーダイオード１２１の信頼性が高まる。
図８に示すように、ツェナーダイオード（ツェナーダイオードのチップ）１２１をＭＯＳＦＥＴチップ１０３と別チップとした場合、高価なＭＯＳＦＥＴチップ１０３の面積を小さくできるので、両チップ（１２１、１０３）を同一のチップに搭載した場合と比べ、安価にサージ吸収機能を持たせることができる。
≪第１実施形態の変形例：半導体装置、整流素子Ｓ１Ｄ≫
第１実施形態の整流素子Ｓ１において、ＭＯＳＦＥＴチップ１０３は、チップ上面のソース電極１０３ｓとチップ下面のドレイン電極１０３ｄに加えチップ上面にゲート電極１０３ｇも持つ。このため、円形の外周部１０１ｓを有するパッケージにＭＯＳＦＥＴチップ１０３を実装する場合、ゲート電極１０３ｇの配線を形成する工程における回転軸(図１の外周部１０１ｓの中心軸Ｏ)周り方向の位置合わせが課題となる。
次に、第１実施形態の変形例（整流素子Ｓ１Ｄ）として、整流素子（Ｓ１）に位置決めに用いるノッチ１２２を設けた例を、図１０を参照して説明する。
図１０は、第１実施形態に係る半導体装置（整流素子）の変形例である整流素子Ｓ１Ｄの構成を示す上面図である。
図１０に示すように、ゲート電極１０３ｇの配線を形成する工程において、回転軸(図１０の外周部１０１ｓの中心軸Ｏ)周り方向の位置合わせをする方法として、ベース電極１０１の外周部１０１ｓの円形形状の一部に、図１０の上面図に示すような半円形の形状の窪みであるノッチ１２２を設ける。ノッチ１２２の数は１個でも複数個でもよい。
オルタネータＯｔ(図１９参照)に圧入して固定する整流素子Ｓ１（ＳＩＤ）の場合には、前記したように、図５に示すベース電極１０１の外周部１０１ｓの側壁にローレット１０１ｒと称される山と溝が上下方向に走る凹凸を設けている。なお、この凹凸は、径方向(外周外方)に向いた方向に形成される。
回転軸(図１０の外周部１０１ｓの中心軸Ｏ)周り方向の位置合わせ用のノッチ１２２は、ローレット１０１ｒ(図５参照)の溝より大きくする。なお、図１０では、ローレット１０１ｒの表記を省略して示している。
組み立てに用いるカーボン冶具（不図示）に形成するベース電極１０１を固定する穴の形状は、ノッチ１２２を有するベース電極１０１の形状に合わせ、ある回転軸周り方向の位置でのみベース電極１０１が穴に入るようにする。
更に、ワイヤボンディングの装置では、ノッチ１２２の方向に合わせて、ベース電極１０１を固定できるようにする。
この構成によって、ＭＯＳＦＥＴの整流素子Ｓ１Ｄにおいても、整流素子Ｓ１Ｄ内の部品(１０３，１０４，１０５等)の配置が明らかにできるので、半田付けに際して回転軸周りの位置合わせが不用で、ベース電極１０１の外周部１０１ｓが円形のパッケージに容易に組み立てることが可能となる。
なお、整流素子の変形例である整流素子Ｓ１Ｄは、整流素子Ｓ１とは、前記したノッチ１２２が異なる以外は同一であるので、その他の重複する説明は省略する。
≪第１実施形態の変形例：半導体装置、整流素子Ｓ１Ｅ≫
次に、第１実施形態の変形例（整流素子Ｓ１Ｅ）として、整流素子（Ｓ１）に位置決めに用いるオリフラ１２３を設けた例を、図１１を参照して説明する。
図１１は、第１実施形態に係る半導体装置（整流素子）の変形例である整流素子Ｓ１Ｅの構成を示す上面図である。
図１１に示すように、ゲート電極１０３ｇの配線を形成する工程において、回転軸(図１１の外周部１０１ｓの中心軸Ｏ)周り方向の位置合わせをする方法として、ベース電極１０１の外周部１０１ｓの円形形状の一部に、図１１の上面図に示すような円周部を直線の形状にしたオリエンテーションフラット（Orientation Flat、以下、適宜「オリフラ」と称す）１２３を設ける。
図１１におけるオリフラ１２３は、図１０におけるノッチ１２２と概ね同様の役目と効果があり、重複する説明は省略する。
≪第１実施形態の変形例：半導体装置、整流素子Ｓ１Ｆ≫
次に、第１実施形態の変形例（整流素子Ｓ１Ｆ）として整流素子（Ｓ１）に位置合わせに用いる凹部１２４を設けた例を図１２を参照して説明する。
図１２は、第１実施形態に係る半導体装置（整流素子）の変形例である整流素子Ｓ１Ｆの構成を示す図１のＩ−Ｉ断面相当図である。
図１２において、回転軸(図１２の外周部１０１ｓの中心軸Ｏ)周り方向の位置合わせをする別の方法として、ベース電極１０１の底部に図１５に示すような凹部１２４を設けている。
凹部１２４は、ベース電極１０１を下から見て(図１２の下側からベース電極１０１を見て、「下面視」とも適宜、表記する)外周部１０１ｓの円の中心軸Ｏに対称でなければ、凹部１２４の下面視での平面上の形状は円でも正方形でも長方形でもよいし、凹部１２４の深さ方向の形状は柱状でも球状でもよいし、凹部１２４の位置は中心軸Ｏにかかってもよいし、中心から離れていてもよい。また、凹部１２４の数は１個でも複数個でもよい。なお、凹部１２４の下面視での平面上の形状は、回転軸周り方向の位置合わせが容易であることから、円形が好ましい。
組み立てに用いるカーボン冶具にベース電極１０１を固定する固定用孔に、凹部１２４の形状に合わせた位置合わせの突起を設け、既定の回転軸(図１２５の外周部１０１ｓの中心軸Ｏ)周り方向の位置でしかベース電極１０１が固定用孔に入らないようにする。
更に、ワイヤボンディングの装置のセット用の穴においても、ベース電極１０１の固定部に凹部１２４の形状に合わせた固定用突起を設け、既定の回転軸周り方向の位置でしかベース電極１０１が、セット用の穴に入らないようにする。こうすることで、ＭＯＳＦＥＴを用いる整流素子Ｓ１においても、外周部１０１ｓが円形のパッケージに容易に組み立てることが可能となる。
回転軸(図１２５の外周部１０１ｓの中心軸Ｏ)周り方向の位置合わせをする更に別の方法として、回転軸周り方向の位置合わせをする機構をワイヤボンディング装置に持たせる。
例えば、回転軸周り方向の位置合わせをする機構は、コンデンサ１０５等の部品の配置を確認するＣＣＤ等の視認装置、回転位置を制御するモータと、その減速機構と、減速機構で回動され位置合わせを行う回転部材と、回転位置センサと、これらを制御してワイヤボンディングの位置合わせの制御を行う制御装置とを有している。
そして、台座１０２上に半田１０９で固定したＭＯＳＦＥＴチップ１０３、制御回路チップ１０４、コンデンサ１０５等の部品の配置を視認装置で見て、回転軸周り方向の位置合わせを上記機構で行った後に、必要なワイヤボンディングを行う。この場合、カーボン冶具での位置合わせを不要とするために、１回の半田付け工程でワイヤボンディング以外の電気的な接続を行うようにする。
≪第１実施形態の変形例：半導体装置、整流素子Ｓ１Ｇ≫
次に、第１実施形態の変形例（整流素子Ｓ１Ｇ）として、位置合わせをする別の方法を説明する。
図１３は、第１実施形態に係る半導体装置（整流素子）の変形例である整流素子Ｓ１Ｇの構成を示す図１のＩＩ−ＩＩ断面相当図である。
回転軸(図１３の外周部１０１ｓの中心軸Ｏ)周り方向の位置合わせをする更に別の方法として、図１３に示すように、ワイヤボンディングで形成するワイヤの代わりに、接続が可能な形状に形成される銅板もしくは銅線１２５を半田ボールもしくは半田バンプ１２６で固定して接続する。
例えば、図１において、ワイヤ１１５で接続していた配線は、図１３に図示していないものも含め、全て接続が可能な形状に形成される銅板もしくは銅線１２５にて半田ボールもしくは半田バンプ１２６で接続する。
そして、銅板もしくは銅線１２５の半田付けの工程は、ＭＯＳＦＥＴチップ１０３、リード電極１０７、制御回路チップ１０４、絶縁基板１０６、コンデンサ１０５を接続する半田付けの工程と同時に行う。
すなわち、１回の半田付けの工程で全ての部品の電気的な接続を行う。１回の工程で全ての電気的な接続を行うことで、回転軸(図１６の外周部１０１ｓの中心軸Ｏ)周り方向の位置合わせをする必要を無くすことができる。
ただし、絶縁基板１０６の上の配線、すなわち、制御回路チップ１０４と絶縁基板１０６の上の電極間の配線は、別途、ワイヤ１１５で接続して配線してもよい。
その理由は、絶縁基板１０６の形状は四角形（方形）であり、絶縁基板１０６についての回転軸方向の位置合わせは不要であるためである。台座１０２上でのＭＯＳＦＥＴチップ１０３と絶縁基板１０６との位置関係は、カーボン冶具（不図示）によって決定され、回転軸方向の位置合わせは問題とならない。
なお、接続を行う導体として、銅板もしくは銅線１２５を例示したが、銅以外の導体を用いてもよい。
≪第１実施形態の変形例：半導体装置、整流素子Ｓ１Ｈ≫
次に、第１実施形態の変形例（整流素子Ｓ１Ｈ）として、位置合わせを不要とする方法を説明する。
図１４は、第１実施形態に係る半導体装置（整流素子）の変形例である整流素子Ｓ１Ｈの構成を示す図１のＩＩ−ＩＩ断面相当図である。
図１３では、銅板もしくは銅線１２５を半田で接続する例を示したが、図１４に示すように、バネ機構を有する銅ピンのバネ付ピン１４６Ａ、１４６Ｂを用い、バネ付ピン１４６Ａ、１４６Ｂのバネの弾性力で電気的に接続してもよい。
具体的の構成としては、バネ付ピン１４６Ａとバネ付ピン１４６Ｂとが、銅バー１４７ａで固定されている。
バネ付ピン１４６Ａは、下部に端子１４６ａ１、中央にバネ１４６ｂ１、上部に固定部１４６ｃ１を有している。また、バネ付ピン１４６Ｂは、下部に端子１４６ａ２、中央にバネ１４６ｂ２、上部に固定部１４６ｃ２を有している。
そして、バネ１４６ｂ１、１４６ｂ２の弾性力でそれぞれ端子１４６ａ１、１４６ａ２を制御回路チップ１０４の第２の電極１０４ｄ(図１参照)に、絶縁基板１０６の電極１１４とベース電極１０１の台座１０２とに、押して、半田バンプ（１２６、図１３）なしで、絶縁基板１０６の電極（不図示）とベース電極１０１の台座１０２とが電気的に接続される。
なお、銅バー１４７ａは、ネジ等（不図示）を用いて絶縁基板１０６等に仮固定され、その後、図１４に示すように樹脂１０８により封止され固定される。
前記した如く、配線にワイヤ１１５に代えて、上述のバネ付ピン１４６Ａ、１４６Ｂを用いることで、配線の接続不良に対する信頼性を向上させることができる。
図１においてワイヤ１１５で接続していた配線は、図１７に図示していないものも含め、図１４に図示した銅バー１４７ａで固定したバネ付ピン１４６Ａ、１４６Ｂで接続する。
そして、銅バー１４７ａで固定したバネ付ピン１４６Ａ、１４６Ｂを電極に接続する工程は、ＭＯＳＦＥＴチップ１０３、リード電極１０７、制御回路チップ１０４、絶縁基板１０６、コンデンサ１０５を接続する半田付けの工程と同時に行う。
すなわち、１回の半田付けの工程で全ての部品の電気的な接続を行う。１回の工程で全ての電気的な接続を行うことで、回転軸(図１６の外周部１０１ｓの中心軸Ｏ)周り方向の位置合わせをする必要を無くすことができる。
≪第２実施形態：半導体装置、整流素子Ｓ２≫
図１５〜図１７を参照して、本発明の第２実施形態に係る半導体装置（整流素子Ｓ２）の構成について説明する。
整流素子には正座の構成と逆座の構成があると前記したが、第１実施形態の整流素子（半導体装置）Ｓ１が正座の整流素子に対し、第２実施形態の整流素子（半導体装置）Ｓ２は、逆座の整流素子である。
図１５は、整流素子Ｓ２を後記する電極ブロック１２７によりベース電極１０１に接続されたソース電極１０３ｓ側から、リード端子１０７ｔ（リード電極１０７）側を見た図である。
また、図１６は、図１５のＶ−Ｖおける断面図であり、図１５の紙面視において左側から見た図である。
また、図１７は、図１５のＶＩ−ＶＩにおける断面図であり、図１５の紙面視において左側から見た図である。
図１５は、前記したように、整流素子Ｓ２をソース電極１０３ｓ側からリード端子１０７ｔ（リード電極１０７）側を見た図である。すなわち、図１６におけるソース電極１０３ｓ側からリード端子１０７ｔ（リード電極１０７）側を見ているので、ベース電極１０１は見えていない。また、リード端子１０７ｔは、リード電極１０７に隠れている。
そのため、図１５において、ベース電極１０１は、図示されていない。
ただし、台座１０７ｄは、ＭＯＳＦＥＴチップ１０３、制御回路チップ１０４、コンデンサ１０５、絶縁基板１０６を搭載していることを分かりやすくするために、便宜上、表記している。
なお、台座１０７ｄは、リード電極１０７の前記部品（１０３、１０４、１０５、１０６）を搭載する面を表記しているものであって、リード電極１０７の一部分である。
また、図１５において、前記したリード電極１０７との配置関係から、リード端子１０７ｔは、直接には見えないため破線（円形）で表記している。
また、ソース電極１０３ｓ側から見ているので、ソース電極１０３ｓは実線で表記され、ドレイン電極１０３ｄはソース電極１０３ｓの陰に隠れるので、ドレイン電極１０３ｄの引き出し線を破線で表記している。
図１５〜図１７に示すように、第２実施形態に係るＭＯＳＦＥＴの整流素子Ｓ２は、四角形の外周部１０７ｓを有するリード電極１０７(図１５参照)と、このリード電極１０７に設けられる部品を載せる台座１０７ｄと、この台座１０７ｄ上に載せられたＭＯＳＦＥＴチップ１０３と、台座１０７ｄ上に載せられた絶縁基板１０６とを備えている。
さらに、整流素子Ｓ２は、絶縁基板１０６上に設けられた電極１１２ａの上に実装されると制御回路チップ１０４と、絶縁基板１０６の上に設けられた電極１１２ｂ、１１２ｃの上に実装されるとコンデンサ１０５とを備えている。
さらに、整流素子Ｓ２は、ＭＯＳＦＥＴチップ１０３の上に載せられた電極ブロック１２７(図１６参照)と、ベース電極１０１と、このベース電極１０１に設けられる台座１０２と、リード電極１０７に設けられる台座１０７ｄと、部品(１０３、１０４、１０５)と絶縁基板１０６を覆う樹脂１０８とを備えている。
逆座の整流素子Ｓ２のＭＯＳＦＥＴチップ１０３、制御回路チップ１０４、コンデンサ１０５、絶縁基板１０６は、第１実施形態で示す正座の整流素子Ｓ１(図１〜図３参照)と同じものを用いる。
このように、正座の整流素子Ｓ１と逆座の整流素子Ｓ２で同一の部品を用いることで、部品の量産化により部品コストを低減することができる。
図１５において、図１６のベース電極１０１の台座１０２からリード電極１０７の方を見た（「下面視」とも適宜、表記する）リード電極１０７の台座１０７ｄの形状は、四角形としたが、円形にしてもよい。
リード電極１０７の台座１０７ｄを下面視で四角形にすることにより、同じく四角形のＭＯＳＦＥＴチップ１０３、制御回路チップ１０４、およびコンデンサ１０５の形状に沿った形状になるので、台座１０７ｄの面積を小さくすることができる。
一方、リード電極１０７の台座１０７ｄを、下面視で円形にした場合には、応力の集中を回避して、台座１０７ｄ端部の応力をより小さくすることができる。
第２実施形態の図１５〜図１７に示す各部品の接続、配置は、部品(１０３〜１０６)をベース電極１０１とリード電極１０７とを入れ換えて接続し、ＭＯＳＦＥＴチップ１０３とベース電極１０１との間に電極ブロック１２７を入れている点を除き、図１に示す第１実施形態に係るＭＯＳＦＥＴの整流素子Ｓ１と同じである。
電極ブロック１２７は、ベース電極１０１とリード電極１０７の台座１０７ｄとの間隔を設けるための部材である。
すなわち、図１７に示すように、逆座の整流素子Ｓ２においては、リード電極１０７（台座１０７ｄ）とベース電極１０１（台座１０２）との間にコンデンサ１０５を配置している。そのため、比較的、高さのあるコンデンサ１０５を配置する空間を確保する必要があり、リード電極１０７（台座１０７ｄ）とベース電極１０１（台座１０２）を充分な間隔を有するように離す。
リード電極１０７（台座１０７ｄ）とベース電極１０１（台座１０２）の間隔が大きくなると、図１６に示すように、リード電極１０７の台座１０７ｄに取り付けられたＭＯＳＦＥＴチップ１０３とベース電極１０１の台座１０２とが離れすぎてしまい電気的接続や固定が困難になる。
この離れすぎたＭＯＳＦＥＴチップ１０３とベース電極１０１の台座１０２との間隔を補うのが電極ブロック１２７の役目である。
なお、ベース電極１０１に一体として、電極ブロック１２７を形成してもよい。
図１６に示すように、ＭＯＳＦＥＴチップ１０３の下面のドレイン電極１０３ｄは、半田１０９を用いて、リード電極１０７の台座１０７ｄに電気的に接続されている。
この配置と接続により、ＭＯＳＦＥＴチップ１０３の下面のドレイン電極１０３ｄの延在面とリード電極１０７の延在面とは、半田１０９を介して、大きな伝熱面積で接続(連結)される。
また、ＭＯＳＦＥＴチップ１０３の上面のソース電極１０３ｓは、半田１０９を用いて、電極ブロック１２７を介しベース電極１０１の台座１０２に電気的、熱的に接続されている。
これにより、ＭＯＳＦＥＴチップ１０３の上面のソース電極１０３ｓの延在面とベース電極１０１の台座１０２の延在面とは、電極ブロック１２７を介して大きな伝熱面積で接続(連結)される。
図１７に示すように、制御回路チップ１０４は、絶縁基板１０６の上に設けられた電極１１２ａに半田１０９により固定される。
制御回路チップ１０４とコンデンサ１０５は、絶縁基板１０６の上に設けられた電極１１２ｂ、１１２ｃに半田１０９により固定される。
絶縁基板１０６は、リード電極１０７の台座１０７ｄに半田１０９により固定される。
また、電気的には図１５に示すように、ＭＯＳＦＥＴチップ１０３の上面（ソース電極側の面）のゲート電極１０３ｇは、ワイヤ１１５で制御回路チップ１０４の上面（制御回路チップ１０４、コンデンサ１０５のある側の面）の第１の電極１０４ａに接続される。
また、同じく電気的には、コンデンサ１０５の高電圧側端子１１０は、半田１０９で絶縁基板１０６の上面の電極１１２ｂに接続される。また、絶縁基板１０６の上面の電極１１２ｂは、制御回路チップ１０４の上面に設けられた第２の電極１０４ｂ(図１５参照)にワイヤ１１５で接続される。
また、同じく電気的に、コンデンサ１０５の低電圧側端子１１１は、半田１０９で絶縁基板１０６の上面の電極１１２ｃに接続される。また、絶縁基板１０６の上面の電極１１２ｃはＭＯＳＦＥＴチップ１０３の上面のソース電極１０３ｓにワイヤ１１５により接続される。
前記したように、図１５に示す如く、逆座の整流素子Ｓ２は、制御回路チップ１０４の上面の電極の１つである第１の電極１０４ａが、ＭＯＳＦＥＴチップ１０３のゲート電極１０３ｇにワイヤ１１５により電気的に接続される。
また、制御回路チップ１０４のチップ上面の別の電極である第２の電極１０４ｂは、コンデンサ１０５の高電圧側端子１１０と接続された絶縁基板１０６の上面の電極１１２ｂ３にワイヤ１１５により電気的に接続される。
さらに、制御回路チップ１０４の上面の別の電極の第３の電極１０４ｃは、ＭＯＳＦＥＴチップ１０３のソース電極１０３ｓに電気的に接続され、制御回路チップ１０４のチップ上面の別の第４の電極１０４ｄは、リード電極１０７の台座１０７ｄにワイヤ１１５により電気的に接続されている。
＜逆座と正座の補足＞
図１〜図３を参照して説明した第１実施形態に係るＭＯＳＦＥＴの整流素子Ｓ１は、正座と呼ばれるオルタネータＯｔの整流回路の上アーム(図１８参照)に用いられる整流素子であり、図２に示すように、ＭＯＳＦＥＴチップ１０３のドレイン電極１０３ｄは、ベース電極１０１に接続され、ＭＯＳＦＥＴチップ１０３のソース電極１０３ｓは、リード電極１０７に接続されている。
これに対し、図１５〜図１７を参照して説明する本発明の第２実施形態に係るＭＯＳＦＥＴの整流素子Ｓ２は、逆座と呼ばれるオルタネータＯｔの整流回路の下アーム(図１８参照)に用いられる整流素子である。
図１６に示すように、ＭＯＳＦＥＴチップ１０３のドレイン電極１０３ｄは、リード電極１０７に接続され、ＭＯＳＦＥＴチップ１０３のソース電極１０３ｓはベース電極１０１に接続されている。
このようにして、逆座の整流素子Ｓ２を実現し、用いることができる。
＜整流素子Ｓ２の回路構成および回路動作＞
第２実施形態に係るＭＯＳＦＥＴの整流素子Ｓ２の回路構成および回路動作は、図５を用いて説明した第１実施形態に係るＭＯＳＦＥＴの整流素子Ｓ２の回路構成および回路動作と同じである。
第１実施形態の正座の整流素子Ｓ１と同じ部品、同じ回路を第２実施形態の逆座の整流素子Ｓ２に用いることで、設計コスト、開発コストを低減できるとともに、同一のテストを実施してテストコストも低減することができる。また、同じ部品、同じ回路の量産化によるコスト低減も図れる。
第２実施形態に係るＭＯＳＦＥＴの整流素子Ｓ２の特徴と効果に関して、前記した第１実施形態に係るＭＯＳＦＥＴの整流素子Ｓ１と同じ特徴を持たせ、同じ効果を得ることができる。
＜整流素子Ｓ２の組み立て方法＞
第２実施形態に係るＭＯＳＦＥＴの整流素子Ｓ２を組み立てる方法は、基本的には、第１実施形態に係るＭＯＳＦＥＴの整流素子Ｓ１と同じである。
異なる点として、ベース電極１０１の台座１０２ではなく、図１６、図１７に示すように、リード電極１０７の台座１０７ｄの上に、ＭＯＳＦＥＴチップ１０３と、制御回路チップ１０４とコンデンサ１０５を固定した絶縁基板１０６に部品(１０３、１０４、１０５)を載せて接続する。
そして、ＭＯＳＦＥＴチップ１０３とベース電極１０１の間に、電極とスペーサを兼ねる電極ブロック１２７を設ける。更に、リード電極１０７の台座１０７ｄは下面視で円形にする必要がないので、必ずしも第１実施形態に係るＭＯＳＦＥＴの整流素子Ｓ１で行うような組み立て時に回転軸方向の位置合わせをする方法を取り入れなくてもよい。例えば、リード電極１０７の台座１０７ｄを、図１５に示す下面視で方形とした場合にはその辺を用いて部品(１０３、１０４、１０５)の位置出しが行える。
これに対して、リード電極１０７の台座１０７ｄを下面視で円形とする場合、台座１０７ｄ上の配置を特定し難いので、第１実施形態に係るＭＯＳＦＥＴの整流素子Ｓ１の場合と同様の図１０〜図１２に示すような回転軸(中心軸Ｏ)周り方向の位置合わせをする方法を適用する。
≪第３実施形態：オルタネータ≫
次に、第１実施形態の整流素子Ｓ１、第２実施形態の整流素子Ｓ２を備えて、構成するオルタネータＯｔについて、図１８〜図２０を参照して説明する。オルタネータＯｔは、発電機（回転子１２８、固定子１２９）で交流電力（電圧）を発生し、その交流電力（電圧）を整流装置Ｏｓで整流し、直流電力（電圧）を生成して出力するものである。
図１８は、整流素子６個を用いた３相全波整流（整流装置Ｏｓ）の回路構成を示す回路図である。
図１９は、オルタネータＯｔの構成、構造の概要を示す図である。
図２０は、オルタネータＯｔに備えられる整流装置Ｏｓの概略の平面図である。
＜オルタネータＯｔの整流回路の構成＞
図１８を参照して、本発明の自律型のＭＯＳＦＥＴの整流素子Ｓ１、Ｓ２を用いたオルタネータＯｔ(図１９参照)の整流回路の構成について説明する。
図１８は、前記したように整流素子６個を用いた３相全波整流（整流装置Ｏｓ）の回路構成を示す回路図である。
図１８において、３相全波整流の回路は、正座の整流素子Ｓ１が３個と逆座の整流素子Ｓ２が３個とによって、構成されている。
回転子１２８のコイルと固定子１２９の３本のコイルを備える交流発電機の３相出力であるＵ相、Ｖ相、Ｗ相の電圧（電力）を前記の３相全波整流の回路は入力して、直流に変換し、直流電圧（電力）をバッテリ１３２に出力する。
次に、より詳しく説明する。
交流電圧（電力）のＵ相、Ｖ相、Ｗ相の中点配線（上アームと下アームの接続点、中間点への配線）のハイサイド（高電圧側：バッテリ１３２の高電圧側端子１３２ｈとの間）に、３個の第１実施形態の正座の整流素子Ｓ１が設けられて、それらのＬ端子（ソース電極１０３ｓ）がＵ相、Ｖ相、Ｗ相の中点配線にそれぞれ接続されている。
これら３個の正座の整流素子Ｓ１のＨ端子（ドレイン電極１０３ｄ）が共にバッテリ１３２の高電圧側端子１３２ｈに接続されている。
また、Ｕ相、Ｖ相、Ｗ相の中点配線のローサイド（低電圧側：バッテリ１３２の低電圧側端子１３２ｌとの間）に、３個の第１実施形態の逆座の整流素子Ｓ２が設けられて、それらのＨ端子（ドレイン電極１０３ｄ）がＵ相、Ｖ相、Ｗ相の中点配線にそれぞれ接続されている。
これら３個の逆座の整流素子Ｓ２のＬ端子（ソース電極１０３ｓ）が共にバッテリ１３２の低電圧側端子１３２ｌに接続されている。
なお、Ｕ相、Ｖ相、Ｗ相の配線を「中点配線」とも表記するのは、前記のように、整流装置Ｏｓの上アームと下アームの接続点（中間、中点）に配線がされているからである
整流素子Ｓ１、Ｓ２の回路構成は、図５に示す回路構成であり、ＭＯＳＦＥＴチップ１０３と制御回路チップ１０４とコンデンサ１０５とで構成される。
ハイサイド（上アーム）の整流素子Ｓ１とローサイド（下アーム）の整流素子Ｓ２は、同じＭＯＳＦＥＴチップ１０３と制御回路チップ１０４とコンデンサ１０５とを用いる。
ＭＯＳＦＥＴの整流素子Ｓ１、Ｓ２は、端子数を２個とすることで、図１８に示すように、従来のダイオードの整流素子（端子数２個）を用いたオルタネータと同じ整流回路の構成とすることができる。
また、図１８において、交流発電機の３本のコイルの固定子１２９は、Δ結線の場合を図示したが、Ｙ結線であっても構わない。
＜オルタネータＯｔの整流回路の動作＞
図１８に示す本発明のＭＯＳＦＥＴの整流素子Ｓ１、Ｓ２を用いたオルタネータＯｔの整流回路の動作を説明する。
図１９に示すオルタネータＯｔでの発電は、固定子（のコイル）１２９の中を回転子（のコイル）１２８が回転することで行われる。このとき、Ｕ相、Ｖ相、Ｗ相の各相のコイルには交流電圧（電力）が発生する。
Ｕ相を例にとれば、前記の交流電圧（電力）によって、Ｕ相の中点配線の電圧Ｖｕが周期的に上下する。
Ｕ相の中点配線の電圧Ｖｕが上昇し、ハイサイドの整流素子Ｓ１が整流動作する場合について説明する。
Ｕ相の中点配線の電圧Ｖｕが上昇し、Ｕ相の中点配線の電圧Ｖｕ、すなわち、ハイサイドのＭＯＳＦＥＴチップ１０３のソース端子（ソース電極１０３ｓ）の電圧が、バッテリ１３２の高電圧側端子１３２ｈの電圧ＶＢに達すると、図５に示すＭＯＳＦＥＴチップ１０３のドレイン端子（ドレイン電極１０３ｄ）に接続されたコンパレータ１１６の第一の入力端子１１６ｉ１の電圧より、コンパレータ１１６の第二の入力端子１１６ｉ２の電圧の方が大きくなる。このため、コンパレータ１１６の出力端子１１６ｏの電圧が低電圧状態から高電圧状態へと上がる。
そして、ゲートドライバ１１７が駆動してＭＯＳＦＥＴチップ１０３のゲート端子（ゲート電極１０３ｇ）の電圧を上げて、ＭＯＳＦＥＴチップ１０３をオン状態にする。
これにより、ＭＯＳＦＥＴチップ１０３のソース端子（ソース電極１０３ｓ）からドレイン端子（ドレイン電極１０３ｄ）に電流が流れ、整流が遂行される。
図１８に示すＵ相の中点配線の電圧Ｖｕが下降して、Ｕ相の中点配線の電圧Ｖｕが、ハイサイドのＭＯＳＦＥＴチップ１０３のドレイン端子（ドレイン電極１０３ｄ）の電圧のＶＢに達すると、図５におけるコンパレータ１１６の２つの入力端子(１１６ｉ１、１１６ｉ２)における電圧の大小が逆転して、コンパレータ１１６の出力端子１１６ｏの電圧が高電圧状態から低電圧状態へ下がる。
それによって、ゲートドライバ１１７がＭＯＳＦＥＴチップ１０３のゲート端子（ゲート電極１０３ｇ）の電圧を下げて、ＭＯＳＦＥＴチップ１０３をオフ状態、つまりソース端子（ソース電極１０３ｓ）とドレイン端子（ドレイン電極１０３ｄ）との電気的接続を切断する。
ローサイド（下アーム）の整流素子Ｓ２の整流動作も、上述のハイサイド（上アーム）の整流素子Ｓ１の動作と同様であり、Ｕ相の中点配線の電圧Ｖｕが更に下降してバッテリ１３２の低電圧側端子の電圧に達すると、ＭＯＳＦＥＴチップ１０３をオン状態になり、Ｕ相の中点配線の電圧Ｖｕが再び上昇してバッテリの低電圧側端子の電圧に達すると、ＭＯＳＦＥＴチップ１０３がオフ状態になり、整流を行う。
以上、Ｕ相の整流素子Ｓ１と整流素子Ｓ２について説明したが、Ｖ相、Ｗ相についても同様である。
これらのＵ相、Ｖ相、Ｗ相にそれぞれ接続された３個ずつ合計６個の整流素子Ｓ１、Ｓ２によって、３相全波整流が行われる。
＜オルタネータＯｔの構成・構造の概要＞
図１９および図２０を参照して、ＭＯＳＦＥＴによる整流素子Ｓ１、Ｓ２を用いたオルタネータＯｔを説明する。
図１９は、本発明の実施形態に係るオルタネータＯｔの構成の概要を示す図である。整流素子（Ｓ１、Ｓ２）をそれぞれ６個、合計１２個を用いて３相全波整流の整流回路（整流装置Ｏｓ）を備えてオルタネータＯｔを構成している。
図１９において、オルタネータＯｔは、フロントフレーム１３４と、リアフレーム１３５と、整流素子Ｓ１、Ｓ２が圧入して固定される整流装置（Ｏｓ）１３６と、回転子１２８と、固定子１２９と、ブラシ１３７と、ＩＣレギュレータ１３８と、保護カバー１３９とを備えている。
また、スリップリング１４０と、界磁巻線１４１とロータコア１４２と、プーリー１４３と、シャフト１４４とを備えている。
また、放熱板１１９ａ、１１９ｂを有し、前記の整流素子Ｓ１、Ｓ２を固定した整流装置（Ｏｓ）１３６に組み込まれている。なお、接続端子１３３は整流素子Ｓ１、Ｓ２を接続している。
以上の回転子（コイル）１２８と固定子（コイル）１２９を有するオルタネータＯｔは、ブラシ１３７、スリップリング１４０を介し界磁巻線１４１に励磁電流を受けると各ロータコア１４２が励磁される。
各ロータコア１４２が励磁された状態で、プーリー１４３を介して車両のエンジン（不図示）からの回転駆動力がシャフト１４４に伝達されて回転子１２８が回転すると、電磁誘導により、固定子（コイル）１２９に交流電力（電圧）が発生する。
固定子（コイル）１２９に発生した交流電力（電圧）は、図１８に示すように、正座の整流素子Ｓ１および逆座の整流素子Ｓ２で整流され、出力端子１４５を介して車両に搭載された電気機器の駆動およびバッテリ１３２用の直流電力（電圧）として出力される。
なお、以上の構成のオルタネータＯｔは、前記した実施形態の整流素子Ｓ１、Ｓ２を用いることに特徴がある。その他の構成は、一般的なオルタネータと概ね同じ構成であるので、整流素子Ｓ１、Ｓ２と整流装置Ｏｓ以外の詳細な説明は省略する。
以上の構成は、放熱板１１９ａ、１１９ｂも含め、一般的に使用されるダイオードの整流素子を用いたオルタネータと同じ構成であり、ＭＯＳＦＥＴの整流素子Ｓ１、Ｓ２を用いることで、オルタネータ自体の構造に変更を加える必要がなくなるので、より一層の低コスト化と汎用性の向上とを実現することができる。
図２０は、複数の本実施形態(本発明)のＭＯＳＦＥＴの整流素子Ｓ１、Ｓ２を固定した整流装置Ｏｓの平面図を示す。図１９における整流装置Ｏｓの部分を抜き出して、拡大して示した図である。
図２０において、整流素子Ｓ１と整流素子Ｓ２は、それぞれ符号１３０と符号１３１で示している。符号１３０と同じ形状のものが６個ある。また、符号１３１と同じ形状のものが６個ある。それぞれの残りの５個については、符号をつけるのを省略している。
また、後記するように整流装置Ｏｓには、整流素子Ｓ１、Ｓ２の発熱を軽減する放熱板１１９ａ、１１９ｂが備えられている。
符号１３０で示した整流素子Ｓ１は、正極側の放熱板１１９ａに取り付けられており、符号１３１で示した整流素子Ｓ２は、負極側の放熱板１１９ｂに取り付けられている。
放熱板１１９ａと放熱板１１９ｂは互いに表裏の関係で組み合わされているので整流素子Ｓ１と整流素子Ｓ２との見え方が異なる。
すなわち、符号１３０で示した形状と、符号１３１で示した形状とで、異なって表記しているが、これは整流素子（Ｓ１、Ｓ２）の上から見た形状と下から見た形状との相違である。
なお、図１８においては、整流素子Ｓ１が３個、整流素子Ｓ２が３個の場合の整流回路について説明したが、図２０においては、その２倍の個数を用いた整流素子Ｓ１が６個、整流素子Ｓ２が６個の場合について図示している。
図２０を、より詳しく説明すれば、整流素子Ｓ１、Ｓ２（１３０、１３１）を固定した整流装置Ｏｓは、正座の整流素子Ｓ１と、これら複数の正座の整流素子Ｓ１が圧入されて固定(図６参照)される放熱部材の正極側の放熱板１１９ａとを備えている。
また、逆座の整流素子Ｓ２と、これら複数の逆座の整流素子Ｓ２が圧入されて固定される放熱部材の負極側の放熱板１１９ｂとを備えている。
また、正座の整流素子Ｓ１と逆座の整流素子Ｓ２を電気的に接続し、かつ、正極側の放熱板１１９ａと負極側の放熱板１１９ｂとの間に一定の絶縁距離を保つために設けられる接続端子１３３（図１９）を備えている。
正座の整流素子Ｓ１のリード電極１０７と逆座の整流素子Ｓ２のリード電極１０７とが対向して配置され、接続端子１３３に接続されている。
前記したように、整流素子Ｓ１、Ｓ２が円形の外周部１０１ｓを持つベース電極１０１を有することにより、複数の整流素子Ｓ１、Ｓ２をそれぞれ放熱板１１９ａ、１１９ｂに簡易に圧入して固定できる。
また、前記したように、ハイサイド（上アーム）のＵ相、Ｖ相、Ｗ相の整流素子は、ＭＯＳＦＥＴチップ１０３のドレイン電極１０３ｄが共通の端子に電気的に接続されるので、ハイサイドにはドレイン電極１０３ｄが放熱性の高いベース電極１０１に電気的に接続された正座の整流素子Ｓ１を用いる。
このため、ハイサイドのＵ相、Ｖ相、Ｗ相の整流素子を１つの放熱板１１９ａに固定でき、より大きな放熱板を使うことでより大きな放熱効果を得ることができる。
一方、ローサイド（下アーム）のＵ相、Ｖ相、Ｗ相の整流素子は、ＭＯＳＦＥＴチップ１０３のソース電極１０３ｓが共通の端子に電気的に接続されるので、ローサイドには、ソース電極１０３ｓが放熱性の高いベース電極１０１に電気的に接続された逆座の整流素子Ｓ２を用いる。
このように、配置と接続をすることで、ローサイドのＵ相、Ｖ相、Ｗ相の整流素子を１つの放熱板１１９ｂに固定でき、より大きな放熱板を使うことでより大きな放熱効果を得ることができる。
さらに、ハイサイドのＵ相、Ｖ相、Ｗ相の整流素子は、ＭＯＳＦＥＴチップ１０３のソース端子（ソース電極）１０３ｓと、ローサイドのＵ相、Ｖ相、Ｗ相の整流素子のＭＯＳＦＥＴチップ１０３のドレイン端子（ドレイン電極）１０３ｄとは、各相の固定子１２９の端子と電気的に接続される。
このように、ハイサイドに正座の整流素子Ｓ１を用い、ローサイドに逆座の整流素子Ｓ１を用いることで、正座の整流素子Ｓ１の細いリード電極１０７と逆座の整流素子Ｓ２の細いリード電極１０７とが対向して配置され、整流素子のリード電極１０７と固定子１２９との電気的な接続が容易になる。
さらに、正極側の放熱板１１９ａと負極側の放熱板１１９ｂとの間の間隔をより小さくでき、オルタネータをより小型にすることができる。
整流素子Ｓ１、Ｓ２が円形の外周部１０１ｓを持つベース電極１０１とベース電極１０１の上部にリード電極１０７を有することで、より汎用性の高い放熱板１１９ａ、１１９ｂを用いることができる。
以上、前記の構成によれば、ベース電極１０１で形成される整流素子Ｓ１、Ｓ２のパッケージの外形は、上面視で円形をしており、その円形のパッケージをオルタネータＯｔの電極板の放熱板１１９ａ、１１９ｂに固定して用いられる。
円形のパッケージを用いることで、ベース電極１０１の回転軸(中心軸Ｏ)周り方向の位置を合わせることなしに、芯出しを行って整流素子Ｓ１、Ｓ２をオルタネータＯｔの電極板の放熱板１１９ａ、１１９ｂに固定することできる。そのため、オルタネータＯｔの整流装置Ｏｓの組み立てが容易になる。
これにより、簡便にオルタネータＯｔに固定することができる電圧損失、電力損失が低いＭＯＳＦＥＴを用いた整流素子Ｓ１、Ｓ２を提供することができる。
特に、これらの整流素子Ｓ１、Ｓ２は、圧入により簡便に整流装置Ｏｓ（オルタネータＯｔ）に固定することができて、整流装置Ｏｓを組み立てるが容易である。
このように、容易に整流素子Ｓ１、Ｓ２を整流装置Ｏｓ（オルタネータＯｔ）に固定できることにより、オルタネータＯｔの組み立て工程の簡素化が可能であり、低コスト化を図れる。
なお、図２０において、整流素子Ｓ１、Ｓ２（１３０、１３１）と放熱板１１９ａ、１１９ｂに焦点を絞って説明した。本発明の実施形態のオルタネータＯｔに用いる整流装置Ｏｓは、第１、第２実施形態のＳ１、Ｓ２を用いることに特徴があるので、他の素子や構成については、説明を省略する。
≪その他の実施形態≫
以上、本発明は、前記した実施形態、変形例に限定されるものでない。また、それらの特徴と効果を説明したが、説明した特徴のすべても有していなくても構わない。一部の特徴を有していれば、その効果を得ることができる。
以下に、その他の実施形態や変形例について、さらに説明する。
＜ベース電極１０１の形状＞
第１・第２実施形態のベース電極１０１は、上面視が円形である円筒状の外周部１０１ｓを例示したが、上面視が円形であって側面視の形状が曲率をもつ形状、例えば球状の外周部１０１ｓをもつ構成としてもよい。
＜整流素子Ｓ１の半田による固定方法＞
図６は、前記のように整流素子Ｓ１を放熱板１１９に圧入で固定する場合について説明をしたが、固定する方法は圧入に限定されない。半田付けで行う固定する方法もある。
半田付けで固定する場合、ベース電極１０１の外周部１０１ｓには、ローレット１０１ｒを形成する必要がない。
その代わり、オルタネータの放熱板１１９に形成する取り付け孔１１９ｈ内に半田シートを敷く。そして、整流素子Ｓ１のベース電極１０１を放熱板１１９の取り付け孔１１９ｈ内に嵌入し、整流素子Ｓ１のベース電極１０１を取り付け孔１１９ｈ内の半田シートに圧接し、半田炉で半田シートを溶融して、整流素子Ｓ１のベース電極１０１を、半田を介して、放熱板１１９の取り付け孔１１９ｈ内に固定する。
＜位置決めの形状＞
図１２に示す凹部１２４に代えて、ベース電極１０１の外周部１０１ｓまたは底面部に位置決め用の凸部を形成し、ベース電極１０１の外側のセット側に位置決め用凸部が嵌入される凹部を形成し、ベース電極１０１の位置決め用凸部をセット側の凹部に嵌入し、整流素子Ｓ１、Ｓ２の位置決めを行うように構成してもよい。
＜ツェナーダイオードの形成工程＞
第１形態の変形例の整流素子Ｓ１Ｃにおいては、ツェナーダイオード１２１（図８）をＭＯＳＦＥＴチップ１０３と別のチップとして組み立てる工程を説明した。しかし、製造工程は、前記の方法に限定されない。
すなわち、ツェナーダイオード（１２１）は、ＭＯＳＦＥＴチップ１０３の製造工程と共通する工程で形成し、ＭＯＳＦＥＴチップ１０３の内部に搭載してもよい。
ツェナーダイオード（１２１）をＭＯＳＦＥＴチップ１０３の内部に搭載することで、別チップとした場合と比べ、サージ吸収時に発生した熱をＭＯＳＦＥＴチップ１０３内に逃すことができ、ツェナーダイオード（１２１）の温度上昇を抑えることができる。
そのため、上面視で、より小さいツェナーダイオード１２１の面積で同等のサージ吸収の機能を持たせることができる。すなわち、ＭＯＳＦＥＴチップ１０３とツェナーダイオード１２１の上面視での合計チップ面積を小さくすることができ、両チップ（１２１、１０３）の実装の面積効率をよくすることができる。
＜ＭＯＳＦＥＴチップの極性と回路構成＞
前記の実施形態では、ＭＯＳＦＥＴチップ１０３には、すべてｎ型チャネルのＭＯＳＦＥＴを用いた場合について説明したが、ｐ型チャネルのＭＯＳＦＥＴも用いることができる。
ｐ型チャネルのＭＯＳＦＥＴを用いる場合、整流の電流を流す方向がｎ型チャネルのＭＯＳＦＥＴとは逆になり、ドレイン電極からソース電極へと整流の電流を流す。したがって、ｎ型チャネルのＭＯＳＦＥＴを用いた場合とは、正座と逆座が逆になる。
すなわち、ｐ型チャネルのＭＯＳＦＥＴを用いる場合、図１〜３に示した正座のパッケージの整流素子は、図１８に示した整流回路におけるローサイドの整流素子に使う。
また、図１５〜図１７に示した逆座のパッケージの整流素子は、図１８に示した整流回路におけるハイサイドの整流素子に使う。
整流回路のローサイドに用いる整流素子にのみｐ型チャネルのＭＯＳＦＥＴを用いると、ローサイドにはｐ型チャネルのＭＯＳＦＥＴを用いた図１〜３に示す正座のパッケージの整流素子を使う。また、ハイサイドにはｎ型チャネルのＭＯＳＦＥＴを用いた図１〜３に示す正座のパッケージの整流素子を使う。
このようにすることで、ハイサイドとローサイドをともに図１〜３に示す正座の同じパッケージ構造を使うことができ、パッケージの開発コスト、量産での組立てコストおよび部品コストを低減することができる。ただし、ｐ型チャネルのＭＯＳＦＥＴを用いる場合には、ｐ型チャネルのＭＯＳＦＥＴを制御する制御回路チップが必要となる。
図２２は、ｐ型チャネルのＭＯＳＦＥＴを用いた場合の整流素子の回路構成を示す回路図である。
図２２の回路図において、図１〜３に示す正座のパッケージではＬ端子がベース電極１０１、Ｈ端子がリード電極１０７であり、図１５〜１７に示す逆座ではＬ端子がリード電極１０７、Ｈ端子がベース電極１０１である。
そして、図１〜３および図１５〜１７に示すｎ型チャネルのＭＯＳＦＥＴチップ１０３に代わり、ｐ型チャネルのＭＯＳＦＥＴチップ１０３ｐを、ｎ型チャネルのＭＯＳＦＥＴ用の制御回路チップ１０４に代わり、ｐ型チャネルのＭＯＳＦＥＴ用の制御回路チップ１０４ｐを用いる。
ｐ型チャネルのＭＯＳＦＥＴチップ１０３ｐは、チップの下面にドレイン電極１０３ｐｄを、チップの上面にソース電極１０３ｐｓとゲート電極１０３ｐｇを備え、ｐ型チャネルのＭＯＳＦＥＴ１０３ｍｐと並列にダイオード１０３ｐｉを内蔵する。
制御回路チップ１０４ｐは、Ｌ端子の電圧とＨ端子の電圧とを比較するコンパレータ１１６ｐ、ゲート電極１０３ｇに電圧を付与するゲートドライバ１１７ｐ、逆流防止用のダイオード１１８ｐを有して構成される。
なお、図２２のコンパレータ１１６ｐは、図５のコンパレータ１１６における第１入力端子と第２入力端子の極性の関係が逆になっている。すなわち、図２２のコンパレータ１１６ｐの第１入力端子は非反転入力端子であり、第２入力端子は反転入力端子である。
図２２に示した回路は、ｎ型チャネルのＭＯＳＦＥＴチップ１０３を用いた整流素子と同様に動作する。すなわち、Ｈ端子（１０７）の電圧がＬ端子（１０１）の電圧より低くなると、コンパレータ１１６ｐは低電圧の信号をゲートドライバ１１７ｐに出力する。
低電圧の信号が入力されたゲートドライバ１１７ｐは、ｐ型チャネルのＭＯＳＦＥＴチップ１０３ｐのゲート電極１０３ｐｇの電圧を下げてｐ型チャネルのＭＯＳＦＥＴチップ１０３ｐをオン状態にする。
逆に、Ｈ端子の電圧がＬ端子の電圧より高くなると、コンパレータ１１６ｐは高電圧の信号をゲートドライバ１１７ｐに出力する。高電圧の信号が入力されたゲートドライバ１１７ｐは、ｐ型チャネルのＭＯＳＦＥＴチップ１０３ｐのゲート電極１０３ｐｇの電圧を上げてｐ型チャネルのＭＯＳＦＥＴチップ１０３ｐをオフ状態にする。
図２２に示す回路は、ｎ型チャネルのＭＯＳＦＥＴチップ１０３を用いた整流素子と同様に、コンパレータ１１６の代わりに、入力信号の差を検出して増幅する差動増幅器を用いてもよいし、ｐ型チャネルのＭＯＳＦＥＴチップ１０３ｐに流れる電流の向きで、オン／オフを制御してもよい。
＜第２実施形態の変形例＞
逆座の構成である第２実施形態の整流素子Ｓ２については、図１５〜図１７を用いて逆座の構成、構造を主として説明した。一方、第１実施形態の整流素子Ｓ１については、変形例として整流素子Ｓ１Ｂ〜Ｓ１Ｈをあげて説明した。
この第１実施形態の変形例として説明した、「ツェナーダイオードを備える（Ｓ１Ｃ）」、「ノッチを設ける（Ｓ１Ｄ）」、「オリフラを設ける（Ｓ１Ｅ）」、「凹部を設ける（Ｓ１Ｆ）」、「銅板もしくは銅線を用いる（Ｓ１Ｇ）」、「銅ピンのバネ付ピンを用いる（Ｓ１Ｈ）」等の方法は、第２実施形態の整流素子Ｓ２にも変形例として適用できる。
なお、第２実施形態の整流素子Ｓ２に変形例として適用した場合の詳細な説明は、第１実施形態の整流素子Ｓ１の変形例の説明と事実上、重複するので、省略する。
＜他の電力変換装置＞
第３実施形態では、整流素子Ｓ１、Ｓ２と整流装置ＯｓをオルタネータＯｔに用いる場合を例示したが、他の電力変換装置に用いてもよい。
特に、従来において、ダイオードを整流素子として用いていた電力変換装置において、ＭＯＳＦＥＴチップが整流素子である本発明の実施形態を用いた場合には、オルタネータ以外の整流素子を備えた電力変換装置に対しても、前記した効果が期待できる。
例えば、コンバータとインバータを備えた可変周波数の交流電力変換装置などの他の電力変換装置に用いた場合も、本実施形態の整流素子を用いれば、前述した効果と同様の効果を奏する。
（本実施形態の補足）
本実施形態の整流素子（半導体素子）Ｓ１、Ｓ２は、ＭＯＳＦＥＴを用いている。前記したように、従来の主な整流素子はダイオードを用いていた。以下に、ＭＯＳＦＥＴを用いた場合とダイオードを用いた場合の電気的な特性の相違について、補足説明をする。
＜ＭＯＳＦＥＴ特性とダイオード特性の比較＞
図２１は、従来の主な整流素子であるダイオードと、本実施形態の整流素子であるＭＯＳＦＥＴの、それぞれの順方向の電流・電圧特性を比較して示した図である。なお、電圧・電流特性は室温でのものである。
図２１において、横軸は整流素子に印加する順方向電圧［Ｖ］であり、縦軸は整流素子に流れる順方向電流［Ａ］である。
特性線９０００は、従来の整流素子であるＰＮ接合型のダイオードの順方向の特性である。
特性線１０００は、本実施形態の整流素子であるＭＯＳＦＥＴの整流素子Ｓ１、Ｓ２を用いたとき順方向の特性である。
ダイオードの電圧・電流特性（特性線９０００）は、０．７〜０．８Ｖまで電圧を印加すると順方向電流が流れ始める。これは、ダイオードが内蔵ポテンシャル（ＰＮ接合におけるＰ半導体とＮ半導体の仕事関数の差）を有するためであり、内蔵ポテンシャルに相当する電圧を超して印加することで、順方向電流を流すことができる。
また、順方向電流が流れる場合においても、ダイオードの整流素子では、内蔵ポテンシャルに相当する順方向電圧降下が存在し、電圧損失および電力損失が生ずる。
これに対し、第１・第２実施形態(本発明)のＭＯＳＦＥＴの整流素子Ｓ１、Ｓ２の電圧・電流特性は、ＭＯＳＦＥＴのゲート電極の電位がチャネルを形成する電位になっていれば、ソース電極とドレイン電極の電位差が０Ｖを超したときから電流が流れ始める。
これは、ＭＯＳＦＥＴのソース電極とドレイン電極との間に、チャネルが形成した場合には、ソース電極とドレイン電極とチャネル（ソース−ドレイン間）は、同型の半導体特性を示すためであり、ダイオード素子のようなＰＮ接合が電流経路に存在しないためである。
そのため、ＭＯＳＦＥＴの整流素子Ｓ１、Ｓ２は、特性線１０００のような内蔵ポテンシャルがない、あるいは非常に少ない（キャリアの濃度差に起因する内蔵ポテンシャルは若干残る）順方向の特性を示し、低い電圧で大きな電流を流すことができ、整流動作時の電圧損失および電力損失を大きく低減することができる。
１０１ ベース電極(第１の外部電極)
１０１ｓ 外周部
１０１ｒ ローレット
１０２ 台座(第１の外部電極の一部)
１０３、１０３ｐ ＭＯＳＦＥＴチップ
１０３ｄ、１０３ｐｄ ドレイン電極
１０３ｇ、１０３ｐｇ ゲート電極(ゲート)
１０３ｉ、１０３ｉｐ 寄生ダイオード
１０３ｍｎ ｎ型ＭＯＳＦＥＴ
１０３ｍｐ ｐ型ＭＯＳＦＥＴ
１０３ｓ、１０３ｐｓ ソース電極
１０４、１０４ｐ 制御回路チップ(制御回路)
１０４ａ 第１の電極(電極)
１０４ｂ 第２の電極(電極)
１０４ｃ 第３の電極(電極)
１０４ｄ 第４の電極(電極)
１０５ コンデンサ
１０６ 絶縁基板
１０７ リード電極(第２の外部電極)
１０７ｄ 台座(第２の外部電極の一部)
１０７ｔ リード端子(外部端子、第２の外部電極の一部)
１０８ 樹脂(第１の樹脂)
１０９ 半田
１１０ 高電圧側端子（コンデンサの高電圧側端子）
１１１ 低電圧側端子（コンデンサの低電圧側端子）
１１２ａ、１１２ｂ、１１２ｃ 電極
１１３ ＪＣＲ（第２の樹脂）
１１４ 絶縁基板の裏面電極
１１５ ワイヤ
１１６、１１６ｐ コンパレータ
１１７、１１７ｐ ゲートドライバ
１１８、１１８ｐ 逆流防止用のダイオード
１１９、１１９ａ、１１９ｂ 放熱板
１２１ ツェナーダイオード（ツェナーダイオードのチップ）
１２２ ノッチ(凹部)
１２３ オリフラ(凹部)、オリエンテーション
１２４ 凹部
１２５ 銅線もしくは銅板(導体)
１２６ 半田ボール、半田バンプ
１２７ 電極ブロック
１３０、１３１ 整流素子
１３２ バッテリ
１４６Ａ、１４６Ｂ バネ付ピン(導体機構)
１４６ａ１、１４６ａ２ 端子
１４６ｂ１、１４６ｂ２ バネ
１４６ｃ１、１４６ｃ２ 固定部
１４７ａ 銅バー
Ｏ 中心軸(外周部の中心線)
Ｏｓ 整流装置
Ｏｔ オルタネータ(電力変換装置)
Ｓ１、Ｓ１Ａ、Ｓ１Ｂ、Ｓ１Ｃ、Ｓ１Ｄ、Ｓ１Ｅ、Ｓ１Ｆ、Ｓ１Ｇ、Ｓ１Ｈ 正座の整流素子、整流素子、半導体装置
Ｓ２ 逆座の整流素子、整流素子、半導体装置

Claims (15)

  1. 一方の面に円形の外周部を有する第１の外部電極と、
    ドレイン電極とソース電極とゲート電極とを有するＭＯＳＦＥＴチップと、
    前記ＭＯＳＦＥＴチップの前記ドレイン電極と前記ソース電極の電圧もしくは電流を入力し、当該電圧もしくは電流に基づいて前記ＭＯＳＦＥＴチップを制御する信号を前記ＭＯＳＦＥＴチップの前記ゲート電極に供給する制御回路チップと、
    前記ＭＯＳＦＥＴチップに対して前記第１の外部電極の反対側に配置され、前記第１の外部電極の円形の外周部の中心軸上に外部端子を有する第２の外部電極と、
    前記制御回路チップと前記第１の外部電極または前記第２の外部電極とを電気的に絶縁する絶縁基板と、
    を備え、
    前記第１の外部電極と、前記ＭＯＳＦＥＴチップの前記ドレイン電極および前記ソース電極と、前記第２の外部電極とは、前記中心軸方向に積み重なるように配置され、
    前記ＭＯＳＦＥＴチップの前記ドレイン電極または前記ソース電極の一方と前記第１の外部電極とが電気的に接続され、
    前記ＭＯＳＦＥＴチップの前記ドレイン電極または前記ソース電極の他方と前記第２の外部電極とが電気的に接続される
    ことを特徴とする半導体装置。
  2. 請求項１において、
    さらに、
    前記制御回路チップの電源間に接続されたコンデンサと、
    を備え、
    前記ＭＯＳＦＥＴチップと、前記絶縁基板は、前記第１の外部電極上または前記第２の外部電極上に配置され、
    前記制御回路チップと前記コンデンサは、前記絶縁基板上に配置される
    ことを特徴とする半導体装置。
  3. 請求項２において、
    さらに、ツェナーダイオードを備え、
    前記ツェナーダイオードの第１の主端子と前記第１の外部電極が電気的に接続され、
    前記ツェナーダイオードの第２の主端子と前記第２の外部電極が電気的に接続される
    ことを特徴とする半導体装置。
  4. 請求項３において、
    前記ツェナーダイオードが前記ＭＯＳＦＥＴチップ内に内蔵される
    ことを特徴とする半導体装置。
  5. 請求項２において、
    前記ＭＯＳＦＥＴチップの形状は長方形であり、前記長方形の長辺に隣接する位置に前記コンデンサと前記制御回路チップとが配置される
    ことを特徴とする半導体装置。
  6. 請求項１または請求項２において、
    前記第１の外部電極の前記円形の外周部もしくは底面部に、前記円形の外周部の中心軸周りの位置決め用の凹部または凸部を有する
    ことを特徴とする半導体装置。
  7. 請求項１または請求項２において、
    前記ＭＯＳＦＥＴチップの前記ドレイン電極または前記ソース電極の一方と前記第１の外部電極との電気的接続、および前記ＭＯＳＦＥＴチップの前記ドレイン電極または前記ソース電極の他方と前記第２の外部電極との電気的接続が、半田を介してまたは圧接されて連結される
    ことを特徴とする半導体装置。
  8. 請求項２において、
    前記ＭＯＳＦＥＴチップと前記制御回路チップ、および、前記制御回路チップと前記コンデンサとの電気的接続がワイヤによる
    ことを特徴とする半導体装置。
  9. 請求項２において、
    前記ＭＯＳＦＥＴチップと前記制御回路チップ、および、前記制御回路チップと前記コンデンサは、それぞれの電極間を導体とバネを有する導体機構で電気的に接続され、
    前記導体は半田を介して前記電極に固定され、前記導体機構は前記バネの弾性力による押圧により前記電極に固定される
    ことを特徴とする半導体装置。
  10. 請求項２において、
    前記第１の外部電極は、前記円形の外周部に収まる大きさの台座を有し、
    当該台座上に、前記ＭＯＳＦＥＴチップと、前記制御回路チップおよび前記コンデンサとを搭載した前記絶縁基板とが搭載され、
    前記台座、前記ＭＯＳＦＥＴチップ、前記制御回路チップ、前記コンデンサ、および前記絶縁基板が第１の樹脂で覆われている
    ことを特徴とする半導体装置。
  11. 請求項１０において、
    前記第１の樹脂内で、前記ＭＯＳＦＥＴチップと前記制御回路チップの側壁が第２の樹脂で覆われ、
    前記第２の樹脂は前記第１の樹脂よりも前記ＭＯＳＦＥＴチップと前記制御回路チップとの密着性が高い
    ことを特徴とする半導体装置。
  12. 請求項１乃至請求項１１のいずれか１項において、
    前記ＭＯＳＦＥＴチップは、ｎ型のＭＯＳＦＥＴを備えていることを特徴とする半導体装置。
  13. 請求項１乃至請求項１１のいずれか１項に記載の半導体装置を備えることを特徴とするオルタネータ。
  14. 請求項１に記載の前記ＭＯＳＦＥＴチップの前記ドレイン電極と前記第１の外部電極とに電気的に接続し、前記ソース電極と前記第２の外部電極とに電気的に接続した半導体素子を整流装置としてハイサイドに、
    請求項１に記載の前記ＭＯＳＦＥＴチップの前記ソース電極と前記第１の外部電極とに電気的に接続し、前記ドレイン電極と前記第２の外部電極とに電気的に接続した半導体素子を整流装置としてローサイドに、
    それぞれ有する整流回路を備える
    ことを特徴とするオルタネータ。
  15. 請求項１乃至請求項１１のいずれか１項に記載の半導体装置を備えることを特徴とする電力変換装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019106635B4 (de) 2018-03-16 2022-01-27 Denso Corporation Leistungshalbleitervorrichtung, rotierende elektrische Maschine, die diese umfasst, und Verfahren zum Herstellen einer Leistungshalbleitervorrichtung

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6263014B2 (ja) * 2013-12-12 2018-01-17 株式会社日立製作所 半導体装置、並びにそれを用いたオルタネータ及び電力変換装置
JP6617002B2 (ja) * 2015-10-20 2019-12-04 株式会社 日立パワーデバイス 整流器、それを用いたオルタネータおよび電源
DE112017005289T5 (de) 2017-02-02 2019-07-25 Borgwarner Inc. Elektrische Maschine mit eingepresstem Elektronikmodul
US11239189B2 (en) 2017-04-24 2022-02-01 Rohm Co., Ltd. Electronic component and semiconductor device
JP6869140B2 (ja) * 2017-08-07 2021-05-12 株式会社 日立パワーデバイス 半導体装置及びそれを用いたオルタネータ
JP2019122211A (ja) 2018-01-11 2019-07-22 株式会社デンソー 回転電機
JP6988518B2 (ja) * 2018-01-26 2022-01-05 株式会社デンソー 整流装置及び回転電機
JP6996385B2 (ja) * 2018-03-28 2022-01-17 住友電気工業株式会社 増幅器
TWI710138B (zh) * 2018-06-21 2020-11-11 朋程科技股份有限公司 用於整流器的功率元件
CN108807305B (zh) * 2018-07-02 2024-02-13 山东晶导微电子股份有限公司 一种带输出保护的电源功率模块结构
JP7231407B2 (ja) * 2018-12-27 2023-03-01 株式会社 日立パワーデバイス 半導体装置およびそれを用いたオルタネータ
EP3712623B1 (en) * 2019-03-22 2023-05-31 Melexis Technologies SA Current sensor
JP7232743B2 (ja) * 2019-10-24 2023-03-03 株式会社 日立パワーデバイス 半導体装置及びそれを用いた整流素子、オルタネータ
CN115668483A (zh) * 2020-05-21 2023-01-31 三菱电机株式会社 半导体装置、电力变换装置、移动体以及半导体装置的制造方法
JP2023035433A (ja) * 2021-09-01 2023-03-13 三菱電機株式会社 半導体装置、半導体装置の製造方法、および電力変換装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08336238A (ja) * 1995-06-06 1996-12-17 Nippondenso Co Ltd 車両用電源システム
JPH10215552A (ja) * 1996-08-08 1998-08-11 Denso Corp 交流発電機の整流装置とその製造方法
US6160309A (en) * 1999-03-25 2000-12-12 Le; Hiep Press-fit semiconductor package
US6421262B1 (en) * 2000-02-08 2002-07-16 Vlt Corporation Active rectifier
US6476480B1 (en) * 2000-07-10 2002-11-05 Delphi Technologies, Inc. Press-fit IC power package and method therefor
DE60217478D1 (en) * 2001-03-28 2007-02-22 Koninkl Philips Electronics Nv Sychrongleichrichter
JP2003033038A (ja) 2001-07-13 2003-01-31 Mitsubishi Electric Corp 車両用発電機の整流装置
JP4115882B2 (ja) * 2003-05-14 2008-07-09 株式会社ルネサステクノロジ 半導体装置
KR100441260B1 (ko) * 2003-10-20 2004-07-21 주식회사 케이이씨 정류 다이오드 패키지
TW200527618A (en) 2003-11-10 2005-08-16 Bosch Gmbh Robert Diode
CN100517669C (zh) * 2004-06-08 2009-07-22 富士电机电子技术株式会社 半导体装置
JP4764979B2 (ja) * 2004-06-08 2011-09-07 富士電機株式会社 半導体装置
DE102005024900B4 (de) 2004-06-08 2012-08-16 Fuji Electric Co., Ltd. Leistungsmodul
US6958530B1 (en) * 2004-08-31 2005-10-25 Sung Jung Minute Industry Co., Ltd. Rectification chip terminal structure
US7009223B1 (en) * 2004-08-31 2006-03-07 Sung Jung Minute Industry Co., Ltd. Rectification chip terminal structure
US20060220218A1 (en) * 2005-03-11 2006-10-05 Charng-Geng Sheen Embedded-type power semiconductor package device
FR2908945B1 (fr) * 2006-11-16 2009-01-30 Valeo Equip Electr Moteur Element de pont redresseur synchrone, pont redresseur synchrone correspondant et utilisation.
DE102007060219A1 (de) 2007-12-14 2009-06-18 Robert Bosch Gmbh Gleichrichterschaltung
JP4846744B2 (ja) * 2008-02-18 2011-12-28 三菱電機株式会社 一方向導通装置
JP5107839B2 (ja) * 2008-09-10 2012-12-26 ルネサスエレクトロニクス株式会社 半導体装置
JP5286150B2 (ja) * 2009-04-23 2013-09-11 株式会社日本自動車部品総合研究所 電力変換用半導体装置
JP2012142466A (ja) * 2011-01-04 2012-07-26 Mitsubishi Electric Corp 半導体装置
JP6006628B2 (ja) * 2012-12-11 2016-10-12 株式会社 日立パワーデバイス パワー半導体装置、整流装置および電源装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019106635B4 (de) 2018-03-16 2022-01-27 Denso Corporation Leistungshalbleitervorrichtung, rotierende elektrische Maschine, die diese umfasst, und Verfahren zum Herstellen einer Leistungshalbleitervorrichtung

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