JP5493291B2 - 半導体装置および電子機器 - Google Patents
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Description
本発明は、出力回路を含み、例えばシリーズレギュレータや入出力装置（Ｉ／Ｏ）に適用可能な半導体装置に関する。
従来、この種の半導体装置として、例えば図５に示すもの（特許文献１など参照）が知られている。
この半導体装置は、図５に示すように、電源１９が接続される電源端子１１、１２、と、出力端子１３と、ＦＥＴ１５からなるスイッチング素子１４と、内部回路素子１６とを含み、スイッチング素子１４と内部回路素子１６が同一半導体基板上に形成される。
内部回路素子１６は、信号処理回路１０と、信号処理回路１０により駆動されるＦＥＴ１７、１８を含んでいる。また、ＦＥＴ１４、１７、１８には、図５に示すように構造上寄生ダイオードが存在する。すなわち、ＦＥＴ１４には寄生ダイオード２０が、ＦＥＴ１７には寄生ダイオード２１、２２が、ＦＥＴ１８には寄生ダイオード２３がそれぞれ存在する。
この半導体装置は、図５に示すように、電源１９が接続される電源端子１１、１２、と、出力端子１３と、ＦＥＴ１５からなるスイッチング素子１４と、内部回路素子１６とを含み、スイッチング素子１４と内部回路素子１６が同一半導体基板上に形成される。
内部回路素子１６は、信号処理回路１０と、信号処理回路１０により駆動されるＦＥＴ１７、１８を含んでいる。また、ＦＥＴ１４、１７、１８には、図５に示すように構造上寄生ダイオードが存在する。すなわち、ＦＥＴ１４には寄生ダイオード２０が、ＦＥＴ１７には寄生ダイオード２１、２２が、ＦＥＴ１８には寄生ダイオード２３がそれぞれ存在する。
次に、図５の半導体装置の動作例について説明する。
まず、電源１９が図５に示すように接続され、電源端子１１の電位が電源端子１２の電位よりも相対的に高い場合について説明する。
この場合には、ＦＥＴ１５のゲートが電源端子１２に接続されているため、スイッチング素子１４は導通し、電源端子１１からＦＥＴ１７の基板端子に所望の電圧が与えられるので、内部回路素子１６は正常に動作する。
一方、電源１９が図５の状態とは反対の状態に接続され、すなわち逆接続され、電源端子１１の電位が電源端子１２の電位よりも相対的に低い場合について説明する。
まず、電源１９が図５に示すように接続され、電源端子１１の電位が電源端子１２の電位よりも相対的に高い場合について説明する。
この場合には、ＦＥＴ１５のゲートが電源端子１２に接続されているため、スイッチング素子１４は導通し、電源端子１１からＦＥＴ１７の基板端子に所望の電圧が与えられるので、内部回路素子１６は正常に動作する。
一方、電源１９が図５の状態とは反対の状態に接続され、すなわち逆接続され、電源端子１１の電位が電源端子１２の電位よりも相対的に低い場合について説明する。
この場合には、スイッチング素子１４は非導通となり、寄生ダイオード２０、２１は与えられた電源電圧に対して逆方向になり、電源１９から内部回路素子１６に電流が流れることはない。つまり、電源１９が逆接続されると、ＦＥＴ１５、１７内の寄生ダイオード２０は図６のようになるので、出力端子１３と電源端子１１との間には電流経路が形成されないのである。
ところで、上記のように電源１９が逆接続された場合であって、ＦＥＴ１７のゲート信号が不定の場合には、ＦＥＴ１７の動作が不定状態になる。このため、ＦＥＴ１７がオンするような場合には、電源端子１２から電源端子１１に向けて大電流が流れ、素子が破壊されるおそれが考えられ、その動作の不定状態を回避することが望まれる。
特開２００７−６０８６２号公報
ところで、上記のように電源１９が逆接続された場合であって、ＦＥＴ１７のゲート信号が不定の場合には、ＦＥＴ１７の動作が不定状態になる。このため、ＦＥＴ１７がオンするような場合には、電源端子１２から電源端子１１に向けて大電流が流れ、素子が破壊されるおそれが考えられ、その動作の不定状態を回避することが望まれる。
そこで、本発明の目的は、電源が逆接続された場合に、トランジスタに流れる電流を確実に阻止して、電源の逆接続からトランジスタを確実に保護することが可能な半導体装置などを提供することにある。
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
第１の発明は、第１電源端子と第２電源端子に与えられる電源電圧に基づいて動作する半導体装置であって、入力信号により駆動する第１ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される出力回路と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのソースと接続され、ドレインが前記第１ＭＯＳトランジスタの基板端子と接続される第２ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第１スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１電源端子または前記第２電源端子の一方に接続され、ドレインが前記第１ＭＯＳトランジスタのゲートと接続される第３ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には非導通となり、異常な場合には導通する第２スイッチング素子と、を備える。
第２の発明は、第１の発明において、前記出力回路、前記第１スイッチング素子、および前記第２スイッチング素子を同一半導体基板に設けた。
第１の発明は、第１電源端子と第２電源端子に与えられる電源電圧に基づいて動作する半導体装置であって、入力信号により駆動する第１ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される出力回路と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのソースと接続され、ドレインが前記第１ＭＯＳトランジスタの基板端子と接続される第２ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第１スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１電源端子または前記第２電源端子の一方に接続され、ドレインが前記第１ＭＯＳトランジスタのゲートと接続される第３ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には非導通となり、異常な場合には導通する第２スイッチング素子と、を備える。
第２の発明は、第１の発明において、前記出力回路、前記第１スイッチング素子、および前記第２スイッチング素子を同一半導体基板に設けた。
第３の発明は、第１電源端子と第２電源端子に与えられる電源電圧に基づいて動作する半導体装置であって、入力信号により駆動する第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される駆動回路と、前記駆動回路の出力信号により駆動する第３ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される出力回路と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのドレインと接続され、ドレインが前記第２ＭＯＳトランジスタのドレインと接続される第４ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第１スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのソースと接続され、ドレインが前記第１ＭＯＳトランジスタおよび前記第４ＭＯＳトランジスタのそれぞれの基板端子と接続される第５ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第２スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第３ＭＯＳトランジスタのソースと接続され、ドレインが前記第３ＭＯＳトランジスタの基板端子と接続される第６ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第３スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１電源端子または前記第２電源端子の一方に接続され、ドレインが前記第３ＭＯＳトランジスタのゲートと接続される第７ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には非導通となり、異常な場合には導通する第４スイッチング素子と、を備える。
第４の発明は、第３の発明において、前記駆動回路、前記出力回路、および前記第１〜第４スイッチング素子を同一半導体基板に設けた。
第５の発明は、第１電源端子と第２電源端子に与えられる電源電圧に基づいて動作する半導体装置であって、入力信号により駆動する第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される駆動回路と、Ｎ個の出力回路からなり、前記Ｎ個の出力回路のそれぞれは、前記駆動回路の出力信号により駆動される第３ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加されるようになっている出力部と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのドレインと接続され、ドレインが前記第２ＭＯＳトランジスタのドレインと接続される第４ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第１スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのソースと接続され、ドレインが前記第１ＭＯＳトランジスタおよび前記第４ＭＯＳトランジスタのそれぞれの基板端子と接続される第５ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第２スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記Ｎ個の出力回路の第３ＭＯＳトランジスタのソースと共通接続され、ドレインが前記Ｎ個の出力回路の第３ＭＯＳトランジスタの基板端子と共通接続される第６ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第３スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１電源端子または前記第２電源端子の一方に接続され、ドレインが前記Ｎ個の出力回路の第３ＭＯＳトランジスタのゲートと共通接続される第７ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には非導通となり、異常な場合には導通する第４スイッチング素子と、を備える。
第５の発明は、第１電源端子と第２電源端子に与えられる電源電圧に基づいて動作する半導体装置であって、入力信号により駆動する第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される駆動回路と、Ｎ個の出力回路からなり、前記Ｎ個の出力回路のそれぞれは、前記駆動回路の出力信号により駆動される第３ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加されるようになっている出力部と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのドレインと接続され、ドレインが前記第２ＭＯＳトランジスタのドレインと接続される第４ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第１スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのソースと接続され、ドレインが前記第１ＭＯＳトランジスタおよび前記第４ＭＯＳトランジスタのそれぞれの基板端子と接続される第５ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第２スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記Ｎ個の出力回路の第３ＭＯＳトランジスタのソースと共通接続され、ドレインが前記Ｎ個の出力回路の第３ＭＯＳトランジスタの基板端子と共通接続される第６ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第３スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１電源端子または前記第２電源端子の一方に接続され、ドレインが前記Ｎ個の出力回路の第３ＭＯＳトランジスタのゲートと共通接続される第７ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には非導通となり、異常な場合には導通する第４スイッチング素子と、を備える。
第６の発明は、第５の発明において、前記駆動回路、前記出力部、および前記第１〜第４スイッチング素子を同一半導体基板に設けた。
第７の発明は、第１電源端子と第２電源端子に与えられる電源電圧に基づいて動作する半導体装置であって、第１入力信号により駆動する第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される第１駆動回路と、第２入力信号により駆動する第３ＭＯＳトランジスタと第４ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される第２駆動回路と、前記第１駆動回路の出力信号により駆動する第５ＭＯＳトランジスタと前記第２駆動回路の出力信号に基づいて駆動する第６ＭＯＳトランジスタとを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される出力回路と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのドレインと接続され、ドレインが前記第２ＭＯＳトランジスタのドレインと接続される第７ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第１スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第３ＭＯＳトランジスタのドレインと接続され、ドレインが前記第４ＭＯＳトランジスタのドレインと接続される第８ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第２スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのソースと接続され、ドレインが前記第１ＭＯＳトランジスタおよび前記第７ＭＯＳトランジスタのそれぞれの基板端子と接続される第９ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第３スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第３ＭＯＳトランジスタのソースと接続され、ドレインが前記第３ＭＯＳトランジスタおよび前記第８ＭＯＳトランジスタのそれぞれの基板端子と接続される第１０ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第４スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第５ＭＯＳトランジスタのソースと接続され、ドレインが前記第５ＭＯＳトランジスタの基板端子と接続される第１１ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第５スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１電源端子または前記第２電源端子の一方に接続され、ドレインが前記第５ＭＯＳトランジスタのゲートと接続される第１２ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には非導通となり、異常な場合には導通する第６スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１電源端子または前記第２電源端子の一方に接続され、ドレインが前記第６ＭＯＳトランジスタのゲートと接続される第１３ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には非導通となり、異常な場合には導通する第７スイッチング素子と、を備える。
第７の発明は、第１電源端子と第２電源端子に与えられる電源電圧に基づいて動作する半導体装置であって、第１入力信号により駆動する第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される第１駆動回路と、第２入力信号により駆動する第３ＭＯＳトランジスタと第４ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される第２駆動回路と、前記第１駆動回路の出力信号により駆動する第５ＭＯＳトランジスタと前記第２駆動回路の出力信号に基づいて駆動する第６ＭＯＳトランジスタとを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される出力回路と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのドレインと接続され、ドレインが前記第２ＭＯＳトランジスタのドレインと接続される第７ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第１スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第３ＭＯＳトランジスタのドレインと接続され、ドレインが前記第４ＭＯＳトランジスタのドレインと接続される第８ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第２スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのソースと接続され、ドレインが前記第１ＭＯＳトランジスタおよび前記第７ＭＯＳトランジスタのそれぞれの基板端子と接続される第９ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第３スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第３ＭＯＳトランジスタのソースと接続され、ドレインが前記第３ＭＯＳトランジスタおよび前記第８ＭＯＳトランジスタのそれぞれの基板端子と接続される第１０ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第４スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第５ＭＯＳトランジスタのソースと接続され、ドレインが前記第５ＭＯＳトランジスタの基板端子と接続される第１１ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第５スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１電源端子または前記第２電源端子の一方に接続され、ドレインが前記第５ＭＯＳトランジスタのゲートと接続される第１２ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には非導通となり、異常な場合には導通する第６スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１電源端子または前記第２電源端子の一方に接続され、ドレインが前記第６ＭＯＳトランジスタのゲートと接続される第１３ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には非導通となり、異常な場合には導通する第７スイッチング素子と、を備える。
第８の発明は、第７の発明において、前記第１駆動回路、前記第２駆動回路、前記出力回路、および前記第１〜第７スイッチング素子を同一半導体基板に設けた。
第９の発明は、第１〜第８発明のうちの何れか半導体装置を含むことを特徴とするものである。
このような構成の本発明によれば、電源が逆接続された場合に、出力回路などに流れる電流を確実に阻止して、電源の逆接続から出力回路などのトランジスタを確実に保護することが可能になる。
第９の発明は、第１〜第８発明のうちの何れか半導体装置を含むことを特徴とするものである。
このような構成の本発明によれば、電源が逆接続された場合に、出力回路などに流れる電流を確実に阻止して、電源の逆接続から出力回路などのトランジスタを確実に保護することが可能になる。
以下、本発明の実施形態について、図面を参照して説明する。
（半導体装置の第１実施形態）
半導体装置の第１実施形態は、図１に示すように、電源端子１、２と、入力端子３と、出力端子４と、出力回路５と、スイッチング素子として機能するＰ型のＭＯＳトランジスタＴ８と、スイッチング素子として機能するＰ型のＭＯＳトランジスタＴ５と、を備えている。そして、ＭＯＳトランジスタＴ５、Ｔ８と出力回路のＭＯＳトランジスタＴ６、Ｔ７は、同一半導体基板に設けるようにした。
また、この第１実施形態は、電源（図示せず）の電源電圧としてＶＤＤ、ＶＳＳ（ＶＤＤ＞ＶＳＳ）が使用される。
（半導体装置の第１実施形態）
半導体装置の第１実施形態は、図１に示すように、電源端子１、２と、入力端子３と、出力端子４と、出力回路５と、スイッチング素子として機能するＰ型のＭＯＳトランジスタＴ８と、スイッチング素子として機能するＰ型のＭＯＳトランジスタＴ５と、を備えている。そして、ＭＯＳトランジスタＴ５、Ｔ８と出力回路のＭＯＳトランジスタＴ６、Ｔ７は、同一半導体基板に設けるようにした。
また、この第１実施形態は、電源（図示せず）の電源電圧としてＶＤＤ、ＶＳＳ（ＶＤＤ＞ＶＳＳ）が使用される。
そして、この第１実施形態では、電源端子１に高電位の電源電圧ＶＤＤが供給され、電源端子２に低電位の電源電圧ＶＳＳが供給される場合（以下、電源電圧が正常な場合）には、ＭＯＳトランジスタＴ８がオン、ＭＯＳトランジスタＴ５がオフとなり、出力回路５に正常な電源電圧が印加され、出力回路は入力信号ＩＮによって正常に駆動される。
一方、電源端子１に電源電圧ＶＳＳが供給され、電源端子２に電源電圧ＶＤＤが供給される場合（以下、電源電圧が異常な場合）には、ＭＯＳトランジスタＴ８がオフ、ＭＯＳトランジスタＴ５がオンとなる。このため、出力回路５のＭＯＳトランジスタＮ６のゲートが所定電圧に固定されてＭＯＳトランジスタＮ６の不定状態が回避され、出力回路５に電流が流れるのが確実に阻止される。
一方、電源端子１に電源電圧ＶＳＳが供給され、電源端子２に電源電圧ＶＤＤが供給される場合（以下、電源電圧が異常な場合）には、ＭＯＳトランジスタＴ８がオフ、ＭＯＳトランジスタＴ５がオンとなる。このため、出力回路５のＭＯＳトランジスタＮ６のゲートが所定電圧に固定されてＭＯＳトランジスタＮ６の不定状態が回避され、出力回路５に電流が流れるのが確実に阻止される。
次に、第１実施形態の具体的な構成について、図１を参照して説明する。
入力端子３には入力信号ＩＮが入力され、その入力信号ＩＮにより出力回路５が駆動される。出力回路３は、Ｐ型のＭＯＳトランジスタＴ６とＮ型のＭＯＳトランジスタＴ７とでＣＭＯＳインバータを構成する。
ＭＯＳトランジスタＴ６、Ｔ７のゲートは共通接続され、共通接続部が入力端子３に接続される。ＭＯＳトランジスタＴ７のソースと基板端子（サブストレート端子）は共通接続され、その共通接続部は電源端子２に接続される。ＭＯＳトランジスタＴ７のドレインは、ＭＯＳトランジスタＴ６のドレインと出力端子４にそれぞれ接続される。ＭＯＳトランジスタＴ６のソースは、電源端子１に接続される。
入力端子３には入力信号ＩＮが入力され、その入力信号ＩＮにより出力回路５が駆動される。出力回路３は、Ｐ型のＭＯＳトランジスタＴ６とＮ型のＭＯＳトランジスタＴ７とでＣＭＯＳインバータを構成する。
ＭＯＳトランジスタＴ６、Ｔ７のゲートは共通接続され、共通接続部が入力端子３に接続される。ＭＯＳトランジスタＴ７のソースと基板端子（サブストレート端子）は共通接続され、その共通接続部は電源端子２に接続される。ＭＯＳトランジスタＴ７のドレインは、ＭＯＳトランジスタＴ６のドレインと出力端子４にそれぞれ接続される。ＭＯＳトランジスタＴ６のソースは、電源端子１に接続される。
ＭＯＳトランジスタＴ８のゲートは電源端子２に接続され、ＭＯＳトランジスタＴ８のソースは電源端子１に接続される。ＭＯＳトランジスタＴ８のドレインと基板端子は共通接続され、その共通接続部がＭＯＳトランジスタＴ６の基板端子に接続される。
ＭＯＳトランジスタＴ５のゲートは電源端子１に接続され、ＭＯＳトランジスタＴ５のソースは電源端子２に接続される。ＭＯＳトランジスタＴ５のドレインと基板端子は共通接続され、その共通接続部は入力端子３に接続されるとともにＭＯＳトランジスタＴ６、Ｔ７の各ゲートに接続される。
ＭＯＳトランジスタＴ５〜Ｔ８は、同一半導体基板に設けられ、図１に示すように構造上寄生ダイオードが存在する。すなわち、ＭＯＳトランジスタＴ５は寄生ダイオードＤ５が、ＭＯＳトランジスタＴ６は寄生ダイオードＤ６が、ＭＯＳトランジスタＴ７は寄生ダイオードＤ７が、ＭＯＳトランジスタＴ８は寄生ダイオードＤ８がそれぞれ存在する。
ＭＯＳトランジスタＴ５のゲートは電源端子１に接続され、ＭＯＳトランジスタＴ５のソースは電源端子２に接続される。ＭＯＳトランジスタＴ５のドレインと基板端子は共通接続され、その共通接続部は入力端子３に接続されるとともにＭＯＳトランジスタＴ６、Ｔ７の各ゲートに接続される。
ＭＯＳトランジスタＴ５〜Ｔ８は、同一半導体基板に設けられ、図１に示すように構造上寄生ダイオードが存在する。すなわち、ＭＯＳトランジスタＴ５は寄生ダイオードＤ５が、ＭＯＳトランジスタＴ６は寄生ダイオードＤ６が、ＭＯＳトランジスタＴ７は寄生ダイオードＤ７が、ＭＯＳトランジスタＴ８は寄生ダイオードＤ８がそれぞれ存在する。
次に、このような構成の第１実施形態の動作例について、図１を参照して説明する。
まず、電源の接続が正常であって、電源電圧が正常な場合について説明する。
この場合には、ＭＯＳトランジスタＴ８のゲートに電源電圧ＶＳＳが印加され、そのソースに電源電圧ＶＤＤが印加されるので、ＭＯＳトランジスタＴ８はオン（導通）になり、ＭＯＳトランジスタＴ６の基板端子に電源電圧ＶＤＤが印加される。このため、出力回路５のＭＯＳトランジスタＴ６、Ｔ７には、正常な電源電圧が印加される。
また、このときには、ＭＯＳトランジスタＴ５のゲートには電源電圧ＶＤＤが印加され、そのソースに電源電圧ＶＳＳが印加されるので、ＭＯＳトランジスタＴ５はオフ（非導通）となる。このため、出力回路５のＭＯＳトランジスタＮ６、Ｎ７は、入力信号ＩＮによる正常な駆動が確保される。
まず、電源の接続が正常であって、電源電圧が正常な場合について説明する。
この場合には、ＭＯＳトランジスタＴ８のゲートに電源電圧ＶＳＳが印加され、そのソースに電源電圧ＶＤＤが印加されるので、ＭＯＳトランジスタＴ８はオン（導通）になり、ＭＯＳトランジスタＴ６の基板端子に電源電圧ＶＤＤが印加される。このため、出力回路５のＭＯＳトランジスタＴ６、Ｔ７には、正常な電源電圧が印加される。
また、このときには、ＭＯＳトランジスタＴ５のゲートには電源電圧ＶＤＤが印加され、そのソースに電源電圧ＶＳＳが印加されるので、ＭＯＳトランジスタＴ５はオフ（非導通）となる。このため、出力回路５のＭＯＳトランジスタＮ６、Ｎ７は、入力信号ＩＮによる正常な駆動が確保される。
次に、電源が逆接続される場合であって、供給される電源電圧が異常な場合について説明する。
この場合には、ＭＯＳトランジスタＴ６、Ｔ７の寄生ダイオードＤ６、Ｄ７のそれぞれの印加電圧は順バイアスになる（図１参照）。しかし、ＭＯＳトランジスタＴ８のゲートに電源電圧ＶＤＤが印加され、そのソースに電源電圧ＶＳＳが印加されるので、ＭＯＳトランジスタＴ８はオフになる。さらに、ＭＯＳトランジスタＴ８の寄生ダイオードＤ８の印加電圧は逆バイアスとなる。このため、電源端子２から出力回路５のＭＯＳトランジスタＴ７、Ｔ６に電流が流れるのが阻止されるが、ＭＯＳトランジスタＴ６は動作が不定状態の場合があり、この場合にはその電流が流れるおそれがある。
この場合には、ＭＯＳトランジスタＴ６、Ｔ７の寄生ダイオードＤ６、Ｄ７のそれぞれの印加電圧は順バイアスになる（図１参照）。しかし、ＭＯＳトランジスタＴ８のゲートに電源電圧ＶＤＤが印加され、そのソースに電源電圧ＶＳＳが印加されるので、ＭＯＳトランジスタＴ８はオフになる。さらに、ＭＯＳトランジスタＴ８の寄生ダイオードＤ８の印加電圧は逆バイアスとなる。このため、電源端子２から出力回路５のＭＯＳトランジスタＴ７、Ｔ６に電流が流れるのが阻止されるが、ＭＯＳトランジスタＴ６は動作が不定状態の場合があり、この場合にはその電流が流れるおそれがある。
しかし、このときには、ＭＯＳトランジスタＴ５のゲートには電源電圧ＶＳＳが印加され、そのソースに電源電圧ＶＤＤが印加されるので、ＭＯＳトランジスタＴ５はオンになる。このため、出力回路５のＭＯＳトランジスタＴ６のゲートは電源電圧ＶＤＤに固定され、ＭＯＳトランジスタＴ６の不定状態は回避される。従って、電源端子１２から出力回路５のＭＯＳトランジスタＴ７、Ｔ６に電流が流れるのが確実に阻止される。
以上説明したように、第１実施形態によれば、電源が逆接続された場合に出力回路５のＭＯＳトランジスタＴ６、Ｔ７に電流が流れるのを確実に阻止して、出力回路５を確実に保護できる。
以上説明したように、第１実施形態によれば、電源が逆接続された場合に出力回路５のＭＯＳトランジスタＴ６、Ｔ７に電流が流れるのを確実に阻止して、出力回路５を確実に保護できる。
（半導体装置の第２実施形態）
半導体装置の第２実施形態は、図２に示すように、電源端子１、２と、入力端子３ａ、３ｂと、出力端子４と、スイッチング素子として機能するＰ型のＭＯＳトランジスタＴ２を含む駆動回路６と、出力回路５と、スイッチング素子として機能するＰ型のＭＯＳトランジスタＴ４と、スイッチング素子として機能するＰ型のＭＯＳトランジスタＴ５、Ｔ８と、を備えている。そして、駆動回路６、出力回路５、およびＭＯＳトランジスタＴ４、Ｔ５、Ｔ８は、同一半導体基板に設けるようにした。
この第２実施形態は、図１に示す第１実施形態の構成を基本にし、図２に示すように駆動回路６とＭＯＳトランジスタＴ４をさらに追加したものである。このため、以下の説明では、第１実施形態と同一の構成要素には同一符号を付してその説明はできるだけ省略する。
半導体装置の第２実施形態は、図２に示すように、電源端子１、２と、入力端子３ａ、３ｂと、出力端子４と、スイッチング素子として機能するＰ型のＭＯＳトランジスタＴ２を含む駆動回路６と、出力回路５と、スイッチング素子として機能するＰ型のＭＯＳトランジスタＴ４と、スイッチング素子として機能するＰ型のＭＯＳトランジスタＴ５、Ｔ８と、を備えている。そして、駆動回路６、出力回路５、およびＭＯＳトランジスタＴ４、Ｔ５、Ｔ８は、同一半導体基板に設けるようにした。
この第２実施形態は、図１に示す第１実施形態の構成を基本にし、図２に示すように駆動回路６とＭＯＳトランジスタＴ４をさらに追加したものである。このため、以下の説明では、第１実施形態と同一の構成要素には同一符号を付してその説明はできるだけ省略する。
この第２実施形態では、電源電圧が正常な場合には、第１実施形態の機能に加えて、駆動回路６の正常動作を確保するようになっている。すなわち、この場合にはＭＯＳトランジスタＴ４、Ｔ２はいずれもオンとなって、駆動回路６のＭＯＳトランジスタＴ１、Ｔ３に正常な電源電圧が印加され、この状態でＭＯＳトランジスタＴ１、Ｔ３は入力信号ＩＮ１、ＩＮ２による正常な駆動が確保される。
一方、電源電圧が異常な場合には、第１実施形態の機能に加えて、駆動回路６に流れる電流を阻止して駆動回路６を保護するようになっている。すなわち、この場合にはＭＯＳトランジスタＴ４、Ｔ２がいずれもオフとなって、電源端子１、２から駆動回路６のＭＯＳトランジスタＴ３、Ｔ１に電流が流れるのが確実に阻止される。
次に、第２実施形態の具体的な構成について、図２を参照して説明する。
一方、電源電圧が異常な場合には、第１実施形態の機能に加えて、駆動回路６に流れる電流を阻止して駆動回路６を保護するようになっている。すなわち、この場合にはＭＯＳトランジスタＴ４、Ｔ２がいずれもオフとなって、電源端子１、２から駆動回路６のＭＯＳトランジスタＴ３、Ｔ１に電流が流れるのが確実に阻止される。
次に、第２実施形態の具体的な構成について、図２を参照して説明する。
駆動回路６は、入力端子３ａ、３ｂに入力される入力信号ＩＮ１、ＩＮ２によって所望の信号を生成し、この生成信号を出力する。駆動回路６の出力信号は、出力回路５に入力されて出力回路５を駆動する。
このため、駆動回路６は、入力信号ＩＮ１によって駆動されるＰ型のＭＯＳトランジスタＴ１と、入力信号ＩＮ２によって駆動されるＮ型のＭＯＳトランジスタＴ３と、ＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ３との間に配置されるＭＯＳトランジスタＴ２と、を備えている。ＭＯＳトランジスタＴ２は、後述のように、ＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ３の電気的な接続とその接続の切り離しとを行う。
このため、駆動回路６は、入力信号ＩＮ１によって駆動されるＰ型のＭＯＳトランジスタＴ１と、入力信号ＩＮ２によって駆動されるＮ型のＭＯＳトランジスタＴ３と、ＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ３との間に配置されるＭＯＳトランジスタＴ２と、を備えている。ＭＯＳトランジスタＴ２は、後述のように、ＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ３の電気的な接続とその接続の切り離しとを行う。
ＭＯＳトランジスタＴ１のゲートは入力端子３ａに接続され、ＭＯＳトランジスタＴ１のソースは電源端子１に接続される。ＭＯＳトランジスタＴ１のドレインは、ＭＯＳトランジスタＴ２のソースに接続される。ＭＯＳトランジスタＴ２のゲートは、電源端子２に接続される。
ＭＯＳトランジスタＴ２のドレインは、ＭＯＳトランジスタＴ３のドレイン、ＭＯＳトランジスタＴ５のドレイン、およびＭＯＳトランジスタＴ１、Ｔ２のゲートにそれぞれ接続される。ＭＯＳトランジスタＴ３のゲートは、入力端子３ｂに接続される。ＭＯＳトランジスタＴ３のソースと基板端子は共通接続され、その共通接続部は電源端子２に接続される。
ＭＯＳトランジスタＴ２のドレインは、ＭＯＳトランジスタＴ３のドレイン、ＭＯＳトランジスタＴ５のドレイン、およびＭＯＳトランジスタＴ１、Ｔ２のゲートにそれぞれ接続される。ＭＯＳトランジスタＴ３のゲートは、入力端子３ｂに接続される。ＭＯＳトランジスタＴ３のソースと基板端子は共通接続され、その共通接続部は電源端子２に接続される。
ＭＯＳトランジスタＴ４のゲートは電源端子２に接続され、ＭＯＳトランジスタＴ４のソースは電源端子１に接続される。ＭＯＳトランジスタＴ４のドレインと基板端子は共通接続され、その共通接続部がＭＯＳトランジスタＴ１、Ｔ２の基板端子にそれぞれ接続される。
ＭＯＳトランジスタＴ１〜Ｔ４は、同一半導体基板に設けられ、図２に示すように構造上寄生ダイオードが存在する。すなわち、ＭＯＳトランジスタＴ１は寄生ダイオードＤ１が、ＭＯＳトランジスタＴ２は寄生ダイオードＤ２が、ＭＯＳトランジスタＴ３は寄生ダイオードＤ３が、ＭＯＳトランジスタＴ４は寄生ダイオードＤ４がそれぞれ存在する。
ＭＯＳトランジスタＴ１〜Ｔ４は、同一半導体基板に設けられ、図２に示すように構造上寄生ダイオードが存在する。すなわち、ＭＯＳトランジスタＴ１は寄生ダイオードＤ１が、ＭＯＳトランジスタＴ２は寄生ダイオードＤ２が、ＭＯＳトランジスタＴ３は寄生ダイオードＤ３が、ＭＯＳトランジスタＴ４は寄生ダイオードＤ４がそれぞれ存在する。
次に、このような構成の第２実施形態の動作例について、図２を参照して説明する。
ここで、第２実施形態の動作例は、出力回路５およびＭＯＳトランジスタＴ５、Ｔ８の動作例については第１実施形態の動作例と同様であるので、その部分の動作例は省略して説明する。
まず、電源電圧が正常な場合について説明する。
この場合には、ＭＯＳトランジスタＴ４のゲートには電源電圧ＶＳＳが印加され、そのソースには電源電圧ＶＤＤが印加されるので、ＭＯＳトランジスタＴ４はオンになり、ＭＯＳトランジスタＴ１、Ｔ２の基板端子に電源電圧ＶＤＤがそれぞれ印加される。このときには、ＭＯＳトランジスタＴ２のゲートには電源電圧ＶＳＳが印加されるので、ＭＯＳトランジスタＴ２はオンになる。
従って、駆動回路６のＭＯＳトランジスタＴ１、Ｔ３のそれぞれには、正常な電源電圧が印加される。そして、駆動回路６のＭＯＳトランジスタＴ１、Ｔ３は、入力信号ＩＮ１、ＩＮ２によって正常に駆動される。
ここで、第２実施形態の動作例は、出力回路５およびＭＯＳトランジスタＴ５、Ｔ８の動作例については第１実施形態の動作例と同様であるので、その部分の動作例は省略して説明する。
まず、電源電圧が正常な場合について説明する。
この場合には、ＭＯＳトランジスタＴ４のゲートには電源電圧ＶＳＳが印加され、そのソースには電源電圧ＶＤＤが印加されるので、ＭＯＳトランジスタＴ４はオンになり、ＭＯＳトランジスタＴ１、Ｔ２の基板端子に電源電圧ＶＤＤがそれぞれ印加される。このときには、ＭＯＳトランジスタＴ２のゲートには電源電圧ＶＳＳが印加されるので、ＭＯＳトランジスタＴ２はオンになる。
従って、駆動回路６のＭＯＳトランジスタＴ１、Ｔ３のそれぞれには、正常な電源電圧が印加される。そして、駆動回路６のＭＯＳトランジスタＴ１、Ｔ３は、入力信号ＩＮ１、ＩＮ２によって正常に駆動される。
次に、電源電圧が異常な場合について説明する。
この場合には、ＭＯＳトランジスタＴ３、Ｔ２、Ｔ１の寄生ダイオードＤ３、Ｄ２、Ｄ１の印加電圧は順バイアスとなる（図２参照）。しかし、ＭＯＳトランジスタＴ４のゲートに電源電圧ＶＤＤが印加され、そのソースに電源電圧ＶＳＳが印加されるので、ＭＯＳトランジスタＴ４はオフになる。また、ＭＯＳトランジスタＴ８の寄生ダイオードＤ８の印加電圧は逆バイアスになる。このため、電源端子２から駆動回路６のＭＯＳトランジスタＴ３、Ｔ２、Ｔ１に電流が流れることはないが、ＭＯＳトランジスタＴ３、Ｔ１の動作が不定状態の場合があり、この場合にはその電流が流れるおそれがある。
この場合には、ＭＯＳトランジスタＴ３、Ｔ２、Ｔ１の寄生ダイオードＤ３、Ｄ２、Ｄ１の印加電圧は順バイアスとなる（図２参照）。しかし、ＭＯＳトランジスタＴ４のゲートに電源電圧ＶＤＤが印加され、そのソースに電源電圧ＶＳＳが印加されるので、ＭＯＳトランジスタＴ４はオフになる。また、ＭＯＳトランジスタＴ８の寄生ダイオードＤ８の印加電圧は逆バイアスになる。このため、電源端子２から駆動回路６のＭＯＳトランジスタＴ３、Ｔ２、Ｔ１に電流が流れることはないが、ＭＯＳトランジスタＴ３、Ｔ１の動作が不定状態の場合があり、この場合にはその電流が流れるおそれがある。
しかし、このときには、ＭＯＳトランジスタＴ２のゲートは電源電圧ＶＤＤに固定されるので、ＭＯＳトランジスタＴ２はオフになる。このため、ＭＯＳトランジスタＴ２は、ＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ３との電気的な接続を分離させる。従って、電源端子１２から駆動回路６のＭＯＳトランジスタＴ３、Ｔ１に電流が流れるのが確実に阻止される。
以上説明したように、第２実施形態によれば、第１実施形態と同様の効果に加えて以下の効果を実現できる。すなわち、電源が逆接続された場合に、駆動回路６のＭＯＳトランジスタＴ３、Ｔ１に電流が流れるのを確実に阻止して、駆動回路６を確実に保護することができる。
以上説明したように、第２実施形態によれば、第１実施形態と同様の効果に加えて以下の効果を実現できる。すなわち、電源が逆接続された場合に、駆動回路６のＭＯＳトランジスタＴ３、Ｔ１に電流が流れるのを確実に阻止して、駆動回路６を確実に保護することができる。
（半導体装置の第３実施形態）
半導体装置の第３実施形態は、図３に示すように、電源端子１、２と、入力端子３ａ、３ｂと、出力端子４ａ、４ｂと、駆動回路６と、出力回路５ａ、５ｂと、ＭＯＳトランジスタＴ４と、ＭＯＳトランジスタＴ５、Ｔ８と、を備えている。そして、駆動回路６、出力回路５ａ、５ｂ、およびＭＯＳトランジスタＴ４、Ｔ５、Ｔ８は、同一半導体基板に設けるようにした。
この第３実施形態は、図２に示す第２実施形態の構成を基本にし、図２の出力回路５を図３に示すように２つの出力回路５ａ、５ｂに変更するとともに、図２のＭＯＳトランジスタＴ５、Ｔ８を図３に示すように出力回路５ａ、５ｂに共通に使用するようにしたものである。このため、以下の説明では、第２実施形態と同一の構成要素には同一符号を付してその説明はできるだけ省略する。
この第３実施形態では、電源電圧が正常な場合には、駆動回路６と出力回路５ａ、５ｂの正常動作を確保するようになっている。一方、電源電圧が異常な場合には、電源端子１２から駆動回路６と出力回路５ａ、５ｂに流れる電流をそれぞれ確実に阻止し、駆動回路６と出力回路５ａ、５ｂを確実に保護するようになっている。
半導体装置の第３実施形態は、図３に示すように、電源端子１、２と、入力端子３ａ、３ｂと、出力端子４ａ、４ｂと、駆動回路６と、出力回路５ａ、５ｂと、ＭＯＳトランジスタＴ４と、ＭＯＳトランジスタＴ５、Ｔ８と、を備えている。そして、駆動回路６、出力回路５ａ、５ｂ、およびＭＯＳトランジスタＴ４、Ｔ５、Ｔ８は、同一半導体基板に設けるようにした。
この第３実施形態は、図２に示す第２実施形態の構成を基本にし、図２の出力回路５を図３に示すように２つの出力回路５ａ、５ｂに変更するとともに、図２のＭＯＳトランジスタＴ５、Ｔ８を図３に示すように出力回路５ａ、５ｂに共通に使用するようにしたものである。このため、以下の説明では、第２実施形態と同一の構成要素には同一符号を付してその説明はできるだけ省略する。
この第３実施形態では、電源電圧が正常な場合には、駆動回路６と出力回路５ａ、５ｂの正常動作を確保するようになっている。一方、電源電圧が異常な場合には、電源端子１２から駆動回路６と出力回路５ａ、５ｂに流れる電流をそれぞれ確実に阻止し、駆動回路６と出力回路５ａ、５ｂを確実に保護するようになっている。
次に、第３実施形態の具体的な構成について、図３を参照して説明する。
出力回路５ａ、５ｂは、駆動回路６からの出力信号を入力し、これによって駆動されるようになっている。出力回路５ａ、５ｂは、図２の出力回路５と同様に構成される。
すなわち、出力回路５ａは、Ｐ型のＭＯＳトランジスタＴ６ａとＮ型のＭＯＳトランジスタＴ７ａからなるＣＭＯＳインバータである。また、出力回路５ｂは、Ｐ型のＭＯＳトランジスタＴ６ｂとＮ型のＭＯＳトランジスタＴ７ｂからなるＣＭＯＳインバータである。ここで、ＭＯＳトランジスタＴ６ａには寄生ダイオードＤ６ａが存在し、ＭＯＳトランジスタＴ７ａには寄生ダイオードＤ７ａが存在する。また、ＭＯＳトランジスタＴ６ｂには寄生ダイオードＤ６ｂが存在し、ＭＯＳトランジスタＴ７ｂには寄生ダイオードＤ７ｂが存在する。
出力回路５ａ、５ｂは、駆動回路６からの出力信号を入力し、これによって駆動されるようになっている。出力回路５ａ、５ｂは、図２の出力回路５と同様に構成される。
すなわち、出力回路５ａは、Ｐ型のＭＯＳトランジスタＴ６ａとＮ型のＭＯＳトランジスタＴ７ａからなるＣＭＯＳインバータである。また、出力回路５ｂは、Ｐ型のＭＯＳトランジスタＴ６ｂとＮ型のＭＯＳトランジスタＴ７ｂからなるＣＭＯＳインバータである。ここで、ＭＯＳトランジスタＴ６ａには寄生ダイオードＤ６ａが存在し、ＭＯＳトランジスタＴ７ａには寄生ダイオードＤ７ａが存在する。また、ＭＯＳトランジスタＴ６ｂには寄生ダイオードＤ６ｂが存在し、ＭＯＳトランジスタＴ７ｂには寄生ダイオードＤ７ｂが存在する。
ＭＯＳトランジスタＴ８とＭＯＳトランジスタＴ５は、出力回路５ａ、５ｂの保護のために共通に使用されるので、図２に比べて以下の点の構成が異なる。
すなわち、ＭＯＳトランジスタＴ８のドレインと基板端子は共通接続され、その共通接続部がＭＯＳトランジスタＴ６ａ、Ｔ６ｂの基板端子にそれぞれ接続される。
ＭＯＳトランジスタＴ５のドレインと基板端子は共通接続され、その共通接続部がＭＯＳトランジスタＴ３のドレインに接続されるとともに、ＭＯＳトランジスタＴ６ａ、Ｔ６ｂ、Ｔ７ａ、Ｔ７ｂの各ゲートに接続される。
ここで、第３実施形態の動作例であるが、出力回路５ａ、５ｂおよびＭＯＳトランジスタＴ５、Ｔ８の動作例は図１の第１実施形態の出力回路５およびＭＯＳトランジスタＴ５、Ｔ８の動作例と基本的に同様である。また、駆動回路６およびＭＯＳトランジスタＴ４の動作例は図２の第２実施形態の駆動回路６およびＭＯＳトランジスタＴ４の動作例と同じであるので、その説明は省略する。
以上の構成の第３実施形態によれば、第２実施形態と同様な効果を実現できる。
すなわち、ＭＯＳトランジスタＴ８のドレインと基板端子は共通接続され、その共通接続部がＭＯＳトランジスタＴ６ａ、Ｔ６ｂの基板端子にそれぞれ接続される。
ＭＯＳトランジスタＴ５のドレインと基板端子は共通接続され、その共通接続部がＭＯＳトランジスタＴ３のドレインに接続されるとともに、ＭＯＳトランジスタＴ６ａ、Ｔ６ｂ、Ｔ７ａ、Ｔ７ｂの各ゲートに接続される。
ここで、第３実施形態の動作例であるが、出力回路５ａ、５ｂおよびＭＯＳトランジスタＴ５、Ｔ８の動作例は図１の第１実施形態の出力回路５およびＭＯＳトランジスタＴ５、Ｔ８の動作例と基本的に同様である。また、駆動回路６およびＭＯＳトランジスタＴ４の動作例は図２の第２実施形態の駆動回路６およびＭＯＳトランジスタＴ４の動作例と同じであるので、その説明は省略する。
以上の構成の第３実施形態によれば、第２実施形態と同様な効果を実現できる。
（半導体装置の第４実施形態）
半導体装置の第４実施形態は、図４に示すように、電源端子１、２と、入力端子３ａ〜３ｄと、出力端子４と、駆動回路６ａ、６ｂと、出力回路５ｃと、ＭＯＳトランジスタＴ４ｎ、Ｔ４ｐと、ＭＯＳトランジスタＴ５ｐ、Ｔ５ｎと、ＭＯＳトランジスタＴ８と、を備えている。そして、駆動回路６ａ、６ｂ、出力回路５ｃ、およびＭＯＳトランジスタＴ４ｎ、Ｔ４ｐ、Ｔ５ｐ、Ｔ５ｎ、Ｔ８は、同一半導体基板に設けるようにした。
この第４実施形態は、図２の出力回路５を図４に示すように出力回路５ｃに変更するとともに、この変更に併せて駆動回路６ａ、６ｂ、ＭＯＳトランジスタＴ４ｎ、Ｔ４ｐ、およびＭＯＳトランジスタＴ５ｐ、Ｔ５ｎを備えるようにした。
この第４実施形態では、電源電圧が正常な場合には、駆動回路６ａ、６ｂと出力回路５ｃの正常動作を確保するようになっている。一方、電源電圧が異常な場合には、駆動回路６ａ、６ｂと出力回路５ｃに流れる電流を確実に阻止し、駆動回路６ａ、６ｂと出力回路５ｃを確実に保護するようになっている。
半導体装置の第４実施形態は、図４に示すように、電源端子１、２と、入力端子３ａ〜３ｄと、出力端子４と、駆動回路６ａ、６ｂと、出力回路５ｃと、ＭＯＳトランジスタＴ４ｎ、Ｔ４ｐと、ＭＯＳトランジスタＴ５ｐ、Ｔ５ｎと、ＭＯＳトランジスタＴ８と、を備えている。そして、駆動回路６ａ、６ｂ、出力回路５ｃ、およびＭＯＳトランジスタＴ４ｎ、Ｔ４ｐ、Ｔ５ｐ、Ｔ５ｎ、Ｔ８は、同一半導体基板に設けるようにした。
この第４実施形態は、図２の出力回路５を図４に示すように出力回路５ｃに変更するとともに、この変更に併せて駆動回路６ａ、６ｂ、ＭＯＳトランジスタＴ４ｎ、Ｔ４ｐ、およびＭＯＳトランジスタＴ５ｐ、Ｔ５ｎを備えるようにした。
この第４実施形態では、電源電圧が正常な場合には、駆動回路６ａ、６ｂと出力回路５ｃの正常動作を確保するようになっている。一方、電源電圧が異常な場合には、駆動回路６ａ、６ｂと出力回路５ｃに流れる電流を確実に阻止し、駆動回路６ａ、６ｂと出力回路５ｃを確実に保護するようになっている。
次に、第４実施形態の具体的な構成について、図４を参照して説明する。
駆動回路６ａは、入力端子３ａ、３ｂに入力される入力信号ＩＮ１、ＩＮ２によって所望の信号を生成し、この生成信号を出力する。駆動回路６ａの出力信号は、出力回路５ｃのＭＯＳトランジスタＴ７を駆動する。
このため、駆動回路６ａは、入力信号ＩＮ１によって駆動されるＰ型のＭＯＳトランジスタＴ１ｎと、入力信号ＩＮ２によって駆動されるＮ型のＭＯＳトランジスタＴ３ｎと、ＭＯＳトランジスタＴ１ｎとＭＯＳトランジスタＴ３ｎとの間に配置されるＭＯＳトランジスタＴ２ｎと、を備えている。ここで、駆動回路６ａを構成するＭＯＳトランジスタＴ１ｎ〜Ｔ３ｎの電気的な接続は、図２の駆動回路６を構成するＭＯＳトランジスタＴ１〜Ｔ３の電気的な接続と基本的に同様であるので、その説明は省略する。
駆動回路６ａは、入力端子３ａ、３ｂに入力される入力信号ＩＮ１、ＩＮ２によって所望の信号を生成し、この生成信号を出力する。駆動回路６ａの出力信号は、出力回路５ｃのＭＯＳトランジスタＴ７を駆動する。
このため、駆動回路６ａは、入力信号ＩＮ１によって駆動されるＰ型のＭＯＳトランジスタＴ１ｎと、入力信号ＩＮ２によって駆動されるＮ型のＭＯＳトランジスタＴ３ｎと、ＭＯＳトランジスタＴ１ｎとＭＯＳトランジスタＴ３ｎとの間に配置されるＭＯＳトランジスタＴ２ｎと、を備えている。ここで、駆動回路６ａを構成するＭＯＳトランジスタＴ１ｎ〜Ｔ３ｎの電気的な接続は、図２の駆動回路６を構成するＭＯＳトランジスタＴ１〜Ｔ３の電気的な接続と基本的に同様であるので、その説明は省略する。
駆動回路６ｂは、入力端子３ｃ、３ｄに入力される入力信号ＩＮ３、ＩＮ４によって所望の信号を生成し、この生成信号を出力する。駆動回路６ｂの出力信号は、出力回路５ｃのＭＯＳトランジスタＴ６を駆動する。
このため、駆動回路６ｂは、入力信号ＩＮ３によって駆動されるＰ型のＭＯＳトランジスタＴ１ｐと、入力信号ＩＮ４によって駆動されるＮ型のＭＯＳトランジスタＴ３ｐと、ＭＯＳトランジスタＴ１ｐとＭＯＳトランジスタＴ３ｐとの間に配置されるＭＯＳトランジスタＴ２ｐと、を備えている。ここで、駆動回路６ｂを構成するＭＯＳトランジスタＴ１ｐ〜Ｔ３ｐの電気的な接続は、図２の駆動回路６を構成するＭＯＳトランジスタＴ１〜Ｔ３の電気的な接続と基本的に同様であるので、その説明は省略する。
このため、駆動回路６ｂは、入力信号ＩＮ３によって駆動されるＰ型のＭＯＳトランジスタＴ１ｐと、入力信号ＩＮ４によって駆動されるＮ型のＭＯＳトランジスタＴ３ｐと、ＭＯＳトランジスタＴ１ｐとＭＯＳトランジスタＴ３ｐとの間に配置されるＭＯＳトランジスタＴ２ｐと、を備えている。ここで、駆動回路６ｂを構成するＭＯＳトランジスタＴ１ｐ〜Ｔ３ｐの電気的な接続は、図２の駆動回路６を構成するＭＯＳトランジスタＴ１〜Ｔ３の電気的な接続と基本的に同様であるので、その説明は省略する。
ＭＯＳトランジスタＴ４ｎ、Ｔ４ｐのそれぞれは、図２のＭＯＳトランジスタＴ４と同様の機能を有するものである。そして、ＭＯＳトランジスタＴ４ｎ、Ｔ４ｐのそれぞれの電気的な接続は、ＭＯＳトランジスタＴ４の電気的な接続と基本的に同様であるので、その説明は省略する。
出力回路５ｃは、図２に示す出力回路５とその機能が同様であるが、ＭＯＳトランジスタＴ７とＭＯＳトランジスタＴ６のゲートがそれぞれ分離されている点が異なる。このため、ＭＯＳトランジスタＴ７のゲートには駆動回路６ｂの出力信号が入力され、これによりＭＯＳトランジスタＴ７が駆動されるようになっている。また、ＭＯＳトランジスタＴ６のゲートには駆動回路６ａの出力信号が入力され、これによりＭＯＳトランジスタＴ６が駆動されるようになっている。
出力回路５ｃは、図２に示す出力回路５とその機能が同様であるが、ＭＯＳトランジスタＴ７とＭＯＳトランジスタＴ６のゲートがそれぞれ分離されている点が異なる。このため、ＭＯＳトランジスタＴ７のゲートには駆動回路６ｂの出力信号が入力され、これによりＭＯＳトランジスタＴ７が駆動されるようになっている。また、ＭＯＳトランジスタＴ６のゲートには駆動回路６ａの出力信号が入力され、これによりＭＯＳトランジスタＴ６が駆動されるようになっている。
ＭＯＳトランジスタＴ５ｎ、Ｔ５ｐのそれぞれは、図２のＭＯＳトランジスタＴ５と同様の機能を有するものである。ＭＯＳトランジスタＴ５では、自己のドレインがＭＯＳトランジスタＴ６、Ｔ７のゲートに共通接続される。しかし、ＭＯＳトランジスタＴ５ｐのドレインはＭＯＳトランジスタＴ６のゲートに接続され、ＭＯＳトランジスタＴ５ｎのドレインはＭＯＳトランジスタＴ７のゲートに接続される点で異なる。
ＭＯＳトランジスタＴ８は、図２のＭＯＳトランジスタＴ８と同様の機能を有するものである。
ＭＯＳトランジスタＴ８は、図２のＭＯＳトランジスタＴ８と同様の機能を有するものである。
次に、このような構成の第４実施形態の動作例について、図４を参照して説明する。
ここで、第４実施形態の駆動回路６ａ、６ｂとＭＯＳトランジスタＴ４ｎ、Ｔ４ｐの動作例は、図２の駆動回路６およびＭＯＳトランジスタＴ４と同様であるので、その部分の動作例は省略して説明する。
まず、電源電圧が正常な場合について説明する。
この場合には、ＭＯＳトランジスタＴ８のゲートに電源電圧ＶＳＳが印加され、そのソースに電源電圧ＶＤＤが印加されるので、ＭＯＳトランジスタＴ８はオンになり、ＭＯＳトランジスタＴ６の基板端子に電源電圧ＶＤＤが印加される。このため、出力回路５ｃのＭＯＳトランジスタＴ６、Ｔ７には、正常な電源電圧が印加される。
また、このときには、ＭＯＳトランジスタＴ５ｐ、Ｔ５ｎのゲートには電源電圧ＶＤＤが印加され、そのソースに電源電圧ＶＳＳが印加されるので、ＭＯＳトランジスタＴ５ｐ、Ｔ５ｎはいずれもオフとなる。このため、出力回路５ｃのＭＯＳトランジスタＮ６、Ｎ７は、駆動回路６ａ、６ｂによる正常な駆動が確保される。
ここで、第４実施形態の駆動回路６ａ、６ｂとＭＯＳトランジスタＴ４ｎ、Ｔ４ｐの動作例は、図２の駆動回路６およびＭＯＳトランジスタＴ４と同様であるので、その部分の動作例は省略して説明する。
まず、電源電圧が正常な場合について説明する。
この場合には、ＭＯＳトランジスタＴ８のゲートに電源電圧ＶＳＳが印加され、そのソースに電源電圧ＶＤＤが印加されるので、ＭＯＳトランジスタＴ８はオンになり、ＭＯＳトランジスタＴ６の基板端子に電源電圧ＶＤＤが印加される。このため、出力回路５ｃのＭＯＳトランジスタＴ６、Ｔ７には、正常な電源電圧が印加される。
また、このときには、ＭＯＳトランジスタＴ５ｐ、Ｔ５ｎのゲートには電源電圧ＶＤＤが印加され、そのソースに電源電圧ＶＳＳが印加されるので、ＭＯＳトランジスタＴ５ｐ、Ｔ５ｎはいずれもオフとなる。このため、出力回路５ｃのＭＯＳトランジスタＮ６、Ｎ７は、駆動回路６ａ、６ｂによる正常な駆動が確保される。
次に、電源が逆接続される場合であって、供給される電源電圧が異常な場合について説明する。
この場合には、ＭＯＳトランジスタＴ６、Ｔ７の寄生ダイオードＤ６、Ｄ７のそれぞれの印加電圧は順バイアスになる（図４参照）。しかし、ＭＯＳトランジスタＴ８のゲートに電源電圧ＶＤＤが印加され、そのソースに電源電圧ＶＳＳが印加されるので、ＭＯＳトランジスタＴ８はオフになる。さらに、ＭＯＳトランジスタＴ８の寄生ダイオードＤ８の印加電圧は逆バイアスとなる。このため、電源端子２から出力回路５ｃのＭＯＳトランジスタＴ７、Ｔ６に電流が流れることはなく、ＭＯＳトランジスタＴ６、Ｔ７は動作が不定状態の場合があり、この場合にはその電流が流れるおそれがある。
この場合には、ＭＯＳトランジスタＴ６、Ｔ７の寄生ダイオードＤ６、Ｄ７のそれぞれの印加電圧は順バイアスになる（図４参照）。しかし、ＭＯＳトランジスタＴ８のゲートに電源電圧ＶＤＤが印加され、そのソースに電源電圧ＶＳＳが印加されるので、ＭＯＳトランジスタＴ８はオフになる。さらに、ＭＯＳトランジスタＴ８の寄生ダイオードＤ８の印加電圧は逆バイアスとなる。このため、電源端子２から出力回路５ｃのＭＯＳトランジスタＴ７、Ｔ６に電流が流れることはなく、ＭＯＳトランジスタＴ６、Ｔ７は動作が不定状態の場合があり、この場合にはその電流が流れるおそれがある。
しかし、このときには、ＭＯＳトランジスタＴ５ｐ、Ｔ５ｎのゲートには電源電圧ＶＳＳが印加され、そのソースに電源電圧ＶＤＤが印加されるので、ＭＯＳトランジスタＴ５ｐ、Ｔ５ｎはオンになる。このため、出力回路５ｃのＭＯＳトランジスタＴ６、Ｔ７のゲートは電源電圧ＶＤＤに固定され、ＭＯＳトランジスタＴ６、Ｔ７の不定状態は回避される。従って、電源端子１２から出力回路５ｃのＭＯＳトランジスタＴ７、Ｔ６に電流が流れるのが確実に阻止される。
以上説明したように、第４実施形態によれば、電源が逆接続された場合に出力回路５ｃのＭＯＳトランジスタＴ６、Ｔ７に電流が流れるのを確実に阻止して、出力回路５ｃを確実に保護できる。
以上説明したように、第４実施形態によれば、電源が逆接続された場合に出力回路５ｃのＭＯＳトランジスタＴ６、Ｔ７に電流が流れるのを確実に阻止して、出力回路５ｃを確実に保護できる。
（その他の実施形態）
なお、図２に示す第２実施形態では、駆動回路６の保護素子としてＰ型のＭＯＳトランジスタＴ４を使用し、出力回路５の保護素子としてＰ型のＭＯＳトランジスタＴ５、Ｔ８を使用した例について説明した。しかし、Ｐ型のＭＯＳトランジスタＴ４、Ｔ５、Ｔ８に代え、これらをＮ型のＭＯＳトランジスタを使用することも可能である。
この場合には、Ｐ型のＭＯＳトランジスタＴ４に代えて使用されるＮ型のＭＯＳトランジスタは、駆動回路６のＭＯＳトランジスタＴ３に接続される。また、Ｐ型のＭＯＳトランジスタＴ８に代えて使用されるＮ型のＭＯＳトランジスタは、出力回路５のＭＯＳトランジスタＴ７に接続される。さらに、Ｐ型のＭＯＳトランジスタＴ５に代えて使用されるＮ型のＭＯＳトランジスタは、電源端子１、２との接続関係が変更される。
このようにトランジスタを変更できる点については、図１、図３、図４に示す第１、第３、第４の実施形態についても同様である。
なお、図２に示す第２実施形態では、駆動回路６の保護素子としてＰ型のＭＯＳトランジスタＴ４を使用し、出力回路５の保護素子としてＰ型のＭＯＳトランジスタＴ５、Ｔ８を使用した例について説明した。しかし、Ｐ型のＭＯＳトランジスタＴ４、Ｔ５、Ｔ８に代え、これらをＮ型のＭＯＳトランジスタを使用することも可能である。
この場合には、Ｐ型のＭＯＳトランジスタＴ４に代えて使用されるＮ型のＭＯＳトランジスタは、駆動回路６のＭＯＳトランジスタＴ３に接続される。また、Ｐ型のＭＯＳトランジスタＴ８に代えて使用されるＮ型のＭＯＳトランジスタは、出力回路５のＭＯＳトランジスタＴ７に接続される。さらに、Ｐ型のＭＯＳトランジスタＴ５に代えて使用されるＮ型のＭＯＳトランジスタは、電源端子１、２との接続関係が変更される。
このようにトランジスタを変更できる点については、図１、図３、図４に示す第１、第３、第４の実施形態についても同様である。
（電子機器の実施形態）
次に、電子機器の実施形態について説明する。
この実施形態は、上記の半導体装置の実施形態を適用したものである。すなわち、この実施形態は上記の半導体装置のうちのいずれかを、例えばビデオカメラ、電子スチルカメラ、Ｉ／Ｏ装置などに適用したものである。
このような構成の電子機器の実施形態によれば、上記の半導体装置を使用することで、電源を逆接続した場合に、その逆接続から内部回路などを確実に保護できる。
次に、電子機器の実施形態について説明する。
この実施形態は、上記の半導体装置の実施形態を適用したものである。すなわち、この実施形態は上記の半導体装置のうちのいずれかを、例えばビデオカメラ、電子スチルカメラ、Ｉ／Ｏ装置などに適用したものである。
このような構成の電子機器の実施形態によれば、上記の半導体装置を使用することで、電源を逆接続した場合に、その逆接続から内部回路などを確実に保護できる。
１、２・・・電源端子、５、５ａ〜５ｃ・・・出力回路、６、６ａ、６ｂ・・・駆動回路、Ｔ１、Ｔ３、Ｔ６、Ｔ７・・・ＭＯＳトランジスタ、Ｔ２、Ｔ４、Ｔ５、Ｔ８・・・ＭＯＳトランジスタ（スイッチング素子）
Claims (10)
- 第１電源端子と第２電源端子に与えられる電源電圧に基づいて動作する半導体装置であって、
入力信号により駆動する第１導電型の第１ＭＯＳトランジスタ及び第２導電型の第４ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される出力回路と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのソースと接続され、ドレインが前記第１ＭＯＳトランジスタの基板端子と接続される第１導電型の第２ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第１スイッチング素子と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１電源端子または前記第２電源端子の一方に接続され、ドレインが前記第１ＭＯＳトランジスタのゲート及び前記第４ＭＯＳトランジスタのゲートと接続される第１導電型の第３ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には非導通となり、異常な場合には導通する第２スイッチング素子と、
を備えることを特徴とする半導体装置。 - 前記出力回路、前記第１スイッチング素子、および前記第２スイッチング素子を同一半導体基板に設けたことを特徴とする請求項１に記載の半導体装置。
- 第１電源端子と第２電源端子に与えられる電源電圧に基づいて動作する半導体装置であって、
入力信号により駆動する第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される駆動回路と、
前記駆動回路の出力信号により駆動する第３ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される出力回路と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのドレインと接続され、ドレインが前記第２ＭＯＳトランジスタのドレインと接続される第４ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第１スイッチング素子と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのソースと接続され、ドレインが前記第１ＭＯＳトランジスタおよび前記第４ＭＯＳトランジスタのそれぞれの基板端子と接続される第５ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第２スイッチング素子と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第３ＭＯＳトランジスタのソースと接続され、ドレインが前記第３ＭＯＳトランジスタの基板端子と接続される第６ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第３スイッチング素子と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１電源端子または前記第２電源端子の一方に接続され、ドレインが前記第３ＭＯＳトランジスタのゲートと接続される第７ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には非導通となり、異常な場合には導通する第４スイッチング素子と、
を備えることを特徴とする半導体装置。 - 前記駆動回路、前記出力回路、および前記第１〜第４スイッチング素子を同一半導体基板に設けたことを特徴とする請求項３に記載の半導体装置。
- 第１電源端子と第２電源端子に与えられる電源電圧に基づいて動作する半導体装置であって、
入力信号により駆動する第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される駆動回路と、
Ｎ個の出力回路からなり、前記Ｎ個の出力回路のそれぞれは、前記駆動回路の出力信号により駆動される第３ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加されるようになっている出力部と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのドレインと接続され、ドレインが前記第２ＭＯＳトランジスタのドレインと接続される第４ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第１スイッチング素子と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのソースと接続され、ドレインが前記第１ＭＯＳトランジスタおよび前記第４ＭＯＳトランジスタのそれぞれの基板端子と接続される第５ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第２スイッチング素子と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記Ｎ個の出力回路の第３ＭＯＳトランジスタのソースと共通接続され、ドレインが前記Ｎ個の出力回路の第３ＭＯＳトランジスタの基板端子と共通接続される第６ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第３スイッチング素子と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１電源端子または前記第２電源端子の一方に接続され、ドレインが前記Ｎ個の出力回路の第３ＭＯＳトランジスタのゲートと共通接続される第７ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には非導通となり、異常な場合には導通する第４スイッチング素子と、
を備えることを特徴とする半導体装置。 - 前記駆動回路、前記出力部、および前記第１〜第４スイッチング素子を同一半導体基板に設けたことを特徴とする請求項５に記載の半導体装置。
- 第１電源端子と第２電源端子に与えられる電源電圧に基づいて動作する半導体装置であって、
第１入力信号により駆動する第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを含み
、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される第１駆動回路と、
第２入力信号により駆動する第３ＭＯＳトランジスタと第４ＭＯＳトランジスタを含み
、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される第２駆動回路と、
前記第１駆動回路の出力信号により駆動する第５ＭＯＳトランジスタと前記第２駆動回路の出力信号に基づいて駆動する第６ＭＯＳトランジスタとを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される出力回路と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのドレインと接続され、ドレインが前記第２ＭＯＳトランジスタのドレインと接続される第７ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第１スイッチング素子と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第３ＭＯＳトランジスタのドレインと接続され、ドレインが前記第４ＭＯＳトランジスタのドレインと接続される第８ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第２スイッチング素子と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのソースと接続され、ドレインが前記第１ＭＯＳトランジスタおよび前記第７ＭＯＳトランジスタのそれぞれの基板端子と接続される第９ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第３スイッチング素子と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第３ＭＯＳトランジスタのソースと接続され、ドレインが前記第３ＭＯＳトランジスタおよび前記第８ＭＯＳトランジスタのそれぞれの基板端子と接続される第１０ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第４スイッチング素子と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第５ＭＯＳトランジスタのソースと接続され、ドレインが前記第５ＭＯＳトランジスタの基板端子と接続される第１１ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第５スイッチング素子と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１電源端子または前記第２電源端子の一方に接続され、ドレインが前記第５ＭＯＳトランジスタのゲートと接続される第１２ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には非導通となり、異常な場合には導通する第６スイッチング素子と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１電源端子または前記第２電源端子の一方に接続され、ドレインが前記第６ＭＯＳトランジスタのゲートと接続される第１３ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には非導通となり、異常な場合には導通する第７スイッチング素子と、
を備えることを特徴とする半導体装置。 - 前記第１駆動回路、前記第２駆動回路、前記出力回路、および前記第１〜第７スイッチング素子を同一半導体基板に設けたことを特徴とする請求項７に記載の半導体装置。
- 第１電源端子と第２電源端子に与えられる電源電圧に基づいて動作する半導体装置であって、
入力信号がゲートに接続され、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される第１導電型の第１ＭＯＳトランジスタ及び第２導電型の第２ＭＯＳトランジスタと、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、前記第１ＭＯＳトランジスタのドレインと前記第２ＭＯＳトランジスタのドレインとの間に接続され、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第１導電型の第３ＭＯＳトランジスタと、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのソースと接続され、ドレインが前記第１ＭＯＳトランジスタおよび前記第３ＭＯＳトランジスタのそれぞれの基板端子と接続され、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第１導電型の第４ＭＯＳトランジスタと、
を備えることを特徴とする半導体装置。 - 請求項１乃至請求項９のうちの何れかに記載の半導体装置を含むことを特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008125112A JP5493291B2 (ja) | 2008-05-12 | 2008-05-12 | 半導体装置および電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008125112A JP5493291B2 (ja) | 2008-05-12 | 2008-05-12 | 半導体装置および電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009277725A JP2009277725A (ja) | 2009-11-26 |
| JP5493291B2 true JP5493291B2 (ja) | 2014-05-14 |
Family
ID=41442913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008125112A Expired - Fee Related JP5493291B2 (ja) | 2008-05-12 | 2008-05-12 | 半導体装置および電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5493291B2 (ja) |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0678983B1 (en) * | 1994-04-22 | 1998-08-26 | STMicroelectronics S.r.l. | Output buffer current slew rate control integrated circuit |
| JP3485655B2 (ja) * | 1994-12-14 | 2004-01-13 | 株式会社ルネサステクノロジ | 複合型ｍｏｓｆｅｔ |
| JPH1074917A (ja) * | 1996-09-02 | 1998-03-17 | Matsushita Electron Corp | マスタスライス方式集積回路装置およびその配線方法 |
| JPH10223773A (ja) * | 1997-02-05 | 1998-08-21 | Matsushita Electric Ind Co Ltd | 電源間保護回路 |
| JP3864526B2 (ja) * | 1997-12-25 | 2007-01-10 | セイコーエプソン株式会社 | 半導体装置及び電子機器 |
| JP2002232279A (ja) * | 2001-01-15 | 2002-08-16 | Dianjing Science & Technology Co Ltd | 集積回路のための電源極性反転保護回路 |
| JP4285950B2 (ja) * | 2002-07-09 | 2009-06-24 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP4694098B2 (ja) * | 2003-01-27 | 2011-06-01 | セイコーインスツル株式会社 | 半導体集積回路および電子機器 |
| JP2007329324A (ja) * | 2006-06-08 | 2007-12-20 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
-
2008
- 2008-05-12 JP JP2008125112A patent/JP5493291B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009277725A (ja) | 2009-11-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110427 |
|
| RD04 | Notification of resignation of power of attorney |
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|
| A977 | Report on retrieval |
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|
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130827 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131024 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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| S531 | Written request for registration of change of domicile |
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|
| R350 | Written notification of registration of transfer |
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