KR100390557B1 - 복합형mosfet - Google Patents

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Abstract

부의 드레인내압을 갖게 하기 위한 부전압 보호회로를 갖는 복합형MOSFET에 관한 것으로, 드레인단자가 소오스단자에 대해서 정방향으로도 부방향으로도 모두 높은 내압을 갖고, 종래의 파워MOSFET와 동일한 프로세스를 사용해서 원칩으로 실현하기 위해, 드레인단자의 전압이 소오스단자의 전압에 대해서 부인 동안에는 제 2 MOSFET를 오프로 하는 부전압검출구동수단과 드레인단자에서 부전압검출구동수단을 거쳐서 게이트단자로 흐르는 전류를 저지함과 동시에 게이트단자에 입력된 입력전압신호에 따라서 제 2 MOSFET를 온하는 입력전달수단을 포함하는 구성으로 하였다.
이러한 구성으로 하는 것에 의해, 내압확보를 위한 다이오드를 부가한 경우와 같은 순방향 전압강하분의 손실이 없는 매우 저저항인 전자스위치를 구성할 수 있다.

Description

복합형 MOSFET{COMPOUND MOSFET}
본 발명은 복합형 MOSFET에 관한 것으로, 특히 부의 드레인내압을 갖게 하기 위한 부전압 보호회로를 갖는 복합형 MOSFET에 관한 것이다.
파워 MOSFET는 저손실 또한 고내압이고 2차 항복에 의한 파괴가 없다는 특징을 갖고 있기 때문에 전력용 스위치소자로서 널리 사용되고 있지만, 파워 MOSFET에는 구조상 드레인과 소오스사이에 기생다이오드가 존재하기 때문에 부의 드레인내압을 얻을 수 없다는 난점이 있다. 이에 대한 대책으로서, 소오스와 채널형성용의 기판영역(이하, 본체라 한다)를 분리하고, 드레인과 소오스와의 전위관계에 의해 본체전위를 소오스 또는 드레인과 동일 전위로 되도록 외부에서 제어하는 것이 일본국 특허공개공보 소화55-9444호에 개시되어 있다.
그러나, 상술한 종래기술은 소오스와 본체를 분리하는 구조로 하기때문에 소자의 미세화가 방해를 받아 파워MOSFET의 온저항의 저감을 충분히 실행할 수 없다는 문제점이 있었다. 또, 소오스와 드레인의 전위에 따라서 본체전위를 외부에서 제어할 필요가 있다는 번거러움도 있었다.
그래서, 본 발명의 목적은 온저항을 저감하기 위한 소자의 미세화를 방해하는 일이 없으며 또한 소오스와 드레인의 전위에 따라서 본체전위를 외부에서 제어할 필요가 없어 부의 드레인내압을 갖게할 수 있는 부전압 보호회로를 구비한 복합형 MOSFET를 제공하는 것이다.
또, 본 발명의 다른 목적은 이러한 부전압보호회로를 구비한 복합형 MOSFET를 원 칩으로 실현한 반도체장치나 이 복합형 MOSFET를 사용한 역접속보호기능을 갖는 전지구동시스템을 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명에 관한 복합형 MOSFET는 제 1 MOSFET와 제 2 MOSFET의 드레인끼리, 즉 제 1도로 말하면, 파워MOSFET(10)과 파워MOSFET(11)의 드레인 끼리를 접속해서 제1 MOSFET의 소오스를 소오스단자(0)으로 하고, 제 2 MOSFET의 소오스를 드레인단자(2)로 하고, 제 1 MOSFET의 게이트를 게이트단자(1)로 한 복합형 MOSFET로서, 상기 드레인단자의 전압이 상기 소오스단자의 전압에 대해서 부인 동안에는 제 2 MOSFET를 오프로 하는 부전압검출구동수단 즉 전압비교회로(50)과 드레인단자에서 부전압검출구동수단을 거쳐서 게이트단자로 흐르는 전류를 저지함과 동시에 상기 게이트단자에 입력된 입력전압신호에 따라서 제2 MOSFET를 온하는 입력전달수단 즉 전압전달회로(51)을 갖는 것을 특징으로 한다.
상기 복합형 MOSFET에 있어서, 상기 부전압검출구동수단은 드레인단자의 전압이 소오스단자의 전압에 대해서 부인 것을 검출하는 검출수단과 상기 검출수단의 출력에 따라서 상기 제 2 MOSFET를 오프하도록 구동하는 제 3 MOSFET 즉 MOSFET(12)로 구성하면 좋다.
또, 상기 검출수단은 제 2도에 도시한 바와 같이, 상기 드레인단자(2)와 상기 제2 MOSFET의 드레인 사이에 접속된 제1및 제2저항, 즉 저항(15)와 저항(16)의 직렬회로로 구성해서 제1 및 제2 저항의 접속점을 제 3 MOSFET의 게이트에 접속하면 좋다.
또는, 상기 검출수단은 제3도에 도시한 바와 같이 제2도의 저항(15)를 제거하고 상기 제3 MOSFET의 게이트를 상기 제2 MOSFET의 드레인에 저항(16)을 거쳐서 접속하는 구성 또는 저항(16)의 저항값을 0, 즉 직접 접속하는 구성이어도 좋다.
또, 상기 검출수단은 제5도에 도시한 바와 같이, 각각 저항과 적어도 1개의 다이오드를 직렬 접속한 제1 및 제2 직렬회로, 즉 저항(22)와 다이오드열(20)을 직렬 접속한 제1 직렬회로와 저항(23)과 다이오드열(21)을 직렬 접속한 제2 직렬회로로 구성해서, 제1 직렬회로와 제1 직렬회로를 직렬 접속하여 상기 드레인단자(2)와 상기 소오스단자(0) 사이에 접속함과 동시에, 제1 직렬회로와 제2 직렬회로의 접속점을 제3 MOSFET의 게이트에 접속하는 구성으로 할 수 있다. 또 이 경우, 제1 및 제2 직렬회로를 구성하는 각 저항의 저항값을 0으로 설정, 즉 단락해도 좋다.
또, 상기 입력전달수단은 저항, 즉 제2도에 도시한 바와 같이 저항(14)와 상기 드레인단자에서 상기 부전압검출구동수단을 거쳐서, 즉 MOSFET(12)의 기생다이오드를 거쳐서 게이트단자(1)로 흐르는 전류를 저지하는 적어도 1개의 다이오드,제2도의 경우 4개의 다이오드열(13)으로 이루어지는 직렬회로를 게이트단자(1)과 제 2 MOSFET의 게이트 사이에 접속하면 좋다.
또는, 상기 입력전달수단은 제4도에 도시한 바와 같이 게이트단자(1)과 제2 MOSFET의 게이트 사이에 접속한 저항 즉 저항(14)와, 상기 저항과 상기 제3 MOSFET의 드레인 사이에 접속해서 상기 드레인단자(2)에서 상기 부전압검출구동수단을 거쳐서 게이트단자(1)로 흐르는 전류를 저지하는 적어도 1개의 다이오드 즉 다이오드(13)으로 구성해도 좋다.
또, 부전압검출구동수단은 드레인단자(1)의 전압이 소오스단자(0)의 전압에 대해서 부인 것을 검출하는 검출수단과 상기 검출수단의 출력에 따라서 상기 제2 MOSFET를 오프하도록 구동하는 제 1 스위치수단으로 구성할 수 있다. 이 경우, 제6도에 도시한 바와 같이, 상기 검출수단은 각각 저항과 적어도 1개의 다이오드를 직렬 접속한 제1 및 제2 직렬회로 즉 저항(22)와 다이오드열(20)을 직렬 접속한 제1 직렬회로 및 저항(23)과 다이오드열(21)을 직렬 접속한 제1 직렬회로로 구성해서, 제1 직렬회로와 제2 직렬회로를 직렬 접속하여 상기 드레인단자(2)와 상기 소오스단자(0) 사이에 접속함과 동시에, 제1 직렬회로와 제2 직렬회로의 접속점을 상기 제1 스위치수단의 게이트에 접속하면 좋다. 또, 이 경우 제1 및 제2 직렬회로를 구성하는 각 저항의 저항값을 0으로 설정, 즉 단락할 수도 있다.
상기 제 1 스위치수단은 제6도에 도시한 바와 같이 소오스끼리가 접속된 제4 MOSFET 및 제 5 MOSFET, 즉 MOSFET(12a) 및 MOSFET(12b)로 구성되고, 제4 MOSFET의 드레인이 상기 제2 MOSFET의 게이트에 접속되고, 제5 MOSFET의 드레인이 상기 드레인단자(2)에 접속되고, 제4 및 제5 MOSFET의 게이트는 상기 검출수단에 접속, 즉 저항(22) 및 다이오드열(20)의 직렬회로와 저항(23) 및 다이오드열(21)의 직렬회로의 접속점에 접속하면 좋다.
또, 제6도에 도시한 바와 같이, 상기 드레인단자(2)에 정의 전압이 인가된 경우에 온해서 상기 제1 스위치수단, 즉 스위치회로SW1을 오프하도록 동작하는 제2 스위치수단, 즉 스위치회로SW2를 또 마련하면 좋다. 이 경우, 상기 제2 스위치수단은 상기 제4 MOSFET의 드레인과 게이트 사이에 접속됨과 동시에 소오스끼리와 게이트끼리가 접속된 제6 및 제7 MOSFET, 즉 MOSFET(23a) 및 MOSFET(23b)로 구성해서 제6 및 제7 MOSFET의 게이트를 상기 드레인단자(2)에 접속하면 좋다.
또, 상기 제2 MOSFET의 스레쉬홀드를 상기 제1 MOSFET의 스레쉬홀드보다 낮게 설정해서 복합형 MOSFET를 구성하면 좋다.
또, 상기 제2 MOSFET의 단위면적당의 온저항을 상기 제1 MOSFET의 단위면적당의 온저항보다 낮게 하기 위해, 상기 제2 MOSFET의 드레인ㆍ소오스간 내압을 상기 제1 MOSFET의 드레인ㆍ소오스간 내압보다 낮게 설정해서 복합형 MOSFET를 구성해도 좋다.
또, 상기 제1∼제3 MOSFET의 각 게이트 소오스 사이에 게이트 파괴를 보호하기 위한 게이트보호다이오드, 즉 보호다이오드(17), (18), (19)를 마련할 수 있다.
또, 제7도에 도시한 바와 같이, 상기 드레인단자(2)에 부의 전압을 인가한 경우에 상기 게이트단자(1)의 전압저하를 클램프하는 적어도 1개의 다이오드, 즉 다이오드열(171)을 상기 게이트단자(1)과 상기 소오스단자(0) 사이에 마련해도 좋다.
상기의 어느 하나의 복합형 MOSFET에 있어서, 제9도에 도시한 바와 같이, 상기 제1 MOSFET의 온도를 검출하는 온도검출소자, 이 검출온도가 소정의 온도에 도달한 것을 검출하는 회로, 즉 온도검출에 사용하는 다이오드열(30)을 구비한 온도비교회로(55) 및 소정의 온도에 도달한 것을 검출한 경우에 상기 제1 MOSFET의 드레인전류를 제한하는 회로, 즉 파워 MOSFET(10)의 게이트전압을 제한하는 전압전달회로(54)로 구성되는 과열보호회로를 또 마련할 수 있다. 또, 상기 제1 MOSFET의 드레인전류를 검출하는 전류검출회로 즉 전류비교회로(56)과 이 드레인전류가 소정의 전류값을 초과하지 않도록 상기 제1 MOSFET의 게이트전압을 제한하는 회로 즉 전압전달회로(54)로 구성되는 과전류보호회로를 마련할 수도 있다. 또, 상기 드레인단자(2)의 전압이 소정의 전압에 도달한 경우에 상기 제1 MOSFET를 온시켜서 상기 드레인단자(2)의 전압이 소정의 전압을 초과하지 않도록 제한하는 과전압보호회로 즉 전압비교회로(53)을 마련해도 좋다.
상기 제1 MOSFET와 상기 제2 MOSFET를 제10도에 도시한 바와 같이, 드레인기판 즉 저저항n형 실리콘 반도체기판(100)을 공유하는 종형 MOSFET로 구성하면 좋다.
또, 상기 각 다이오드 및 각 저항을 다결정 실리콘층으로 형성함과 동시에 각 MOSFET와 동일 반도체칩 상에 형성할 수 있다. 또, 상기 제1 MOSFET와 제2 MOSFET 사이에 상기 제1 MOSFET의 본체용 p형 확산층(108)보다 깊은 n형 확산층(103)을 형성해도 좋다. 또는 제13도에 도시한 바와 같이, 상기 제1 MOSFET와 제 2 MOSFET사이에 상기 제1 MOSFET의 본체용 p형 확산층(108)보다 얕은 n형 확산층(111)과 이 얕은 n형 확산층(111)과 전위를 동일하게 한 고내압화를 위한 필드 플레이트를 형성해도 좋다. 또, 상기 제 2 MOSFET를 형성하는 바로 아래의 드레인영역의 불순물농도를 제11도에 도시한바와 같이 상기 제1 MOSFET를 형성하는 드레인영역의 불순물농도보다 높게, 즉 n형 에피택셜층(101)보다 농도가 높은 고농도 n형 매립층(102) 또는 n형 웰 확산층을 마련할 수 있다.
상기 온도검출 소자를 제14도에 도시한 바와 같이, 상기 제1 MOSFET의 소오스 단자용 패드(1007)에 인접하는 활성영역상에 형성하면 좋다.
또, 상기 전류검출회로를 동일 반도체칩 상에 형성해도 좋다.
또, 제14도에 도시한 바와 같이, 상기 제1 MOSFET의 활성영역(1004) 상에 소오스단자용 패드(1007)을 마련하고, 상기 제2 MOSFET의 활성영역(1005) 상에 드레인단자용 패드(1008)을 마련할 수 있다.
상기의 어느 하나의 복합형 MOSFET를 형성한 반도체칩(1000)을 제14도에 도시한 바와 같이 소오스단자용 리이드선(1001) 및 드레인단자용 리이드선(1002)가 인접하는 반도체칩의 변과는 다른 변에 게이트단자의 리이드선이 인접하도록 게이트단자용 리이드선(1003)을 마련한 패키지에 실장하면 적합하다. 이 경우, 패키지는 상기 제1 MOSFET의 드레인과 상기 제 2 MOSFET의 드레인을 단락시키는 금속층(1014)를 갖고 있으면 더욱 좋다. 또, 이 금속층(1014)를 방열휜(1011)에 접속한 폐키지를 사용해도 좋다.
상기의 어느 하나의 복합형 MOSFET를 사용해서 제15도 및 제16도에 도시한바와 같이 복합형 MOSFET의 게이트단자(1)에 게이트구동회로(81)을 접속하고, 드레인단자(2)와 소오스단자(0) 사이에 전지(82)와 부하(84)를 접속하는 것에 의해, 역접속보호기능을 갖는 전지구동시스템을 구축할 수 있다.
본 발명에 관한 복합형 MOSFET에 의하면, 제1 및 제2 MOSFET의 드레인끼리를 접속하고, 제1 MOSFET의 소오스를 복합형 MOSFET의 소오스단자로 하고, 제2 MOSFET의 소오스를 복합형 MOSFET의 드레인단자로 하는 것에 의해, 상기 2개의 MOSFET에 각각 내장되는 드레인ㆍ소오스간의 다이오드는 서로 역방향으로 접속되게 된다. 이때문에, 하기와 같이 구성하고 적절하게 제어하는 것에 의해, 본 발명에 관한 복합형 MOSFET의 드레인단자ㆍ소오스단자 사이는 정부 모두 내압을 갖게할 수 있다. 즉 제1 MOSFET의 게이트를 새로 복합형 MOSFET의 게이트단자로 함과 동시에 이 게이트단자와 제2 MOSFET의 게이트 사이에 입력전달수단을 마련하고, 또 드레인단자와 소오스단자 사이의 전압 또는 드레인단자와 제1 MOSFET의 드레인 사이의 전압을 입력으로 하고 출력을 제2 MOSFET의 게이트에 접속한 부전압 검출구동수단을 마련한다.
이 복합형 MOSFET의 드레인단자에 정의 전압을 인가하고, 게이트단자에 스레쉬홀드 이상의 전압을 인가하면, 제1 MOSFET가 온함가동시에 입력 전달수단을 거쳐서 제2 MOSFET도 충분히 온하여 복합형 MOSFET로 해도 정상적으로 온동작한다. 게이트단자의 전위를 0볼트로 하면, 드레인단자에 정의 전압을 인가해도 소오스단자측에 접속배치된 제1 MOSFET가 차단 상태로 되므로, 복합형 MOSFET로 해도 차단상태로 된다. 이 때 입력전달수단은 드레인단자에서 부전압검출구동수단을 거쳐서 게이트단자로 흐르는 전류를 저지하도록 동작한다.
한편, 복합형 MOSFET의 드레인단자에 부의 전압이 인가되면, 제1 MOSFET의 드레인ㆍ본체 사이의 기생다이오드에 전류가 흐르지만, 부전압검출구동수단은 이 전류가 흐르는 것에 의해서 발생하는 부전위를 검출하고, 복합형 MOSFET의 드레인단자측에 접속배치된 제2 MOSFET의 게이트를 차단하도록 구동한다. 따라서, 드레인단자에 부전압이 인가된 경우에는 제2 MOSFET가 드레인 단자와 소오스단자 사이의 전류를 차단하여 복합형 MOSFET로 해도 차단상태로 되어 부의 내압을 갖게 된다.
부전압검출구동수단은 제 1 및 제 2 저항의 직렬회로 등으로 이루어지는 검출수단과 검출수단의 출력에 따라서 제2 MOSFET를 오프하도록 구동하는 제3 MOSFET로 구성되고, 검출수단은 드레인단자가 소오스단자에 대해서 부의 전위로 된 경우에 제1 MOSFET의 기생다이오드를 거쳐서 소오스단자의 전압 또는 제1 MOSFET의 기생다이오드를 거쳐서 흐르는 전류에 의해서 발생하는 전압을 제3 MOSFET의 게이트에 인가해서 제3 MOSFET를 온하도록 동작한다. 제3 MOSFET는 상기 검출수단의 인가전압에 의해서 온하는 것에 의해, 제2 MOSFET의 게이트ㆍ소오스 사이치 전위를 스레쉬홀드 이하로 해서 제2 MOSFET를 오프하도록 동작한다.
또, 제4 및 제 5 MOSFET로 이루어지는 제1 스위치수단은 드레인단자의 전위가 소오스단자에 대해서 정의 전압이 인가되어 있는 경우에 제5 MOSFET가 오프하도록 전압이 제1 직렬회로와 제2 직렬회로에 의해 설정된다. 제1 스위치수단의 제5 MOSFET가 오프하는 것에 의해, 복합형 MOSFET의 드레인단자와 게이트단자 사이의 내압의 향상 및 누설전류의 저감을 도모할 수 있다.
또, 드레인단자에 정의 전압이 인가되어 있는 경우에 온해서 제1 스위치수단을 오프하도록 마련한 제2 스위치수단은 드레인단자와 소오스단자 사이의 전위가 불안정하더라도 확실하게 제1 스위치수단을 오프할 수 있으므로, 제 1 스위치수단의 오동작을 방지한다.
제2 MOSFET의 스레쉬홀드를 제1 MOSFET의 스레쉬홀드보다 낮게 설정하는 것에 의해, 게이트단자에서 입력전달회로를 거쳐서 구동되는 제2 MOSFET의 게이트전압이 실효적으로 저하해도 제2 MOSFET를 충분히 구동할 수 있으므로 복합형 MOSFET의 온저항을 저감할 수 있다.
또, 제1∼제3 MOSFET의 게이트ㆍ소오스사이에 마련한 게이트보호 다이오드는 게이트산화막의 손상을 억제하여 신뢰성을 향상시킨다.
또, 게이트단자의 전압저하를 클램프하는 다이오드는 드레인단자에 부의 전압이 인가된 경우에 게이트단자의 전압저하를 소정값으로 억제하므로, 게이트단자에 접속되는 게이트구동회로의 파괴를 방지할 수 있다.
과열보호회로 및 과전류보호회로는 각각 제1 MOSFET의 온도 및 전류를 검출하고, 소정의 온도 또는 소정의 전류를 초과하지 않도록 제1 MOSFET의 게이트전압을 제한하는 동작을 하고, 과전압보호회로는 복합형 MOSFET가 오프하고 있는 경우에 드레인단자전압을 모니터하고, 드레인에 인가되는 전압이 소정의 전압을 초과하는 경우에 복합형 MOSFET를 온해서 드레인단자전압을 내리도록 동작한다.
제1 MOSFET와 제2 MOSFET에 2중확산형의 종형 파워 MOSFET를 사용하고 저저항의 실리콘 반도체기판을 공통의 드레인기판으로 하는 것에 의해, 제1 및 제2 MOSFET의 드레인을 배선에 의해 접속하는 것이 불필요하게 된다.
또, 제1 및 제2 MOSFET는 2중 확산형의 종형 파워 MOSFET를 사용하고, 제3 MOSFET등 그 밖의 제어용 MOSFET는 횡형 MOSFET를 사용하고, 다이오드와 저항은 다결정 실리콘소자를 사용하는 것에 의해, 종래의 파워MOSFET 프로세스에 의해 원 칩으로 복합형 MOSFET를 실현할 수 있다. 또, 제1 MOSFET와 제 2 MOSFET 사이에 마련한 깊은 n형 확산층은 제1 MOSFET의 p형 본체영역과 제2 MOSFET의 p형 본체영역 사이에 존재하는 기생pnp트랜지스터동작이나 기생사이리스터동작을 저지한다. 이 결과, 복합형 MOSFET의 드레인ㆍ소오스간 내압 저하 또는 소수캐리어의 축적효과에 의한 지연을 방지할 수 있다.
제2 MOSFET 바로 아래의 저농도 드레인영역을 제1 MOSFET 바로 아래의 저농도 드레인영역보다 고농도로 하는 것에 의해, 복합형 MOSFET의 내압을 저하시키는 일 없이 온저항의 저감을 도모할 수 있다.
상기 과열보호회로의 온도검출소자를 제1 MOSFET의 소오스단자용 패드에 인접하는 활성영역상에 형성하는 것에 의해, 온도검출소자는 부하단락 이상시에 복합형 MOSFET의 가장 온도가 높아지는 장소와 가까와지므로, 검출감도가 향상하여 신뢰성을 높일 수 있다.
또, 제1 MOSFET의 활성영역 상에 소오스단자용 패드를 마련하고, 제2 MOSFET의 활성영역 상에 드레인단자용 패드를 마련하는 것에 의해, 트랜지스터 동작하지 않는 불필요한 패드전용 영역을 마련하는 일 없 패드 아래의 반도체영역도 유효하게 트랜지스터 동작영역으로서 이용할 수 있어 그만큼 온저항 또는 칩 면적을 저감할 수 있다.
패키지의 게이트단자용 리이드선을 칩의 한쪽의 측면으로까지 연장시킨 것에 의해, 상기 복합형 MOSFET의 반도체 칩을 실장하는 경우에 소오스용 본딩와이어나 드레인용 본딩와이어를 굵고 짧게 할 수 있음과 동시에 멀티와이어본딩도 용이하게 된다.
또, 복합형 MOSFET의 반도체칩을 패키지에 실장할 때 도전성의 금속층에 탑재하는 것에 의해, 제1 MOSFET의 드레인과 제2 MOSFET의 드레인 사이의 기생저항을 저감할 수 있음과 동시에 드레인전류의 분포도 균일하게 되므로 개개의 MOSFET부에서의 온저항도 저감할 수 있다. 또, 이 금속층을 방열휜에 접속시키는 것에 의해 패키지의 열저항을 저감할 수 있다.
상기의 어느 하나의 복합형 MOSFET를 사용해서 전지구동시스템을 구축하는 것에 의해, 전지의 역접속시의 파괴를 방지하기 위한 외부 부착 회로를 특별히 마련하지 않아도 복합형 MOSFET 자체가 부전압보호기능을 내장하고 있으므로, 역접속보호기능을 갖는 전지구동시스템을 온저항을 희생시키지 않고 용이하게 실현할 수 있다.
이하, 본 발명에 관한 복합형 MOSFET의 적합한 몇가지의 실시예에 대해서 도면을 사용해서 상세하게 설명한다.
＜실시예 1＞
제1도는 본 발명에 관한 복합형 MOSFET의 1실시예를 도시한 블럭회로도이다. 제1도에 있어서, (60)은 부전압보호회로를 갖는 복합형 MOSFET를 나타내며, 이 복합형 MOSFET(60)은 2개의 파워MOSFET(10), (11)과 전압비교회로(50) 및 전압전달회로(51)로 구성된다. 파워MOSFET(10)의 드레인과 파워MOSFET(11)의 드레인을 접속하고, 파워MOSFET(10)의 소오스를 복합형 MOSFET(60)의 소오스단자(0)로 하고, 파워MOSFET(10)의 게이트를 복합형 MOSFET(60)의 게이트단자(1)로 하고, 파워 MOSFET(11)의 소오스를 복합형 MOSFET(60)의 드레인단자(2)로 한다. 전압비교회로(50)의 반전입력단자는 파워MOSFET(10), (11)의 드레인접속부의 a측 또는 소오스단자(0)의 b측에 접속하고, 비반전입력단자는 드레인단자(2)에 접속하고, 출력은 파워MOSFET(11)의 게이트에 접속한다. 또, 파워MOSFET(10)은 온하고 있는 경우에는 수십 mΩ으로 매우 낮은 온저항이고 전압강하는 적으며, 오프해서 드레인ㆍ소오스 사이에 역방향의 전압이 인가되어 있는 경우에는 기생다이오드의 순방향 전압정도의 전위차밖에 없으므로, 반전입력단자가 a측에 접속되어 있어도 실질적으로 소오스단자(0)의 전위를 측정하고 있게 된다. 전압전달회로(51)의 입력은 게이트단자(1)에 접속되고, 출력은 파워MOSFET(11)의 게이트에 접속된다. 또한, 파워MOSFET(10), (11)의 소오스는 각각의 본체와 접속되어 있다.
이와 같이 구성되는 복합형 MOSFET(60)은 다음과 같이 동작한다. 복합형 MOSFET(60)의 게이트단자(1)이 0볼트에서는 파워MOSFET(10)이 오프상태로 되므로, 드레인단자(2)와 소오스단자(0)은 차단된다. 이 때, 전압전달회로(51)은 드레인단자(2)에서 게이트단자(1)로 전압비교회로(50)을 거쳐서 흐르는 누설전류를 차단 또는 제한하도록 동작한다. 게이트단자(1)이 고전위로 되면, 파워MOSFET(10)이 온한다. 이 때, 전압전달회로(51)을 거쳐서 파워MOSFET(11)의 게이트전압도 고전압으로 되어 온되므로, 복합형 MOSFET(60)으로서 보더라도 온된 상태로 된다.드레인단자(2)가 부전위로 된 경우 즉 소오스단자(0)의 전압보다 드레인단자(2)의 전압이 낮아지면, 전압비교회로(50)은 파워MOSFET(11)을 오프하도록 구동된다. 이 때문에, 드레인단자(2)가 부로된 경우에도 소오스단자(0)에서 드레인단자(2)로의 전류는 파워MOSFET(11)에 의해 차단되어 복합형 MOSFET(60)의 드레인 내압이 확보된다. 또한, 드레인단자(2)와 소오스단자(0) 사이의 전압을 정방향으로 증가시키는 경우에는 전압비교회로(50)의 출력도 항상 정방향으로 증가한다.
종래, 파워MOSFET(10)을 단독으로 사용한 경우에는 드레인ㆍ본체사이에 기생다이오드가 있으므로 드레인전압을 소오스전압보다 5V 정도 이상 내리면 과전류가 흘러 열적으로 파과한다는 문제가 있었지만, 본 실시예의 복합형 MOSFET에 의하면, 부전압에 대한 내압을 확보할 수 있으므로 과전류가 흘러 파괴되는 것을 저지할 수 있다. 본 실시예의 복합형 MOSFET는 통상의 파워MOSFET를 2개 사용하므로, 그만큼 온저항은 높아지지만, 상기한 바와 같이 드레인에 부전압이 인가되어도 파괴되는 일이 없는 부전압보호기능을 갖는 파워MOSFET로서 동작한다. 또한, 파워MOSFET는 상술한 종래기술과 같이 소오스본체를 분리하고 있지 않으므로 미세화가 가능하며, 칩 사이즈의 저감 및 온저항의 저감은 상기 종래기술의 소오스와 본체를 분리하는 경우에 비해서 용이하다.
제2도는 본 발명에 관한 복합형 MOSFET의 다른 실시예를 도시한 회로도이다. 또한, 제2도에 있어서, 제1도에 도시한 실시예1과 동일한 구성부분에 대해서는 동일한 참조부호를 붙여서 설명한다.
제2도에 있어서 복합형 MOSFET(61)은 각각 드레인 내압 60V, 온저항이 50mΩ인 파워MOSFET(10), (11)(파워MOSFET(11)은 드레인내압 30V라도 좋다)과 드레인내압이 20V인 MOSFET(12)로 구성된다. 파워MOSFET(10), (11)의 드레인끼리를 접속하고, 파워MOSFET(10)의 소오스를 복합형 MOSFET(61)의 소오스단자(0)으로 하고, 파워MOSFET(10)의 게이트를 복합형 MOSFET(61)의 게이트단자(1)로 하고, 파워MOSFET(11)의 소오스를 복합형 MOSFET(61)의 드레인단자(61)로 하고 있다. 또한, 본 실시예는 제1도에 있어서의 전압비교회로(50)의 반전입력단자가 a측에 접속되어 있는 경우의 구체적인 하나의 회로의 구성예이다.
MOSFET(12)의 소오스는 드레인단자(2)에 접속되고, 드레인은 파워MOSFET(11)의 게이트에 접속됨과 동시에 다이오드열(13)과 2kΩ의 저항(14)의 직렬회로를 거쳐서 게이트단자(1)에 접속된다. MOSFET(12)의 게이트는 10kΩ의 저항(15)를 거쳐서 드레인단자(2)에 접속됨과 동시에 5kΩ의 저항(16)을 거쳐서 파워MOSFET(11)의 드레인에 접속된다. 또, 다이오드열(13)의 기생저항이 크고, 순방향 전류특성에 저항(14)를 삽입한 것에 필적하는 저항분이 나타나는 경우에는 저항(14)를 생략하는 것도 가능하다.
또, 파워MOSFET(10), (11) 및 MOSFET(12)의 게이트ㆍ소오스사이에는 각각 내압 ±20V의 보호다이오드(17), (18) 및 (19)가 접속된다. 본 실시예에서는 다이오드열(13)은 내압이 10V인 소자를 4개 직렬로 접속하고 있다. 물론, 내압이 40V인 다이오드이면 1개라도 좋다. 또, 각 MOSFET(10), (11), (12)의 소오스는 각각의 본체와 접속되어 있다. 여기에서, MOSFET(12)와 저항(15), (16)은 전압비교회로(50)을 구성하고, 다이오드(13)과 저항(14)는 전압전달수단(51)을 구성한다. 이와 같이구성되는 복합형 MOSFET(61)의 동작에 대해서, 이하 설명한다.
게이트단자(1)에 정의 전압(예를 들면 10V)이 인가되면 파워MOSFET(10)과 파워MOSFET(11)은 모두 온하므로, 복합형 파워MOSFET(61)의 온저항은 100mΩ으로 된다. 이 때, 파워MOSFET(10)의 온저항은 50mΩ으로 낮으므로 파워MOSFET(10)의 드레인전압은 낮다. 또, 파워MOSFET(11)의 드레인ㆍ소오스간 전압은 저항(15)와 저항(16)에 의해 분할되어 MOSFET(12)의 게이트에 인가되지만, 파워MOSFET(11)의 온저항도 50mΩ으로 낮으므로 MOSFET(12)는 오프로 된다. 이 때문에, 게이트단자(1)에서 드레인단자(2)로의 누설전류는 차단된다. 이와 같이 파워MOSFET(10), (11)이 온인 경우에는 외부에서 신호를 인가하는 일 없이 자동적으로 MOSFET(12)는 오프되고 있다.
게이트단자(1)을 0볼트로 하면, 파워MOSFET(10)이 오프로 되므로, 드레인단자(2)가 고전위라도 드레인단자(2)와 소오스단자(0) 사이는 차단된다. 본 실시예의 복합형 MOSFET(61)의 정의 드레인내압은 파워MOSFET(10)의 드레인내압에 의해 결정되고 60V이다. 단, 다이오드(13)은 드레인단자(2)의 전압VDD가 다이오드(13)의 내압BV13(=40V)이상으로 되면 항복하므로, 드레인단자(2)에서 게이트단자(1)로는 다음식으로 나타내는 누설전류가 흐른다. 또한, 식중에서 저항(14), (15), (16)의 저항값은 각각 R0, R1, R2로 나타낸다.
｜식1｜
여기에서, Vf12는 MOSFET(12)의 드레인ㆍ본체 사이의 다이오드의 순방향 전압강하이다. 식(1)에서 다이오드열(13)의 내압이 파워MOSFET(10)의 드레인내압보다 낮은 경우에 저항(14)의 저항값R0을 적당히 선택하는 것에 의해서 드레인단자(2)에서 게이트단자(1)로의 누설전류를 저감할 수 있다는 것을 알 수 있다. 또, 다이오드열(13)을 게이트단자(1)과 MOSFET(12)의 드레인 사이에 삽입한 것에 의해, 복합형 MOSFET(61)의 드레인단자와 게이트단자 사이의 내압을 적어도 다이오드열(13)의 내압분은 확보하고 있다.
드레인단자(2)의 전압VDD가 부로 된 경우에는 소오스단자(0)에서 파워MOSFET(10)의 드레인ㆍ본체간 다이오드(순방향 전압강하를 Vf10으로 한다), 저항(15) 및 저항(16)을 통해서 드레인단자(2)에 다음식으로 표시되는 전류가 흐른다.
｜식2｜
이 식(2)로 표시되는 전류가 저항(15)에 흐르는 것에 의해 발생하는 전압에 의해서, 외부에서 신호를 인가하는 일 없이 자동적으로 MOSFET(12)가 온하여 파워MOSFET(11)을 오프상태로 한다. 본 실시예의 복합형 MOSFET(61)의 부의 드레인내압은 MOSFET(12)의 게이트ㆍ소오스간 내압에 의해 결정되고, 상기 수치예에서는 MOSFET(12)의 게이트ㆍ소오스 사이의 보호다이오드(19)의 내압이 20V이므로(R1+R2)/R1배, 즉 1.5배되어 -30V이다. 게이트단자(1)에서 드레인단자(2)에는 저항(14)를 통해서 근사적으로 다음식으로 표시되는 전류가 흐른다.
｜식3｜
여기에서 RON12는 MOSFET(12)의 온저항이다. 식(3)에서 게이트단자(1)에서 드레인단자(2)로 흐르는 전류의 상한값은 게이트단자(1)과 소오스단자(0)사이의 전압VGS가 0V일 때 약 15mA이고, VGS가 20V인 경우에도 약 25mA이다. 이 때문에, 드레인단자(2)에 -30V까지 인가되어도 발열에 의해 소자가 파괴되는 일은 없다. 즉, 본 실시예의 복합형 MOSFET(61)에서는 정의 드레인내압이 60V, 부의 드레인내압이 -30V를 달성할 수 있다. 여기에서는 부의 드레인전압을 정의 드레인 전압보다 1/2정도의 낮은 값을 가정해서 계산하고 있지만, 이것은 배터리가 역 접속된 경우에는 파워MOSFET의 드레인ㆍ소오스 사이에는 고전압이 인가되지 않기 때문이다. 본 시산에 의해, 복합형 MOSFET(61)의 드레인ㆍ소오스 사이에 배치하는 12V 또는 24V의 전지를 실수로 반대로 접속한 경우에도 파괴를 방지할 수 있는 효과가 있다는 것을 확인할 수 있다. 또, 식(1)에서 저항(14)에는 드레인단자(2)의 전압이 부로 된 경우의 게이트단자(1)에서 드레인단자(2)로의 전류를 저감하는 효과도 갖는다는 것이 명백하다.
또, 파워 MOSFET(11)의 스레쉬홀드는 파워MOSFET(10)의 스레쉬홀드와 동일하게 설정해도 상관없지만, 파워MOSFET(11)을 구동하는 게이트전압은 다이오드열(13)에 의해 실효적으로 저하하므로, 파워MOSFET(10)의 스레쉬홀드보다 낮게 설정하는 것이 파워MOSFET(11)의 온 저항을 저감하는데 있어서 바람직하다. 또한, 본 실시예에서 사용한 저항값, 내압값, 온저항값 등의 수치는 1예로서, 물론 이것에 한정되는 것은 아니다.
종래기술에서 설명한 소오스와 본체를 분리하고, 소오스와 드레인의 전위관계에 의해 외부로 부터의 제어신호에 의해서 본체전위를 전환하고 제어해서 부의 드레인내압을 갖게하는 경우에는 소오스와 본체를 접속한 통상의 파워MOSFET에 비해 칩 사이즈가 상당히 커져 미세화가 곤란하다. 이에 비해, 본 발명에 관한 복합형 MOSFET는 외부에서 제어신호를 인가할 필요가 없어 자동적으로 부의 드레인내압을 갖게할 수 있다. 또, 이 복합형 MOSFET는 소오스와 본체를 접속한 통상의 파워MOSFET를 사용하는 구성이므로, 미세화가 가능한 구조이기 때문에 미세프로세스를 사용하면 칩 사이즈 또는 온저항을 더욱 작게하는 것도 가능하다.
＜ 실시예 3 ＞
제3도는 본 발명에 관한 복합형 MOSFET의 또 다른 실시예를 도시한 회로도이다. 제3도에 있어서, 제2도에 도시한 실시예2와 동일한 구성부분에 대해서는 설명의 편의상 동일 부호를 붙여서 그 상세한 설명은 생략한다. 즉, 본 실시예의 복합형 MOSFET(62)는 저항(15)를 제거하여 간략화하고 있는 점이 실시예2의 복합형 MOSFET(61)과 상이하다. 또한, 본 실시예는 제1도에 있어서의 전압비교회로(50)의 반전입력단자가 a측에 접속되어 있는 경우의 회로구성예이다.
본 실시예의 경우, 저항(15)가 없으므로, 게이트단자(2)가 부로 된 경우에MOSFET(12)의 게이트에 실시예2의 경우와 비교해서 높은 전압이 인가된다. 이 때문에, 파워MOSFET(11)을 차단하는 능력을 향상시킬 수 있다는 효과가 있다. 게이트단자(2)의 저하에 의해 다이오드(19)가 항복한 후에는 저항(16)에 다이오드(19)의 하기식(4)로 표시되는 브레이크다운전류I19가 흐른다. 이것에 의해, 다이오드(19)와 저항(16)으로 이루어지는 경로의 내압을 확보한다.
｜식4｜
여기에서, BV19는 다이오드(19)의 내압이다. I19의 최대값을 실시예 2의 경우와 동일한 2mA로 한 경우에는 다이오드(19)와 저항(16)으로 이루어지는 경로의 내압도 실시예2의 경우와 동일한 30V로 된다. 이와 같이 실시예2와 마찬가지로, 외부로 부터의 신호를 인가하는 일없이 드레인단자가 부로 된 경우에는 MOSFET(12)를 자동적으로 온 할수 있음과 동시에 복합형 MOSFET(62)에 부의 내압을 갖게할 수 있다.
또한, 드레인단자(2)가 부로 되었을 때, 부방향 내압으로서 다이오드(19)의 내압을 초과하는 전압값이 요구되지 않는 경우에는 저항(16)을 단락해서 MOSFET(12)의 게이트와 파워MOSFET(11), (12)의 드레인을 직접 접속해도 좋다.
＜ 실시예 4 ＞
제4도는 본 발명에 관한 복합형 MOSFET의 또 다른 실시예를 도시한 회로도이다. 제4도에 있어서, 제3도에 도시한 실시예3과 동일한 구성부분에 대해서는 설명의 편의상 도일부호를 붙여서 그 상세한 설명은 생략한다. 즉, 본 실시예의 복합형 MOSFET(63)은 파워MOSFET(11)의 게이트를 다이오드열(13)과 저항(14)와의 접속점에 접속 배치하고 있는 점이 실시예3과 상이하다. 또한, 본 실시예는 제1도에 있어서의 전압비교회로(50)의 반전입력단자가 a측에 접속되어 있는 경우의 회로구성예이다.
본 실시예에 있어서도 실시예2, 3에서 설명한 식(1), 식(2) 및 식(4)가 성립한다. 본 실시예의 구성에서는 다이오드열(13)에 사용하는 다이오드수를 증가시키면, 복합형 MOSFET(63)의 드레인단자(2)가 부로 된 경우에 파워MOSFET(11)을 오프하기 어렵게 되지만, 게이트단자(1)에서 파워MOSFET(11)의 게이트로의 전압전달속도가 빨라지고 전압강도도 감소한다. 이 때문에, 실시예3의 경우에 비해 고속ㆍ저전압구동에 적합하다는 잇점이 있다. 따라서, 다이오드열(13)의 수 및 접속장소는 상기 특성을 고려해서 선택하면 좋다. 또, 제4도에서는 다이오드열(13)의 다이오드수가 1개인 경우를 나타내었다. 또, 드레인단자(2)가 부로 된 경우의 부방향 내압으로서 다이오드(19)의 내압을 초과하는 전압값이 요구되지 않는 경우, 저항(16)을 단락해도 좋은 것은 실시예3과 마찬가지이다.
＜ 실시예 5 ＞
제5도는 본 발명에 관한 복합형 MOSFET의 또 다른 실시예를 도시한 회로도이다. 제5도에 있어서, 제2도에 도시한 실시예2와 동일한 구성부분에 대해서는 설명의 편의상 동일부호를 붙여서 그 상세한 설명은 생략한다. 즉, 본 실시예의 복합형 MOSFET(64)는 MOSFET(12)의 게이트가 다이오드열(20)과 저항(22)의 직렬회로를 거쳐서 드레인단자(2)에 접속됨과 동시에 저항(23)과 다이오드열(21)의 직렬회로를 거쳐서 소오스단자(0)에 접속되어 있는 점이 실시예2의 구성과 상이하다. 또한, 본 실시예는 제1도에 있어서의 전압비교회로(50)의 반전입력단자가 b측에 접속되어 있는 경우의 회로구성예이다.
이와 같이 구성되는 복합형 MOSFET(64)에 있어서, 다이오드열(20), (21)은 드레인단자(2)의 정방향의 내압을 확보하기 위해 마련되고, 저항(23)은 드레인단자(2)의 부방향의 내압을 MOSFET(12)의 게이트ㆍ소오스간 내압보다 높게 하기 위해 마련되어 있다. 또, 저항(22)는 드레인단자(2)가 부로 된 경우에 MOSFET(12)를 온시키고, 게이트단자 1)에서 드레인단자(2)로의 누설전류를 저감하기 위해 마련되어 있다.
또한, 본 실시예의 복합형 MOSFET(64)에 있어서도 제2도의 실시예와 마찬가지의 효과를 갖는 것은 물론이다. 또, 저항(22)와 다이오드(20)의 직렬회로는 본 실시예의 복합형 MOSFET(64)가 온해서 드레인단자(2)가 소오스단자(0)의 전위와 거의 동일하게 되었을 때 게이트단자(1)에서 드레인단자(2)로 흐르는 전류를 신속하게 저감하기 위해 MOSFET(12)를 즉시 오프할 필요가 없는 경우에는 생략할 수 있고, 다이오드열(21)의 내압이 충분히 높은 경우에는 저항(23)을 단락해도 좋다. 또, 다이오드열(21)은 1개의 다이오드에서 소요되는 내압이 충분히 있으면, 제5도에 도시한 바와 같이 여러개의 다이오드를 사용해서 직렬접속할 필요는 없다.
＜ 실시예 6 ＞
제6도는 본 실시예에 관한 복합형 MOSFET의 다른 실시예를 도시한 회로도이다. 제6도에 있어서, 제5도에 도시한 실시예5와 동일한 구성부분에 대해서는 설명의 편의상 동일 부호를 붙여서 그 상세한 설명은 생략한다. 즉, 본 실시예의 복합형 MOSFET(65)는 소오스 끼리와 게이트끼리를 접속한 MOSFET(12a)와 MOSFET(12b)로 이루어지는 스위치회로SW1을 MOSFET(12) 대신에 접속 배치함과 동시에 소오스끼리와 게이트끼리를 접속한 MOSFET(23a)와 MOSFET(23b)로 이루어지는 스위치회로SW2를 MOSFET(12a)의 드레인ㆍ게이트 사이에 접속하고, MOSFET(23a), (23b)의 게이트를 드레인단자(2)에 접속배치하고 있는 점이 실시예5와 상이하다. 또한, 본 실시예는 제1도에 있어서의 전압비교회로(50)의 반전입력단자가 b측에 접속되어 있는 경우의 회로구성예이다.
이와 같이 구성한 복합형 MOSFET(65)에 있어서, 스위치회로SW1은 게이트단자(1)이 0볼트이고 드레인단자(2)의 전압이 고전위일 때 오프로 되도록, 저항(22), (23)의 각 저항값 및 다이오드열(20), (21)을 설정해 둔다. 또, 스위치회로SW2는 드레인단자의 전위가 고전위일 때에는 온하므로, 스위치회로SW1의 MOSFET(12b)의 게이트 소오스간 전위를 스레쉬홀드 이하로 해서 스위치회로SW1이 확실하게 오프할 수 있도록 작용한다. 따라서, 드레인단자(2)와 소오스단자(0) 사이의 전위가 불안정하여 오동작하기 쉬운 경우에도 스위치회로SW1을 확실하게 오프시킬 수 있다. 스위치회로SW1이 오프하는 것에 의해, 드레인단자(2)와 게이트단자(1)의 내압을 실시예5의 MOSFET(12)의 기생다이오드의 순방향 전압만큼의 경우보다도MOSFET(12b)의 드레인 소오스간 내압분의 전압만큼, 이 경우 약 20V 내압을 높게할 수 있으므로, 다이오드열(13)에 사용하는 다이오드의 수를 2개 줄여 고속이고 저전압으로 구동시킬 수 있다.
물론, 드레인단자(2)에 부의 전압이 인가된 경우에는 스위치회로SW1이 온하고 스위치회로SW2가 오프하기 때문에, 파워MOSFET(11)이 오프해서 드레인단자(2)에서 소오스단자(0)으로 흐르는 전류를 차단하므로, 복합형 MOSFET(65)의 부의 드레인내압이 확보된다. 또한, 본 실시예의 복합형 MOSFET(65)에서는 상기 2조의 스위치회로 SW1, SW2는 각각 2개의 MOSFET의 소오스끼리를 접속하고 있지만, 드레인끼리를 접속해도 마찬가지의 효과를 얻을 수 있다. 또, 저항(22)와 다이오드(20)의 직렬회로는 본 실시예의 복합형 MOSFET(65)가 온해서 드레인단자(2)가 소오스단자(0)의 전위와 거의 동일하게 되었을 때 게이트단자(1)에서 드레인단자(2)로 흐르는 전류를 신속하게 저감하기 위해 스위치회로SW1을 즉시 오프시킬 필요가 없는 경우에는 생략할 수 있으며, 다이오드열(21)의 내압이 충분히 높은 경우에는 저항(23)을 단락해도 좋은 것은 실시예5와 마찬가지이다. 또, 다이오드열(21)은 1개의 다이오드에서 소요되는 내압이 얻어지고, 게다가 스위치회로SW1의 동작을 상기한 바와 같이 설정할 수 있는 경우에는 여러개의 다이오드의 직렬 접속으로 할 필요는 없다.
＜ 실시예 7 ＞
제7도는 본 발명에 관한 복합형 MOSFET의 또 다른 실시예를 도시한 회로도이다. 제7도에 있어서, 제2도에 도시한 실시예2와 동일한 구성부분에 대해서는 설명의 편의상 동일 부호를 붙여서 그 상세한 설명은 생략한다. 즉, 본 실시예의 복합형 MOSFET(66)은 단자(4), (5)를 마련해서 다이오드열(13) 대신에 1개로 내압 60V가 얻어지는 벌크의 pn접합다이오드(131)을 접속하고 있는 점 및 보호다이오드(17) 대신에 다이오드열(171)을 사용하고 있는 점이 상이하다. 또한, 본 실시예는 제1도에 있어서의 전압비교회로(50)의 반전입력단자가 a측에 접속되어 있는 경우의 회로구성예이다.
이와 같이 복합형 MOSFET(66)을 구성하는 것에 의해, 본 회로구성을 집적화하는 경우에는 다이오드(131)의 칩과 제7도중에 점선으로 둘러싸인 부분의 칩의 멀티칩으로 된다. 또한, 지금까지의 실시예1∼실시예6의 회로구성예는 원칩으로도 실현가능하다. 따라서, 본 실시예의 경우에는 다이오드(131)을 다른 소자와 동일 반도체칩상에 공존시키는 것이 곤란하게 되지만, 게이트단자(1)에 인가한 전압이 다른 실시예보다 적은 게이트전압강하로 파워MOSFET(11)에 인가할 수 있다. 이 때문에, 파워MOSFET(11)의 온저항을 낮추기 쉬워진다는 효과가 있다. 물론, 본 실시예의 다이오드(131)을 동일 패키지에 실장해서 다른 실시예와 마찬가지로 3단자의 복합형 MOSFET(66)으로서 사용하는 것이 가능하다. 그 경우, 단자(3) 및 단자(4)는 각각의 칩상에 본딩패드로서 마련하고 본딩와이어로 접속할 수 있도록 구성해도 좋다.
또, 파워MOSFET(10)의 게이트보호용 다이오드로서 다이오드열(171)을 사용하고 있지만, 이 다이오드열(171)은 실시예2∼실시예6의 보호다이오드(17)과 비교하면 부의 게이트내압을 확보하기 위한 다이오드부가 제거되어 있다. 이것은 다음과 같은 목적에 기인한 것이다. 제2도에 도시한 실시예2에서 설명한 바와 같이 드레인단자(2)에 -30V의 부전압이 인가되면, 게이트단자(1)에서 15mA 정도의 전류가 흐른다. 그러나, 복합형 MOSFET(66)의 게이트단자(1)에 접속되는 게이트구동회로(도시하지 않음)에 15mA 이상의 전류공급능력이 없는 경우에는 드레인단자(2)에 인가되는 드레인전압이 부로 됨과 동시에 게이트구동회로의 출력전압도 낮아져 최악의 경우에는 게이트구동회로가 파괴될 우려가 있다. 그래서, 드레인단자(2)에 인가되는 전압이 부로 되었을 때 게이트단자(1)의 전압을 -1V 정도로 클램프해서 게이트단자(1)에 접속되는 게이트구동회로를 보호하기 위해 파워MOSFET(10)의 게이트보호용 다이오드로서 부의 게이트내압을 확보하기 위한 다이오드부분을 제거한 다이오드열(171)을 사용하고 있다. 또한, 본 실시예에 있어서도 부의 드레인내압을 갖고 실시예2와 마찬가지의 효과를 얻을 수 있는 것은 물론이다. 또, 저항(15), (16)에 대해서는 실시예3, 4에서 기술한 바와 같이, 경우에 따라서는 저항(15)를 삭제하거나 저항(16)을 단락하거나 할 수 있고, 저항(14)에 대해서는 실시예에서 기술한 바와 같이 외부부착 다이오드(131)의 순방향의 저항분이 저항(14)의 저항값에 상당하는 정도 있는 경우에는 생략할 수 있다.
＜ 실시예 8 ＞
제8도는 본 발명에 관한 복합형 MOSFET의 또 다른 실시예를 도시한 블럭회로도이다. 제8도에 있어서, 제1도에 도시한 실시예1과 동일한 구성부분에 대해서는 설명의 편의상 동일 부호를 붙여서 그 상세한 설명은 생략한다. 즉, 본 실시예의복합형 MOSFET(70)은 과열보호회로, 과전류보호회로 및 과전압보호회로를 내장시키는 것에 의해, 제1도∼제7도에 도시한 복합형 MOSFET(60)∼(66)의 신뢰성 향상을 도모하도록 한 것으로서, 파워MOSFET(10)을 파워MOSFET(10a)와 (10b)로 분할해서 파워MOSFET(102)의 소오스를 소오스단자(0)으로 함과 동시에, 전압비교회로(53), 전압전달회로(54), 온도비교회로(55) 및 전류비교회로(56)을 새로 마련하고 있는 점이 제1도의 블럭회로도와 상이하다. 여기에서 파워MOSFET(10b)의 크기는 파워MOSFET(10a)의 1/k로 한다.
파워MOSFET(10a), (10b)의 게이트와 전압전달회로(51)와의 접속점과 게이트단자(1) 사이에 전압전달회로(54)가 삽입되고, 이 전압전달회로(54)에는 전압비교회로(53), 온도비교회로(55) 및 전류비교회로(56)의 각 출력이 인가되도록 구성된다. 또한, 실시예1과 마찬가지로 전압비교회로(50)의 반전입력단자는 파워MOSFET(10), (11)의 드레인접속부의 a측 또는 소오스단자(0)의 b측에 접속하고, 비반전입력단자는 드레인단자(2)에 접속하며, 출력은 파워MOSFET(11)의 게이트에 접속한다.
전압전달회로(54)는 게이트단자(1)에 인가된 게이트전압을 다음단으로 전달하는 작용 이외에 온도비교회로(55) 및 전류비교회로(56)의 동작시에 게이트단자(1)과 파워MOSFET(10a), (10b)의 게이트 사이에 전압강하를 발생시키는 작용을 한다.
온도비교회로(55)는 칩온도, 특히 파워MOSFET(10a)영역의 칩온도Tchip를 모니터해서 칩온도Tchip이 임계온도Tmas에 도달한 경우에 파워MOSFET(10A)를 오프해서 드레인전류IDS를 차단하도록 동작하며, 칩온도의 상승을 억제하는 과열보호회로로서 작용한다. 또, 전류비교회로(56)는 소오스단자(0)으로 흐르는 드레인전류IDS의 1/k의 전류와 최대 드레인전류IDSmax의 1/k의 전류를 비교하는 것에 의해 드레인전류IDS가 최대 드레인전류IDSmax이하로 되도록 제어하는 과전류보호회로로서 작용한다. 또, 전압비교회로(53)은 복합형 MOSFET(70)이 오프상태에서의 드레인단자(2)의 전압VDD를 모니터하고, 드레인단자(2)의 전압VDD가 규정의 최대 드레인전압VDDmax이상으로 된 경우에 파워MOSFET(10)의 게이트전압을 올려 온시키는 것에 의해 드레인단자(2)의 전압이 규정전압 이상으로 되는 것을 방지하는 과전압보호회로로서 작용한다. 이와 같이 각종 보호회로는 파워MOSFET(10)에 대해서 작용하는 것에 의해 복합형 MOSFET(70)의 보호를 실행할 수 있다. 또한, 본 실시예의 복합형 MOSFET(70)도 부의 드레인내압을 갖는 것은 물론이다.
＜ 실시예 9 ＞
제9도는 본 발명에 관한 복합형 MOSFET의 또 다른 실시예를 도시한 회로도이다. 제9도에 있어서, 제8도에 도시한 실시예8과 동일한 구성부분에 대해서는 설명의 편의상 동일 부호를 붙여서 설명한다. 제9도는 제8도에 도시한 블럭회로의 구체적 회로구성의 1예이다.
본 실시예의 복합형 MOSFET(71)에서는 전압비교회로(50)은 게이트ㆍ소오스사이에 보호다이오드(19)를 갖는 MOSFET(12)로 구성되고, 제8도에 도시한 전압비교회로(50)의 반전입력단자가 a측에 접속되어 있는 경우의 회로구성예이다. 또, 저항(16)은 부방향 내압으로서 보호다이오드(19)의 내압을 초과하는 전압값이 요구되지 않은 경우에는 단락해도 좋다. 전압전달회로(51)은 다이오드열(13)과 저항(14)의 직렬회로로 구성되고, 전압비교회로(53)은 다이오드열(28)과 다이오드열(29)의 직렬회로로 구성되며, 전압전달회로(54)는 저항(34)로 구성된다. 또한, 다이오드열(28)은 드레인단자(2)에 규정 이상의 고전압이 인가되게 되면, 파워MOSFET(10)을 온시키는 과전압보호다이오드로서 작용하고, 다이오드열(29)는 게이트단자(1)에서 드레인단자(2)로의 누설전류를 방지하는 작용을 한다. 물론, 다이오드열(13), (28), (29)는 각각 1개의 다이오드에서 소요되는 내압이 얻어지는 경우에는 다이오드 1개로 구성해도 좋고, 다이오드열(13)의 순방향의 저항분이 크고 저항(14)의 저항값에 상당하는 정도 있는 경우에는 저항(14)를 생략할 수 있다.
또, 온도비교회로(55)는 MOSFET(27), 다이오드열(30), 다이오드(31), 저항(33) 및 저항(35)로 구성되고, 게이트단자(1)과 소오스단자(0) 사이에 접속된 저항(33)과 다이오드(31)의 직렬회로는 게이트단자(1)에 전압이 인가되면 다이오드(31)과 저항(33)의 접속점에 정전압Vz를 발생한다. 이 정전압Vz는 다이오드(31)과 병렬 접속된 다이오드열(30)과 저항(35)의 직렬회로에 부가된다. 칩온도가 상승하면 온도검출용의 다이오드열(30)의 순방향 전압이 저하하고, 소정의 온도이상으로 상승하면 다이오드열(30)과 저항(35)의 접속점을 거쳐서 인가되는 게이트전압이 MOSFET(27)의 스레쉬홀드를 초과하여 MOSFET(27)이 온하는 것에 의해서 파워MOSFET(10)이 차단된다.
또, 전류비교회로(56)은 MOSFET(26)과 저항(32)로 구성된다. MMOSFET(10b)의 소오스와 복합형 MOSFET의 소오스단자(0) 사이에 접속된 저항(32)에는 MOSFET(10a)의 1/k(여기에서, k의 값은 예를 들면 1000)의 드레인전류가 흐른다. MOSFET(26)의 소오스ㆍ게이트 사이에 이 저항(32)를 접속하고, 드레인을 MOSFET(10)의 게이트에 접속하는 것에 의해, 드레인전류IDS가 규정 전류 이상 흐르면 저항(32)의 양끝의 전압이 높아지고 MOSFET(26)의 게이트전압이 상승해서 드레인 전류IDS를 제한하도록 작용한다.
본 실시예의 복합형 MOSFET(71)도 실시예8과 마찬가지로 부의 드레인내압을 가짐과 동시에 상기 각종 보호회로를 갖는다. 또한, 본 실시예의 경우에는 보호다이오드(19), MOSFET(12) 및 저항(14)의 소자정수에 의해서는 다이오드(28), (29)가 없어도 과전압보호가 작용하도록 할 수 있다.
＜ 실시예 10 ＞
제10도는 제1도∼제5도 및 제7도∼제9도에 도시한 본 발명에 관한 복합형 MOSFET를 구성하는 파워MOSFET(10), (11), MOSFET(12) 및 실리콘 다이오드열(13)의 1실시예를 도시한 단면구조도이다. 제10도에 있어서, (100)은 안티몬 또는 비소를 불순물로 하는 저저항, 예를 들면 0.02Ωㆍcm(안티몬) 또는 0.002Ωㆍcm(비소)의 n형 실리콘 반도체기판을 나타내고, 이 반도체기판(100)상에 1∼2Ωㆍcm의 n형 에피택셜층(101)이 10㎛ 형성되어 있다. 파워MOSFET(10)의 형성부분은 50nm의 게이트산화막(106)상에 형성된 다결정 실리콘 게이트층(107a)의 패턴 사이에 5㎛정도의 깊은 p형 확산층(104), 본체로 되는 2㎛정도의 p형 확산층(108), 본체와 알루미늄전극층(113)의 옴 접촉을 취하기 위한 예를 들면 깊이 0.5㎛, 도즈량 1 ×1015cm-2(붕소)의 고농도 p형 확산층(110), 소오스용의 0.4㎛, 도즈량 1 ×1016cm-2(비소)의 고농도 n형 확산층(111)이 형성되고, 다결정 실리콘게이트층(107a) 상에는 절연층(112)를 거쳐서 소오스전극으로 되는 알루미늄전극층(113)이 형성되어 있다. 드레인은 n형 에피택셜층(101), n형 반도체기판(100)을 사용하여 드레인전극으로 되는 드레인전극층(115)를 n형 반도체기판(100)의 이면 전면에 형성하는 것에 의해서 종형의 파워MOSFET(10)을 구성하고 있다.
실리콘다이오드열(13)의 형성부분은 두께 1㎛의 절연막(105)상에 형성한 다결정 실리콘을 사용하여 중심이 도즈량 1 ×1015cm-2(붕소)인 고농도 p형 영역층(107d), 그 주변에 도즈량 5 ×1013cm-2(붕소)인 저농도 p형 영역층(107c)를 거쳐서 도즈량 1 ×1016cm-2(비소)인 고농도 n형 영역층(107b)를 링형상으로 마련하고 있다. 이 때문에, pn접합의 단락부에서의 내압 저하가 없다는 특징이 있다. 이것을 여러개 형성하여 알루미늄전극패턴으로 이어서 다이오드열(13)을 구성해도 좋고, 또 바깥쪽에 (107d), (107c), (107b)의 링을 반복해서 형성하여 다이오드열(13)을 구성해도 좋다.
MOSFET(12) 형성부분은 p형 확산층(104) 영역에 본체로 되는 p형확산층(108), 본체와 알루미늄전극층(113)의 옴 접촉을 취하기 위한 고농도 p형 확산층(110), 소오스용의 고농도n형 확산층(111)에 의해 소오스를 형성하고, p형 확산층(104) 영역상에 게이트산화막(106)을 거쳐서 다결정 실리콘 게이트층(107a)에서 게이트전극을 구성한다. 드레인층은 p형 확산층(104)영역에 드레인내압 향상을 위한 도즈량 5 ×1012cm-2(인)의 저농도 n형 확산층(109)와 고농도 n형 확산층(111)에 의해 구성하고, 드레인전극은 고농도n형 확산층(111)의 표면에서 알루미늄전극층(113)에 의해서 추출하여 횡형 MOSFET(12)를 구성한다.
파워MOSFET(11)은 파워MOSFET(10)과 동일한 구조의 종형 파워MOSFET를 구성하고, 드레인층(100), 드레인전극(115)는 공통이다. 양자의 파워MOSFET(10), (11)의 각각의 p형 본체영역(108) 사이에 존재하는 기생 pnp트랜지스터동작이나 사이리스터동작을 절연막(105)의 하부에 반도체기판(100)에 도달할 정도의 깊은 시트저항 5Ω/□의 저저항의 고농도 n형 확산층(103)을 형성하는 것에 의해 방지하고 있다. 또, 이 깊은 저저항의 고농도 n형 확산층(103)에 의해 출력(드레인단자(2))와 접지(소오스단자(0)) 사이의 내압저하 및 n형 에피택셜층(101)에 소수캐리어가 축적되는 것에 의한 스위칭의 지연을 방지하고 있다.
이와 같이 종형 파워MOSFET(10), (11), 횡형 MOSFET(12), 실리콘 다이오드열(13) 등을 구성함과 동시에 다결정 실리콘저항을 사용하는 것에 의해, 상기 각 실시예에서 설명한 부전압보호회로를 갖는 복합형 MOSFET를 종래와 동일한 파워MOSFET의 프로세스에 의해 실현할 수 있다. 사용하는 종형 파워MOSFET의 구조는 소오스ㆍ본체를 분리하지 않는 타입이면 좋으므로, 미세프로세스를 사용해서 낮은 온저항체를 도모하는 것도 용이하다. 또한, (114)는 표면보호용의 절연막으로서, 후술하는 패드부분을 제외한 칩 표면 전면을 덮고 있다. 또, 상기 확산층의 저항율이나 확산깊이 등의 수치는 1예로써, 이것에 한정되는 것은 아니며, 필요로 하는 내압이나 온저항 등에 따라서 적절하게 변경 가능한 것은 물론이다.
＜ 실시예 11 ＞
제11도는 제1도∼제5도 및 제7도∼제9도에 도시한 본 발명에 관한 복합형 MOSFET를 구성하는 파워MOSFET(10), (11), MOSFET(12) 및 실리콘 다이오드열(13)의 다른 실시예를 도시한 단면구조도이다. 제11도에 있어서, 제10도에 도시한 실시예10과 동일한 구성부분에 대해서는 설명의 편의상 동일 부호를 붙여서 그의 상세한 설명은 생략한다.
즉, 본 실시예에서는 파워MOSFET(11)의 드레인영역에 확산계수가 큰 인을 사용한 시트저항100Ω/□의 고농도 n형 매립층(102)를 마련하고 있는 점이 제10도에 도시한 구조와 상이하다.
이와 같이 구성하는 것에 의해, 파워MOSFET(11)의 내압은 저하하지만 온저항을 저감할 수 있으므로, 복합형 MOSFET의 온저항도 저감한다. 제2도의 실시예에서 설명한 수치예에서는 파워MOSFET(11)의 드레인내압은 저항(15) 및 저항(16)에 의해 -30V밖에 걸리지 않도록 설정하고 있으므로, 파워MOSFET(10)의 드레인내압보다 30V 낮아도 상관없다. 따라서, 복합형 MOSFET의 소요 내압을 저하시키는 일없이(이 경우, 정방향으로 60V의 드레인내압을 확보해서), 온저항의 저감을 도모할 수 있다.
본 실시예에서는 파워MOSFET(11) 바로 아래의 n형 에피택셜층(101)을 저저항화하기 위해 비등속도가 빠른 인의 고농도 n형 매립층(102)를 사용하였지만, 파워MOSFET(11) 형성부분의 n형 에피택셜층(101)의 표면부터 깊은 n형 웰 확산층을 마련하거나, 파워MOSFET(11)의 n형 에피택셜층(101)의 두께만큼 얇게 해도 마찬가지의 효과를 얻을 수 있다. 또한, 본 실시예에서는 부의 드레인내압이 정의 드레인내압보다 낮아서 좋은 경우이며, 반대로 정의 내압이 부의 드레인내압보다 낮아서 좋은 경우에는 파워MOSFET(10) 바로 아래의 드레인영역의 저저항화를 실행하면 좋다.
＜ 실시예 12 ＞
제12도는 제6도에 도시한 본 발명에 관한 복합형 MOSFET를 구성하는 파워MOSFET(10), (11) 및 MOSFET(12a)의 또 다른 실시예를 도시한 단면구조도이다. 제12도에 있어서, 제11도에 도시한 실시예11과 동일한 구성부분에 대해서는 설명의 편의상 동일 부호를 붙여서 그의 상세한 설명은 생략한다. 즉, 본 실시예에서는 제6도의 제어용 MOSFET(12a)와 파워MOSFET(11) 사이도 고농도 n형 확산층(103)과 고농도 n형 매립층(102)으로 구획하고 있는 점이 제11도에 도시한 구조와 상위하다.
제6도의 회로구성의 경우에는 MOSFET(123)의 본체(104), n형 에피택셜층(101) 및 주변의 p형 확산층(104)나 p형 확산층(108)로 구성되는 기생pnp트랜지스터가 동작할 수 있지만, 이 기생소자의 동작이나 n형 에피택셜층(101)로의 정공축적효과에 의한 특성저하를 고농도 n형층(102), (103)으로 구획하는 것에 의해 억제하는 것이 가능하다. 이상적으로는 모든 제어용 MOSFET가 고농도 n형 확산층(102), (103)으로 구획되어 있는 것이 바람직하지만, 이것이 불가능한 경우에는 본체(104)를 공유하는 MOSFET(12a)와 MOSFET(12b) 및 MOSFET(24a)와 MOSFET(24b)를 각각 고농도 n형 확산층(103)과 고농도 n형 매립층(102)(또는 고농도 n형 기판(100)으로 구획하는 것만으로도 상기 억제효과가 있다.
＜ 실시예 13 ＞
제13도는 제1도∼제9도에 도시한 본 발명에 관한 복합형 MOSFET를 구성하는 파워MOSFET(10), (11), MOSFET(12) 의 1실시예를 도시한 단면구조도이다. 실시예10에서는 깊은 저저항의 고농도 n형 확산층(103)을 새로 마련하는 것에 의해 파워MOSFET(10)의 소오스와 파워MOSFET(11)의 소오스 사이의 펀치스루내압을 60V 이상으로 설정하고, 출력(드레인단자(2))와 접지(소오스단자(0)) 사이의 내압저하를 방지하고 있었다. 이에 비해, 본 실시예에서는 고농도 n형 확산층(103) 대신에 얕은 저저항의 고농도 n형 확산층(111)을 사용하는 것에 의해, 프로세스 비용을 증가시키지 않고 펀치스루내압의 향상을 달성하도록 구성하고 있다.
본 실시예의 경우에는 얕은 저저항의 고농도 n형 확산층(111)의 주변에서의 전계집중에 의한 드레인단자와 소오스단자 사이의 내압 저하를 방지하기 위해, 전계완화용의 필드플레이트(113a)를 마련한다. 이 필드플레이트(113a)로서는 n형 확산층(111)에 접속된 도전층 또는 대략 동전위의 도전층이면 알루미늄전극층이 아니라도 상관없다. 예를 들면, 도핑한 저저항의 다결정실리콘층을 사용할 수도 있다.단, 본 실시예의 경우, 예를 들면 파워MOSFET(10)의 p형 확산층에서 n형 에피택셜층(101)에 주입된 정공의 축적에 의한 파워MOSFET(11)의 차단속도의 지연이나 기생 사이리스터동작의 발생 가능성이 있지만, 이들의 문제는 파워MOSFET(10)과 파워MOSFET(11) 사이에 MOSFET(12)등의 보호회로부를 배치해서 양 소자의 거리를 떨어뜨리는 것에 의해 결정할 수 있다.
＜ 실시예 14 ＞
제14도는 본 발명에 관한 복합형 MOSFET의 또 다른 실시예를 도시한 실장평면도이다. 본 실시예에서는 제8도 및 제9도에 도시한 과열보호회로 등을 갖는 회로구성의 복합형 MOSFET(71)을 형성한 반도체칩을 실장하는 경우에 대해서 설명한다.
제14도에 있어서, (1000)은 복합형 MOSFET칩을 나타내고, 복합형 MOSFET칩(1000) 상의 영역(1004)는 예를 들면 제10도∼제12도에서 도시한 단면구조를 갖는 종형 파워MOSFET(10)의 형성영역, 영역(1005)는 종형 파워MOSFET(11)의 형성영역, 영역(1006)은 그 밖의 제어회로 형성영역이다. 이 복합형 MOSFET칩(1000)을 소오스단자용 리이드선(1001), 드레인단자용 리이드선(1002) 및 게이트단자용 리이드선(1003)과는 분리된 도전성의 금속층(1014)상에 탑재한다. 금속층(1014)는 패키지의 절연기판(1016)상에 형성되며, 방열휜(1015) 영역까지 연장해서 방열휜(1015)과 접속되어 있다. 온도검출용 소자(1013)은 부하단락등의 이상시에 파워MOSFET(11)보다 온도가 상승하는 파워MOSFET(10)이 형성되는 영역(1004)상의 특히 가장 온도가 높아지는 활성 영역상의 소오스 패드(1007)에 인접하는 장소에 형성된다.
게이트단자용 리이드선(1003)은 게이트용 본딩와이어(1012)를 소오스용 본딩와이어(1010) 및 드레인용 본딩와이어(1011)과는 다른 방향에서 배선하기 위해, 소오스단자용 리이드선(1001) 및 드레인단자용 리이드선(1002)가 인접하는 복합형 MOSFET칩(1000)의 변과는 다른 변까지 구부려 연장시킨 구조로 하고 있다. 또한, 제14도에 있어서, (1007), (1008), (1009)는 각각 소오스 패드, 드레인 패드, 게이트 패드를 나타내면, 각 패드는 제10도∼제13도의 단면구조도로 나타낸 최상면의 표면보호용의 절연막(114)를 제거해서 알루미늄전극층(113)을 노출시키고 있는 영역이다. 소오스 패드(1007) 및 드레인 패드(1008)은 파워 MOSFET의 소오스 및 채널확산층을 형성하는 영역, 소위 활성영역상에 마련하는 것에 의해, 패드 하부의 반도체층도 유효하게 소자 영역으로서 사용할 수 있으므로, 그만큼 온저항 또는 칩면적을 작게할 수 있다.
이와 같은 배치구성으로 하는 것에 의해, 본 실시예에서는 이하에 기술하는 바와 같은 효과가 있다. 복합형 MOSFET칩(1000)을 각 단자용 리이드선(1001), (1002), (1003)과는 분리된 금속층(1014)상에 탑재하는 것에 의해, 종형의 파워MOSFET(10)과 파워MOSFET(11)의 드레인끼리의 접속을 금속층(1014)로 접속할 수 있음과 동시에, 각 파워 MOSFET(10), (11)내에서의 드레인전류가 균일하게 흐르기 때문에 각각의 온저항도 MOSFET의 사이즈에 맞는 낮은 값을 얻을 수 있다. 또, 금속층(1014)를 방열휜(1015) 영역까지 연장시켜 접속한 것에 의해, 패키지의 열저항을 저감할 수 있다.
또, 온도검출용 감열소자(1013)을 종형 파워MOSFET(11) 보다 온도가 상승하는 종형 파워MOSFET(10)의 형성영역(1004) 상의 소오스 패드(1007)에 인접하는 장소에 마련한 것에 의해, 감열소자의 검출감도가 향상하여 신뢰성을 높일 수 있다.
또, 게이트단자용 리이드선(1003)을 구부려서 칩 한쪽의 측면에까지 연장시킨 것에 의해, 소오스용 본딩와이어(1010)과 드레인용 본딩와이어(1011)을 굵고 또 한 짧게 할 수 있고 또 멀티와이어본딩도 용이하게 실행할 수 있다. 따라서, 대전류 동작시의 본딩와이어 자체의 저항에 의한 영향을 매우 작게 하는 것이 가능하게 된다.
＜ 실시예 15 ＞
제15도는 본 발명에 관한 복합형 MOSFET를 적용한 역접속보호기능을 갖는 전지구동시스템의 1실시예를 도시한 블럭도이다. 제15도에 있어서, 제1도에 도시한 실시예1과 동일한 구성부분에 대해서는 동일 부호를 붙여서 설명한다. 이 역접속보호기능을 갖는 전지구동시스템은 본 발명에 관한 드레인의 부전압보호회로를 갖는 복합형 MOSFET(60)의 게이트단자(1)과 소오스단자(0) 사이에 전지(83)을 전원으로 하는 게이트구동회로(81)을 접속하고, 드레인단자(2)에 부하(84)를 거쳐서 전지(82)의 정전극측을 접속하며, 소오스단자(0)에 전지(82)의 부전극측을 접속한 구성으로 되어 있다.
이와 같이 구성하는 것에 의해, 복합형 MOSFET(60)은 전지(82)에서 부하(84)로의 전류공급을 게이트구동회로(81)의 출력에 따라서 스위칭제어할 수 있음과 동시에, 실수로 전지를 역접속한 경우에도 파괴되는 일이 없다. 복합형 MOSFET(60)의 구체적 구성예로서 제2도에 도시한 복합형 MOSFET(61)을 사용한 경우에는 가령 전지(82)를 실수로 역접속해도 그 때에 흐르는 전류는 25mA 이하로 낮게 할 수 있으므로, 소자나 부하를 파괴하는 일이 없다.
종래기술에서 설명한 소오스와 본체를 분리하고, 소오스와 드레인의 전위관계에 의해 외부로 부터의 신호에 의해 본체전위를 전환하고 제어하여 부의 드레인내압을 갖게하는 파워MOSFET를 사용해서 동일한 스위칭제어를 실행하는 시스템을 구축하는 경우, 회로구성이 복잡하게 될 뿐만 아니라, 소오스와 본체를 접속한 통상의 파워MOSFET에 비해서 소자의 미세화도 곤란하다. 이에 비해, 본 발명에 관한 복합형 MOSFET(60)을 사용하는 경우, 외부로 부터 제어신호를 인가할 필요가 없이 자동적으로 부의 드레인내압을 갖게할 수 있으므로, 전지(82)의 역접속에 견딜 수 있어 회로구성이 간소화된다. 이 복합형 MOSFET는 통상의 파워MOSFET와 동일한 구성이므로, 미세화가 용이한 구조이기 때문에 미세프로세스를 사용하면 칩 사이즈를 더욱 작게 하는 것도 가능하다.
또, 통상의 파워 MOSFET를 사용해서 동일한 스위칭제어를 실행하는 시스템을 구축하는 경우, 드레인ㆍ본체 사이의 기생다이오드를 위해, 전지(82)의 전극을 실수로 반대로 접속하면 파워MOSFET에 대전류가 흘러 열에 의해 파괴되어 버리므로, 이것을 방지하기 위해 파워MOSFET와 직렬로 다이오드를 접속하고 있었다. 그러나, 그 경우에는 파워MOSFET에 다이오드의 순방향 전압강하분(약 0.7V)의 손실을 없앨 수 없기 때문에 저손실의 전자스위치를 실현할 수 없다는 결점이 있었다. 이에 비해, 본 실시예의 역접속 보호기능을 갖는 전지구동시스템에 의하면, 출력단자(드레인단자(2))와 접지단자(소오스단자(0)) 사이의 주전류경로에 파워MOSFET(10), (11)만을 사용하는 구성이므로, 온저항이 낮은 파워MOSFET를 사용하는 것에 의해 스위치부에서의 전압강하를 0.4V 이하로 낮게 저손실로 할 수 있다. 게다가, 역접속 보호를 실행하기 위해 마련한 파워MOSFET(11)을 구동하기 위한 외부부착회로는 불필요하며, 통상의 파워MOSFET를 사용하는 경우와 동일한 회로구성(단, 직렬접속하는 역접속보호다이오드는 불필요)에 의해 역접속보호를 실행할 수 있다.
또, 본 실시예의 역접속보호기능을 갖는 전지구동시스템에서 사용하는 복합형 MOSFET는 종래의 종형 파워MOSFET의 프로세스에 의해 원칩으로 실현할 수 있으므로, 낮은 비용으로 소형 실장이 가능하다. 따라서, 종래 전자스위치화를 도모할 수 없었던 분야에 있어서도 신뢰성이 높은 역접속 보호기능을 갖는 전지 구동시스템을 구축할 수 있다.
＜ 실시예 16 ＞
제16도는 본 발명에 관한 복합형 MOSFET를 적용한 역접속보호기능을 갖는 전지구동시스템의 다른 실시예를 도시한 블럭도이다. 제16도에 있어서, 제15도에 도시한 실시예15와 동일한 구성부분에 대해서는 설명의 편의상 동일 부호를 붙여서 그의 상세한 설명은 생략한다. 즉, 본 실시예에서는 단자(3)과 단자(4)를 갖고, 또 한 파워 MOSFET(11)의 게이트와 단자(4) 사이에 저항(14)을 구비한 복합형 MOSFET(80)을 사용하여 단자(4)와 게이트단자(1) 사이에 예를 들면 60V의 부방향 내압을 갖게하기 위한 다이오드(13)을 접속하고, 게이트단자(1)과 소오스단자(0) 사이에 클램프용 다이오드(36)을 접속하여 게이트단자(1)과 단자(3)을 접속하고 있는 점이 실시예15와 상이하다.
이와 같이 구성하는 하는 것에 의해, 게이트단자(1)에 인가한 전압을 다이오드(13)의 1개분이라는 적은 전압강하로 파워MOSFET(11)의 게이트에 인가할 수 있어, 파워MOSFET(11)의 온저항을 낮추기 쉬워진다. 또, 다이오드(36)은 드레인단자(2)에 인가되는 전압이 부로 되었을 때 게이트단자(1)의 전압을 -1V정도로 클램프해서 게이트단자(1)에 접속되는 게이트구동회로(81)을 보호한다. 즉, 게이트구동회로(81)에 전지(82)가 역접속되었을 때 게이트단자(1)에서 드레인단자(2)로 흐르는 전류를 공급할 수 있는 충분한 전류공급능력이 없는 경우, 게이트구동회로(81)의 출력전압도 내려가 최악의 경우에는 게이트구동회로(81)이 파괴될 염려가 있지만, 이것을 클램프용 다이오드(36)에 의해 방지할 수 있다. 또한, 제7도에 도시한 실시예7과 같이 파워MOSFET(10)의 게이트ㆍ소오스 사이에 다이오드열(171)을 내장시킨 경우에는 이 클램프용 다이오드(36)은 불필요하다. 물론, 실수로 전지(82)를 역접속한 경우에도 복합형 MOSFET(80)은 부의 드레인 내압을 갖고 있으므로, 이 전지구동시스템이 파괴되는 일은 없는 즉 역접속보호기능을 갖는다.
또, 다이오드열(171)을 내장한 복합형 MOSFET칩과 다이오드(131)을 동일 패키지에 실장해서 3단자의 복합형 MOSFET로 한 것을 사용하는 것이 가능하다. 또, 본 실시예의 역접속보호기능을 갖는 전지구동시스템도 실시예14와 마찬가지로, 사용하는 복합형 MOSFET는 종래와 동일한 종형 파워MOSFET의 프로세스에 의해 멀티칩 또는 적은 외부부착 부품을 사용해서 실현할 수 있으므로 소형 실장이 가능하다. 또한, 게이트에 접속된 저항(14)는 외부부착 다이오드(131)의 순방향의 저항성분이 크고 저항(14)의 저항값과 동일한 정도로 되는 경우에는 생략해도 좋다.
이상, 본 발명에 관한 복합형 MOSFET의 적합한 실시예에 대해서 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 정신을 이탈하지 않는 범위 내에 있어서 여러가지 설계변경을 할수 있는 것은 물론이다. 예를 들면, 상기 실시예에서는 n채널의 복합형 MOSFET의 경우를 예로 설명하였지만, 극성을 변경하는 것에 의해 p채널의 복합형 MOSFET를 실현할 수 있는 것은 물론이다.
상술한 설명에서 명확한 바와 같이, 본 발명에 의하면, 소오스와 본체를 접속한 통상의 MOSFET구조를 사용해서 부전압 보호회로를 내장하는 복합형 MOSFET를 구성한 것에 의해, 종래와 같이 본체전위를 소오스ㆍ드레인전압의 관계에 의해 외부에서 전환 제어할 필요를 없애어 부의 드레인내압을 갖게할 수 있고, 또 온저항을 저감하기 위한 소자의 미세화도 실행할 수 있다.
또, 본 발명에 관한 복합형 MOSFET는 3단자 구성으로 할 수 있으므로, 종래의 단일체 파워MOSFET와 마찬가지로 사용할 수 있다.
또, 이 복합형 MOSFET를 사용해서 전지구동시스템을 구축한 경우, 복합형 MOSFET 자체가 부방향의 내압도 갖고 있으므로, 외부부착으로 내압확보를 위한 다이오드 등의 보호회로를 마련하는 일 없이, 드레인ㆍ소오스 사이에 배치하는 전지를 실수로 반대로 접속한 경우에도 파괴를 저지하는 역접속보호기능을 갖는 전지구동시스템을 용이하게 실현할 수 있다. 따라서, 내압확보를 위한 다이오드를 부가한 경우와 같은 순방향 전압강하분의 손실이 없는 매우 저저항인 전자스위치를 구성할 수 있다는 효과를 얻을 수 있다.
제1도는 본 발명에 관한 복합형 MOSFET의 제1실시예를 도시한 블럭도.
제2도는 본 발명에 관한 복합형 MOSFET의 제2실시예를 도시한 회로도.
제3도는 본 발명에 관한 복합형 MOSFET의 제3실시예를 도시한 회로도.
제4도는 본 발명에 관한 복합형 MOSFET의 제4실시예를 도시한 회로도.
제5도는 본 발명에 관한 복합형 MOSFET의 제5실시예를 도시한 회로도.
제6도는 본 발명에 관한 복합형 MOSFET의 제6실시예를 도시한 회로도.
제7도는 본 발명에 관한 복합형 MOSFET의 제7실시예를 도시한 회로도.
제8도는 본 발명에 관한 복합형 MOSFET의 제8실시예를 도시한 블럭도.
제9도는 본 발명에 관한 복합형 MOSFET의 제9실시예를 도시한 회로도.
제10도는 본 발명에 관한 복합형 MOSFET를 구성하는 주요소자의 1실시예를 도시한 단면구조도.
제11도는 본 발명에 관한 복합형 MOSFET를 구성하는 주요소자의 다른 실시예를 도시한 단면구조도.
제12도는 본 발명에 관한 복합형 MOSFET를 구성하는 주요소자의 또 다른 실시예를 도시한 단면구조도.
제13도는 본 발명에 관한 복합형 MOSFET를 구성하는 주요소자의 또 다른 실시예를 도시한 단면구조도.
제14도는 본 발명에 관한 복합형 MOSFET를 형성한 반도체칩을 실장하는 1실시예를 도시한 실장평면도.
제15도는 본 발명에 관한 복합형 MOSFET를 사용해서 구성한 역접속보호기능을 갖는 전지구동시스템의 1실시예를 도시한 블럭도.
제16도는 본 발명에 관한 복합형 MOSFET를 사용해서 구성한 역접속보호기능을 갖는 전지구동시스템의 다른 실시예를 도시한 블럭도.
｜부호의 설명｜
0 ; 복합형 MOSFET의 소오스단자, 1 ; 복합형 MOSFET의 게이트 단자, 2 ; 복합형 MOSFET의 드레인단자, 10,10a,10b ; 파워 MOSFET, 11 ; 파워 MOSFET, 12,12a,12b ; MOSFET, 13,20,21,111,171 ; 다이오드열, 17,18,19,36 ; 보호다이오드, 14,15,16,20,22 ; 저항, 24a,24b,26,27 ; MOSFET, 50,53 ; 전압비교회로, 51,54 ; 전압전달회로, 55 ; 온도비교회로, 56 ; 전류비교회로, 60,61,62,63 ; 복합형 MOSFET, 64,65,66 ; 복합형 MOSFET, 70,71,80 ; 복합형 MOSFET, 81 ; 게이트구동회로, 82,83 ; 전지, 84 ; 부하, 100 ; 고농도 n형 실리콘기판, 101 ; n형 에픽택셜층, 102 ; n형 매립층, 103, 111 ; 고농도 n형 확산층, 104 ; p형 확산층, 105, 111, 112 ; 절연층, 106 ; 게이트산화막, 107a ; 고농도 n형 다결정 실리콘 게이트층, 107b; 고농도 n형 다결정 실리콘층, 107c ; 고농도 p형 다결정 실리콘층, 107d ; 저농도 p형 다결정 실리콘층, 108 ; p형 확산층(본체), 110 ; 고농도 p형 확산층, 113 ; 알루미늄 전극층, 113a ; 알루미늄 전극층(필드 플레이트), 115; 드레인 금속전극층, 1000 ; 복합형 MOSFET칩, 1001 ; 소오스단자용 리이드선, 1002 ; 드레인단자용 리이드선, 1003 ; 게이트단자용 리이드선, 1004 ; 종형 파워 MOSFET(10) 형성영역, 1005 ; 종형 파워 MOSFET(11) 형성영역, 1006 ; 제어회로 형성영역, 1007 ; 소오스패드, 1008 ; 드레인패드, 1009 ; 게이트패드, 1010 ; 소오스전극용 본딩와이어, 1011 ; 드레인전극용 본딩와이어, 1012 ; 게이트전극용 본딩와이어, 1013 ; 온도검출용 감열소자, 1014 ; 패키지의 금속층, 1015 ; 패키지의 방열휜, 1016 ; 패키지의 절연기판.

Claims (35)

  1. 제1 MOSFET와 제2 MOSFET의 드레인끼리를 접속해서 제1 MOSFET의 소오스를 소오스단자로 하고, 제2 MOSFET의 소오스를 드레인단자로 하고, 제1 MOSFET의 게이트를 게이트단자로 한 복합형 MOSFET로서,
    상기 드레인단자의 전압이 상기 소오스단자의 전압에 대해 부인 동안에는 제2 MOSFET를 오프로 하는 부전압 검출 구동수단 및
    드레인단자에서 부전압 검출 구동수단을 거쳐서 게이트단자로 흐르는 전류를 저지함과 동시에 상기 게이트단자에 입력된 입력전압신호에 따라서 제2 MOSFET를 온하는 입력전달수단을 갖고,
    상기 부전압 검출 구동수단은 드레인단자의 전압이 소오스단자의 전압에 대해 부인 것을 검출하는 검출수단 및 상기 검출수단의 출력에 따라서 상기 제2 MOSFET를 오프하도록 구동하는 제3 MOSFET로 이루어지는 복합형 MOSFET.
  2. 제1항에 있어서,
    상기 부전압 검출 구동수단, 상기 입력전달수단, 상기 제1 및 제2 MOSFET는 동일 칩에 형성된 복합형 MOSFET.
  3. 제2항에 있어서,
    상기 검출수단은 상기 드레인단자와 상기 제2 MOSFET의 드레인 사이에 접속된 제1 및 제2 저항의 직렬회로로 구성되고, 제1 및 제2 저항의 접속점을 제3 MOSFET의 게이트에 접속해서 이루어지는 복합형 MOSFET.
  4. 제2항에 있어서,
    상기 검출수단은 상기 제3 MOSFET의 게이트를 상기 제2 MOSFET의 드레인에 접속해서 이루어지는 복합형 MOSFET.
  5. 제2항에 있어서,
    상기 검출수단은 상기 드레인단자와 상기 제2 MOSFET의 드레인 사이에 접속된 제3 저항과 적어도 1개의 다이오드로 구성되고, 상기 제3 저항을 상기 제2 MOSFET의 드레인과 상기 제3 MOSFET의 게이트 사이에 접속하고, 상기 다이오드를 상기 제3 MOSFET의 게이트와 소오스 사이에 접속해서 이루어지는 복합형 MOSFET.
  6. 제5항에 있어서,
    상기 제3 저항의 저항값을 0으로 설정해서 이루어지는 복합형 MOSFET.
  7. 제2항에 있어서,
    상기 검출수단은 각각 저항과 적어도 1개의 다이오드를 직렬 접속한 제1 및 제2 직렬회로로 구성되고, 제1 직렬회로와 제2 직렬회로를 직렬접속해서 상기 트레인단자와 상기 소오스단자 사이에 접속함과 동시에, 제1 직렬회로와 제2 직렬회로의 접속점을 제3 MOSFET의 게이트에 접속해서 이루어지는 복합형 MOSFET.
  8. 제7항에 있어서,
    상기 제1 및 제2 직렬회로를 구성하는 저항의 저항값을 0으로 설정해서 이루어지는 복합형 MOSFET.
  9. 제1항∼제8항 중 어느 한항에 있어서,
    상기 입력전달수단은 저항과 상기 드레인단자에서 상기 부전압 검출 구동수단을 거쳐서 게이트단자로 흐르는 전류를 저지하는 적어도 1개의 다이오드로 이루어지는 직렬회로를 게이트단자와 제2 MOSFET의 게이트 사이에 접속해서 이루어지는 복합형 MOSFET.
  10. 제1항∼제8항 중 어느 한항에 있어서,
    상기 입력전달수단은 게이트단자와 제2 MOSFET의 게이트 사이에 접속한 저항 및 이 저항과 상기 제3 MOSFET의 드레인 사이에 접속해서 상기 드레인단자에서 상기 부전압 검출 구동수단을 거쳐서 게이트단자로 흐르는 전류를 저지하는 적어도 1개의 다이오드로 이루어지는 복합형 MOSFET.
  11. 제1항에 있어서,
    상기 부전압 검출 구동수단은 드레인단자의 전압이 소오스단자의 전압에 대해서 부인 것을 검출하는 검출수단과 상기 검출수단의 출력에 따라서 상기 제2 MOSFET를 오프하도록 구동하는 제1 스위치수단으로 이루어지는 복합형 MOSFET.
  12. 제11항에 있어서,
    상기 검출수단은 각각 저항과 적어도 1개의 다이오드를 직렬접속한 제1 및 제2 직렬회로로 구성되고, 제1 직렬회로와 제2 직렬회로를 직렬접속해서 상기 드레인단자와 상기 소오스단자 사이에 접속함과 동시에 제1직렬회로와 제2직렬회로의 접속점을 상기 제1 스위치수단의 게이트에 접속해서 이루어지는 복합형 MOSFET.
  13. 제12항에 있어서,
    상기 제1 및 제2 직렬회로를 구성하는 각 저항의 저항값을 0으로 설정해서 이루어지는 복합형 MOSFET.
  14. 제11항∼제13항 중 어느 한항에 있어서,
    상기 제1 스위치수단은 소오스끼리가 접속된 제4 MOSFET 및 제5 MOSFET로 구성되고, 제4 MOSFET의 드레인이 상기 제2 MOSFET의 게이트에 접속되고, 제5 MOSFET의 드레인이 상기 드레인단자에 접속되고, 제4 및 제5 MOSFET의 게이트는 상기 검출수단에 접속되어 이루어지는 복합형 MOSFET.
  15. 제1항∼제13항 중 어느 한항에 있어서,
    상기 드레인단자에 정의 전압이 인가된 경우에 온해서 상기 제1 스위치수단을 오프하도록 동작하는 제2 스위치수단을 더 마련해서 이루어지는 복합형 MOSFET.
  16. 제15항에 있어서,
    상기 제2 스위치수단은 상기 제4 MOSFET의 드레인과 게이트 사이에 접속됨과 동시에 소오스끼리와 게이트끼리가 접속된 제6 및 제7 MOSFET로 구성되며, 제6 및 제7 MOSFET의 게이트가 상기 드레인단자에 접속되어 이루어지는 복합형 MOSFET.
  17. 제1항∼제8항 중 어느 한항에 있어서,
    상기 제2 MOSFET의 스레쉬홀드를 상기 제1 MOSFET의 스레쉬홀드보다 낮게 설정해서 이루어지는 복합형 MOSFET.
  18. 제1항∼제8항 중 어느 한항에 있어서,
    상기 제2 MOSFET의 드레인-소오스간 내압을 상기 제1 MOSFET의 드레인 소오스간 내압보다 낮게 설정해서 이루어지는 복합형 MOSFET.
  19. 제1항∼제8항 중 어느 한항에 있어서,
    상기 제1∼제3 MOSFET의 각 게이트-소오스 사이에 게이트 파괴를 보호하기 위한 게이트보호 다이오드를 마련해서 이루어지는 복합형 MOSFET.
  20. 제1항∼제8항 중 어느 한항에 있어서,
    상기 드레인단자에 부의 전압을 인가한 경우에 상기 게이트단자의 전압저하를 클램프하는 적어도 1개의 다이오드를 상기 게이트단자와 상기 소오스단자 사이에 마련해서 이루어지는 복합형 MOSFET.
  21. 제1항∼제8항 중 어느 한항에 있어서,
    상기 제1 MOSFET의 온도를 검출하는 온도검출소자와 이 검출온도가 소정의 온도에 도달한 경우에 상기 제1 MOSFET의 드레인전류를 제한하는 회로로 구성되는 과열 보호회로를 더 마련해서 이루어지는 복합형 MOSFET.
  22. 제1항∼제8항 중 어느 한 항에 있어서,
    상기 제1 MOSFET의 드레인전류를 검출하는 전류검출회로와 이 드레인전류가 소정의 전류값을 초과하지 않도록 상기 제1 MOSFET의 게이트전압을 제한하는 회로로 구성되는 과전류 보호회로를 더 마련해서 이루어지는 복합형 MOSFET.
  23. 제1항∼제8항 중 어느 한항에 있어서,
    상기 드레인단자의 전압이 소정의 전압에 도달한 경우에 상기 제1 MOSFET를 온시키고 상기 드레인단자의 전압이 소정의 전압을 초과하지 않도록 제한하는 과전압 보호회로를 더 마련해서 이루어지는 복합형 MOSFET.
  24. 제1항∼제8항 중 어느 한항에 있어서,
    상기 제1 MOSFET와 상기 제2 MOSFET를 드레인기판을 공유하는 종형 MOSFET로 구성해서 이루어지는 복합형 MOSFET.
  25. 제24항에 있어서,
    상기 각 다이오드 및 상기 각 저항을 다결정 실리콘층으로 형성함과 동시에, 상기 각 MOSFET와 동일 반도체칩 상에 형성해서 이루어지는 복합형 MOSFET.
  26. 제21항에 있어서,
    상기 제1 MOSFET와 상기 제2 MOSFET 사이에 상기 제1 MOSFET의 본체용 p형 확산층보다 깊은 n형 확산층을 형성해서 이루어지는 복합형 MOSFET.
  27. 제24항에 있어서,
    상기 제1 MOSFET와 상기 제2 MOSFET 사이에 상기 제1 MOSFET의 본체용 p형 확산층보다 얕은 n형 확산층과 상기 얕은 n형 확산층과 동일 전위로 설정한 필드 플레이트를 형성해서 이루어지는 복합형 MOSFET.
  28. 제24항에 있어서,
    상기 제2 MOSFET를 형성하는 바로 아래의 드레인영역의 불순물농도를 상기 제1 MOSFET를 형성하는 바로 아래의 드레인영역의 불순물농도보다 높게 해서 이루어지는 복합형 MOSFET.
  29. 제28항에 있어서,
    상기 온도검출소자를 상기 제1 MOSFET의 소오스단자용 패드에 인접하는 활성영역상에 형성해서 이루어지는 복합형 MOSFET.
  30. 제29항에 있어서,
    상기 전류검출회로를 동일 반도체칩 상에 형성해서 이루어지는 복합형 MOSFET,
  31. 제24항에 있어서,
    상기 제1 MOSFET의 활성영역상에 소오스단자용 패드를 마련하고, 상기 제2 MOSFET의 활성영역상에 드레인단자용 패드를 마련해서 이루어지는 복합형 MOSFET.
  32. 특허청구의 범위 제24항에 기재된 복합형 MOSFET를 형성한 반
    도체칩을, 소오스단자용 리이드선 및 드레인단자용 리이드선이 인접하는 반도체칩의 변과는 다른 변에 게이트단자의 리이드선이 인접하도록 게이트단자용 리이드선을 마련한 패키지에 실장해서 이루어지는 복합형 MOSFET.
  33. 제32항에 있어서,
    상기 반도체칩을 상기 제1 MOSFET의 드레인과 상기 제2 MOSFET의 드레인을 단락시키는 금속층을 갖는 패키지에 실장해서 이루어지는 복합형 MOSFET.
  34. 제33항에 있어서,
    방열휜에 접속된 상기 금속층을 갖는 패키지에 실장해서 이루어지는 복합형 MOSFET.
  35. 특허청구의 범위 제1항∼제8항중 어느 한항에 기재된 복합형 MOSFET를 사용하고, 상기 복합형 MOSFET의 게이트단자에 게이트 구동회로를 접속하고 드레인단자와 소오스단자 사이에 전지와 부하를 전속해서 이루어지는 역접속 보호기능을 갖는 전지구동시스템.
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