DE19955514A1 - Schaltungsanordnung zur Verpolsicherung von Halbleiterschaltungen - Google Patents

Schaltungsanordnung zur Verpolsicherung von Halbleiterschaltungen

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Abstract

Die Erfindung betrifft eine Schaltungsanordnung zur Verpolsterung von Halbleiterschaltungen. DOLLAR A Hierzu sind zwei, in einem Driftgebiet (18) integrierte, quasivertikale oder vertikale DMOS-Transistoren (12, 14) vorgesehen, wobei ein erster DMOS-Transistor (12) mit einem zu schaltenden elektrischen Verbraucher (42) verbunden ist und ein zweiter DMOS-Transistor (14) antiseriell zu dem ersten DMOS-Transistor (12) geschaltet ist, und die DMOS-Transistoren (12, 14) eine unterschiedliche Sperrfestigkeit besitzen.

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Verpolsicherung von Halbleiterschaltungen mit den im Oberbegriff des Anspruchs 1 genannten Merkmalen.
Stand der Technik
Schaltungsanordnungen der gattungsgemäßen Art sind bekannt. So ist beispielsweise in der DE 195 02 731 C2 eine Schaltungsanordnung beschrieben, bei der ei­ nem mit einem zu schaltenden Verbraucher in Reihe liegenden DMOS-Transistor ein Verpolschutz-DMOS-Tran­ sistor zugeordnet ist. Die Transistoren sind hierbei antiseriell verschaltet und in einem gemeinsamen Sub­ strat monolithisch integriert. Dadurch, daß sowohl der Schalttransistor als auch der Verpolschutz-Tran­ sistor in ein gemeinsames, eine bestimmte Ladungs­ trägerdotierung aufweisendes Substrat integriert sind, besitzen beide Transistoren eine gleiche Sperr­ festigkeit. Diese Sperrfestigkeit wird so gewählt, daß die maximal mögliche Spannung blockiert werden kann. Hierbei ist nachteilig, daß zwar für den Ver­ polschutz der Schaltungsanordnung diese hohe Sperr­ fähigkeit des Verpolschutz-Tränsistors notwendig ist, jedoch eine derart hohe Sperrfähigkeit des Schalt­ transistors dessen Optimierung entgegensteht. Die ho­ he Sperrfestigkeit des Schalttransistors führt zu ei­ nem entsprechend hohen Durchlaßwiderstand im Lei­ tungsfalle, der zu einem an sich unerwünschten Span­ nungsabfall führt.
Vorteile der Erfindung
Die erfindungsgemäße Schaltungsanordnung mit den im Anspruch 1 genannten Merkmalen bietet demgegenüber den Vorteil, daß eine Verpolsicherung der Schaltungs­ anordnung bei gleichzeitigem Einsatz als bidirektio­ naler Schalter erreichbar ist. Dadurch, daß zwei, in einem Substrat integrierte, quasivertikale DMOS- Transistoren vorgesehen sind, wobei ein erster DMOS- Transistor mit einem zu schaltenden Verbraucher ver­ bunden ist und ein zweiter DMOS-Transistor anti­ seriell zu dem ersten DMOS-Transistor geschaltet ist, und die DMOS-Transistoren jeweils eine unterschied­ liche Sperrfestigkeit besitzen, wird vorteilhaft erreicht, daß die Sperrfestigkeit der beiden ver­ schalteten Transistoren einzeln eingestellt werden kann, so daß ein Durchlaßwidetstand der gesamten Schaltungsanordnung derart optimiert werden kann, daß einerseits die Verpolfestigkeit gegeben ist und ein Strom in Vorwärtsrichtung und Rückwärtsrichtung geschaltet werden kann. Gleichzeitig kann die Sperr­ fähigkeit des Schalttransistors auf das notwendige Minimum reduziert werden, so daß dieser einen optimierten Durchlaßwiderstand aufweist.
In bevorzugter Ausgestaltung der Erfindung ist vorge­ sehen, daß innerhalb des gemeinsamen Ladungsträgerge­ bietes des Schalttransistors und des Verpolschutz- Transistors im Bereich des Schalttransistors ein La­ dungsträgergebiet mit erhöhter Ladungsträgerdotierung integriert ist. Durch dieses zusätzliche, höher do­ tierte Ladungsträgergebiet im Bereich des Schalt­ transistors wird erreicht, daß dieses höher dotierte Ladungsträgergebiet einerseits zur Absenkung einer Sperrfestigkeit des Schalttransistors führt, und an­ dererseits bei Fließen eines Stromes ein Durchlaß­ widerstand aufgrund der erhöhten Leitfähigkeit des höher dotierten Ladungsträgergebietes verringert ist. Bevorzugt ist vorgesehen, wenn dieses höher dotierte Ladungsträgergebiet innerhalb des gemeinsamen La­ dungsträgergebietes der beiden Transistoren durch eine Ladungsträgerimplantation während des Herstel­ lungsprozesses erhalten wird. Hierdurch kann durch entsprechende Maskierung und Dotierungskonzentration die Sperrfestigkeit und somit der Durchlaßwiderstand optimal eingestellt werden. Das Ladungsträgergebiet mit der höheren Ladungsträgerdotierung befindet sich in einer bevorzugten Ausgestaltung der Erfindung in Nähe des Drainanschlusses des Schalttransistors.
Ferner ist in bevorzugter Ausgestaltung der Erfindung vorgesehen, daß zu diesem ersten Ladungsträgergebiet höherer Ladungsträgerdotierung ein zweites Ladungs­ trägergebiet höherer Ladungsträgerdotierung vorgese­ hen ist. Hierdurch wird eine verbesserte Einstellung der minimal notwendigen Sperrfestigkeit und somit ei­ ne weitere Reduzierung des Durchlaßwiderstandes mög­ lich. Bevorzugt kann auch vorgesehen sein, daß nur das zweite Ladungsträgergebiet höherer Ladungsträger­ dotierung vorgesehen ist.
Weitere bevorzugter Ausgestaltungen der Erfindung er­ geben sich aus den übrigen, in den Unteransprüchen genannten Merkmalen.
Zeichnungen
Die Erfindung wird nachfolgend in Ausführungsbeispie­ len anhand der zugehörigen Zeichnungen näher erläu­ tert. Es zeigen:
Fig. 1 eine schematische Ansicht der erfindungs­ gemäßen Schaltungsanordnung;
Figuren Herstellungsschritte zum Erzielen der 2 bis 5 Schaltungsanordnung gemäß Fig. 1;
Fig. 6 eine erfindungsgemäßen Schaltungsanordnung in einem zweiten Ausführungsbeispiel;
Figuren Herstellungsschritte zum Erzielen der 7 bis 12 Schaltungsanordnung gemäß Fig. 6;
Fig. 13 eine erfindungsgemäßen Schaltungsanordnung in einer dritten Ausführungsvariante;
Figuren Herstellungsschritte zum Erzielen der 14 bis 17 Schaltungsanordnung gemäß Fig. 13 und
Figuren verschiedene Layouts von MOS-Steuerköpfen 18 bis 20 der Transistoren der Schaltungsanordnung.
Beschreibung der Ausführungsbeispiele
Fig. 1 zeigt eine Schaltungsanordnung 10, die einen ersten DMOS-Transistor 12 und einen zweiten DMOS- Transistor 14 umfaßt. Die Transistoren 12 und 14 sind in einem gemeinsamen Bauelement 16 monolithisch inte­ griert. Der Transistor 12 ist hierbei als Schalttran­ sistor ausgebildet, während der Transistor 14 einen Verpolschutz-Transistor bildet.
Das monolithisch integrierte Bauelement 16 umfaßt ein Driftgebiet 18, mit einer ersten Ladungsträger­ dotierung (beispielsweise n-dotiert). In das Drift­ gebiet 18 sind Ladungsträgergebiete 20 beziehungs­ weise 20' mit einer zur ersten Ladungsträgerdotierung entgegengesetzten Ladungsträgerdotierung (im Beispiel p-dotiert) integriert. In die Ladungsträgergebiete 20 beziehungsweise 20' sind weitere Ladungsträgergebiete 22 beziehungsweise 22' gleichen Ladungsträgertypes integriert. Diese besitzen jedoch eine höhere Dotierung (im Beispiel p+-dotiert). Ferner sind Ladungsträgergebiete 24 beziehungsweise 24' vorge­ sehen, die die gleiche Ladungsträgerdotierung wie das Driftgebiet 18 aufweisen (im Beispiel n+-dotiert). Das Driftgebiet 18 ist auf einem Substratgebiet 26 angeordnet, das dem gleichen Ladungsträgertyp wie das Driftgebiet 18 entspricht, jedoch eine höhere Dotierung aufweist (im Beispiel n+-dotiert). Das wSubstratgebiet 26 ist mit einer Metallisierung 28 versehen. Die Metallisierung 28 bildet Drain­ anschlüsse 30 beziehungsweise 32 der Transistoren 14 beziehungsweise 12 aus. Das Ladungsträgergebiet 20 und das Ladungsträgergebiet 24 sind mit einer ge­ meinsamen Metallisierung 34 elektrisch leitend ver­ bunden. Die Metallisierung 34 bildet einen Source­ anschluß des Transistors 14. Die Ladungsträgergebiete 22' und 24' sind ebenfalls mit einer gemeinsamen Metallisierung 36 verbunden, die einen Sourceanschluß des Transistors 12 bildet. Eine weitere Metallisie­ rung 38 ist über ein nicht dargestelltes Oxid auf dem Driftgebiet 18 angeordnet. Die Metallisierung 38 bildet einen Gateanschluß des Transistors 12. Eine Metallisierung 40 ist ebenfalls über eine nicht dargestellte Oxidschicht auf dem Driftgebiet 18 angeordnet und bildet einen Gateanschluß des Tran­ sistors 12. Aufgrund des erläuterten Aufbaus der Schaltungsanordnung 10 bilden die Transistoren 12 und 14 antiseriell geschaltete DMOS-Transistoren.
Der Sourceanschluß 36 des Transistors 12 ist mit ei­ nem zu schaltenden elektrischen Verbraucher 42 ver­ bunden, der andererseits an Masse 45 liegt. Der Sourceanschluß 34 ist mit einer Versorgungsspannung Uk verbunden, die die Betriebsspannung des elektri­ schen Verbrauchers 42 bildet.
Die Schaltungsanordnung 10 ist in eine Gesamtschal­ tung, beispielsweise innerhalb eines Steuergerätes eines Kraftfahrzeuges, eingebunden, in der eine wei­ tere Versorgungsspannung U1 für weitere, nicht darge­ stellte elektrische Verbraucher zur Verfügung steht.
Hierbei wird unterstellt, daß U1 größer ist, als Uk, und es gilt U1-Uk ist größer als Uk, und Uk ist größer als 0 Volt.
In das Driftgebiet 18 ist ein Ladungsträgergebiet 44 integriert, das Ladungsträger vom gleichen Typ wie das Driftgebiet 18 umfaßt, jedoch eine höhere Ladungsträgerdotierung (im Beispiel n+-dotiert) be­ sitzt. Das Ladungsträgergebiet 44 erstreckt sich über eine Höhe h, die geringer ist als die Höhe des Driftgebietes 18 zwischen dem Substratgebiet 26 und dem Ladungsträgergebiet 20'. Eine Höhe h2 des Drift­ gebietes 18 zwischen dem Substratgebiet 26 und dem Ladungsträgergebiet 20 ist so gewählt, daß der Transistor 14 die Spannung U1-Uk blockieren kann. Hierdurch wirkt der Transistor 14 als Verpolschutz- Transistor, der eine Sperrfestigkeit, die ausreicht, die größtmöglich auftretende Spannung U1-Uk zu blockieren, besitzt.
Gemäß dem gezeigten Ausführungsbeispiel ist das La­ dungsträgergebiet 44 im Bereich des Transistors 12 angeordnet. Gilt für die genannten Versorgungsspan­ nungen, daß 0 Volt kleiner U1-Uk kleiner Uk ist, wäre das Ladungsträgergebiet 44 im Bereich des Tran­ sistors 14 im Driftgebiet 18 zu integrieren. Für andere Polaritäten der Versorgungsspannungen Uk beziehungsweise U1 gegenüber Masse ist die Anordnung des Ladungsträgergebietes 44 entsprechend im Bereich des Transistors 12 oder des Transistors 14 zu wählen.
In das Bauelement 16 sind weitere, nicht dargestellte Schaltungsbestandteile integriert. Dies betrifft ins­ besondere eine Ansteuerschaltung für die Transistoren 12 und 14 und eine sogenannte Gateschutzschaltung zum Überspannungsschutz der Gateanschlüsse 38 beziehungs­ weise 40.
Nachfolgend wird die Funktion der Schaltungsanordnung 10 in den verschiedenen möglichen Schaltzuständen er­ läutert:
Zunächst wird davon ausgegangen, daß der elektrische Verbraucher 42 mit der Versorgungsspannung Uk verbun­ den werden soll. Hierzu wird der Gateanschluß 38 auf ein Potential gelegt, das größer als Uk ist. Gleich­ zeitig wird der Gateanschluß 40 des Transistors 12 auf ein Potential gelegt, das größer als die Spannung UL am elektrischen Verbraucher 42 ist. Hierdurch wird erreicht, daß unterhalb des Gateanschlusses 38 im La­ dungsträgergebiet 20 ein MOS-Kanal gebildet wird. Durch Anlegen eines entsprechenden Potentials an dem Gateanschluß 40 wird in dem Ladungsträgergebiet 20' ebenfalls ein Kanal gebildet. Hierdurch wird ein Stromfluß über das mit dem Sourceanschluß 34 (an dem die Versorgungsspannung Uk anliegt) verbundene Ladungsträgergebiet 24, dem MOS-Kanal im Ladungs­ trägergebiet 20, das Driftgebiet 18, das Substrat­ gebiet 26, das Ladungsträgergebiet 44, das Drift­ gebiet 18, dem MOS-Kanal im Ladungsträgergebiet 22', das Ladungsträgergebiet 24' zum Sourceanschluß 36 und somit zum elektrischen Verbraucher 42 möglich. Es wird deutlich, daß der Strom hierbei über das Ladungsträgergebiet 44 fließt. Da das Ladungsträger­ gebiet 44 eine höhere Ladungsträgerkonzentration aufweist als das umgebende Driftgebiet 18, ist im Bereich des Ladungsträgergebietes 44 der Durchlaß­ widerstand verringert. Über das Verhältnis der Dotierungskonzentration im Ladungsträgergebiet 44 zur Dotierungskonzentration im Driftgebiet 18 ergibt sich eine verringerte Sperrfestigkeit des Transistors 12 gegenüber dem Transistor 14. Ferner ist durch Wahl der Höhe h des Ladungsträgergebietes 44, die gegebenenfalls bis an den Übergang zwischen dem Driftgebiet 18 und dem Ladungsträgergebiet 20' heran­ reichen kann, ebenfalls eine Verringerung der Sperr­ festigkeit einstellbar.
Bei der Festlegung der Sperrfestigkeit des Tran­ sistors 12 und des Transistors 14 gilt, daß der Tran­ sistor 14 noch die Spannung U1-Uk sperren kann. Hierdurch wird die Verpolsicherheit der vor dem Tran­ sistor 14 angeordneten Schaltungsbestandteile gewähr­ leistet. Gleichzeitig muß der Transistor 12 eine Min­ destsperrfestigkeit aufweisen, die dann greift, wenn der elektrische Verbraucher 42 ausgeschaltet ist. Hierzu wird der Gateanschluß 40 auf ein Spannungs­ potential in Höhe der Verbraucherspannung UL ge­ bracht, so daß der MOS-Kanal im Ladungsträgergebiet 20' verschwindet. Hierdurch geht der Transistor 12 in Sperrbetrieb über und nimmt die am Sourceanschluß 34 anliegende Versorgungsspannung Uk auf. Die Höhe h des Ladungsträgergebietes 44 muß so gewählt sein, daß zwischen dem Ladungsträgergebiet 44 und dem Ladungs­ trägergebiet 20' die Spannung Uk ohne Durchschlag blockieren kann. Das am Gateanschluß 38 anliegende Potential ist hierbei in weiten Grenzen frei wählbar, da der pn-Übergang zwischen den Ladungsträgergebieten 20 beziehungsweise dem Driftgebiet 18 in Durchlaß­ richtung vorgespannt ist. Es ist lediglich zu beachten, daß die Spannung zwischen dem Gateanschluß 38 und dem Sourceanschluß 34 klein genug bleibt, um das Gateoxid zwischen dem Gateanschluß 38 und der Oberfläche des Bauelementes 16 nicht zu schädigen. Beispielsweise kann vorgesehen sein, daß das Po­ tential am Gateanschluß 38 gegenüber dem Einschalt­ falle des elektrischen Verbrauchers 42 unverändert bleibt.
Anhand der bisherigen Erläuterungen wird deutlich, daß die Schaltungsanordnung 10 ohne weiteres zum Schalten eines elektrischen Verbrauchers 42 einge­ setzt werden kann, wobei gleichzeitig eine Verpol­ schutzsicherung durch den Transistor 14 übernommen wird und durch Integration des Ladungsträgergebietes 44 eine Sperrfestigkeit des Transistors 12 auf ein notwendiges Minimum reduziert ist.
Nachfolgend wird der Kurzschlußfall betrachtet, indem angenommen wird, daß der in Fig. 1 nur zur Erläute­ rung angedeutete Schalter 46 schließt, so daß am elektrischen Verbraucher 42 als Spannung UL die hö­ here Versorgungsspannung U1 anliegt. Diese liegt dann gleichzeitig am Sourceanschluß 36 der Schaltungsan­ ordnung 10 an. Da die Versorgungsspannung U1 - wie bereits erwähnt - größer ist als die Versorgungsspan­ nung Uk, wird über eine nicht dargestellte Schutz­ schaltung der Gateanschluß 38 des Transistors 14 auf ein Potential gelegt, das sicherstellt, daß der MOS- Kanal im Ladungsträgergebiet 20 erlischt. Hierzu kann die Spannung am Gateanschluß 38 beispielsweise auf die Versorgungsspannung Uk gelegt werden. Hierdurch sperrt der Transistor 14, und ein Stromfluß vom Transistor 12 in Richtung des Transistors 14 durch die Schaltungsanordnung 10 ist ausgeschlossen. Der Transistor 14 nimmt die Spannungsdifferenz zwischen U1 und Uk somit auf. In diesem Falle ist das Potential am Gateanschluß 40 in Grenzen frei wählbar, da der pn-Übergang zwischen dem Driftgebiet 18 und dem Ladungsträgergebiet 20' in Durchlaßrichtung vor­ gespannt ist. Es muß lediglich sichergestellt sein, daß die Spannungsdifferenz zwischen dem Gateanschluß 40 und der Versorgungsspannung Uk klein genug bleibt, damit das Gateoxid zwischen dem Gateanschluß 40 und der Oberfläche des Bauelementes 16 nicht geschädigt wird. Hierzu kann beispielsweise vorgesehen sein, daß der Gateanschluß 40 auf das Spannungspotential UL gelegt wird.
Die Schaltungsanordnung 10 kann auch als bidirektio­ nales Schaltelement verwendet werden. Hierbei ergeben sich folgende Betriebszustände:
Für den Vorwärts-Durchlaßfall, bei dem die Spannung Uk größer ist als die Spannung UL, ist das Potential am Gateanschluß 38 des Transistors 14 so zu wählen, daß der Transistor 14 einschaltet, indem ein MOS-Ka­ nal durch das Ladungsträgergebiet 20 entsteht. Ferner ist die Spannung am Gateanschluß 40 so zu wählen, daß der Transistor 20 ebenfalls eingeschaltet ist, indem ein MOS-Kanal durch das Ladungsträgergebiet 20' ent­ steht.
Für den Vorwärts-Sperrfall, bei einer Spannung Uk größer als Spannung UL, gilt, daß das Potential am Gateanschluß 40 so gewählt wird, daß der MOS-Kanal durch das Ladungsträgergebiet 20' verschwindet. Hier­ zu kann die Spannung am Gateanschluß 40 beispiels­ weise auf das Spannungspotential UL gelegt werden.
Für den Rückwärts-Durchlaßfall, also wenn die Span­ nung Uk kleiner ist als die Spannung UL, gilt, daß das Potentiäl am Gateanschluß 38 so zu wählen ist, daß ein MOS-Kanal durch das Ladungsträgergebiet 20 entsteht und der Transistor 14 eingeschaltet ist. Ferner ist die Spannung am Gateanschluß 40 so zu wäh­ len, daß im Ladungsträgergebiet 20' ein MOS-Kanal entsteht und der Transistor 12 ebenfalls eingeschal­ tet ist.
Für den Rückwärts-Sperrfall, im Falle das Potential Uk ist kleiner als das Spannungspotential UL, gilt, daß die Spannung am Gateanschluß 38 so zu wählen ist, daß der MOS-Kanal durch das Ladungsträgergebiet 20 erlischt, so daß der Transistor 14 ausgeschaltet ist. Hierzu kann die Spannung am Gateanschluß 38 bei­ spielsweise auf die Spannung Uk gelegt werden.
Anhand der Fig. 2 bis 5 wird schematisch der Her­ stellungsprozeß des Halbleiterbauelementes 16 mit der Schaltungsanordnung 10 gemäß Fig. 1 verdeutlicht.
Zunächst wird, wie Fig. 2 zeigt, auf einem Ausgangs­ wafer 50, der eine n+-Dotierung des späteren Substratgebiets 26 besitzt, eine n-dotierte Schicht 52 epitaktisch aufgewachsen. Dieses epitaktische (homoepitaktive) Aufwachsen einer einkristallinen Schicht ist als chemisches Depositionsverfahren allgemein bekannt.
Anschließend wird, wie Fig. 3 verdeutlicht, über die Schicht 52 eine Maskierung 54 angeordnet, die im Be­ reich des späteren Ladungsträgergebietes 44 eine Mas­ kenöffnung 56 besitzt. Anschließend erfolgt eine Ionenimplantation 58 mit n-dotierenden Ionen, die zur Ausbildung des Ladungsträgergebietes 44 innerhalb der Schicht 52 führt. Durch die Ionenimplantation erhält das Ladungsträgergebiet 44 eine höhere Dotierung (n+- Dotierung) als die Schicht 52 (n-Dotierung). Durch die Plazierung der Maskenöffnung 56 kann die spätere Lage des Ladungsträgergebietes 44 bestimmt werden. Je nachdem, ob das Ladungsträgergebiet 44 in den Tran­ sistor 12 oder den Transistor 14 strukturiert werden soll, ist die Maskenöffnung 56 angeordnet. Diese Ionenimplantation 58 erfolgt mittels bekannter Stan­ dard-Lithographieverfahren, so daß auf Einzelheiten im Rahmen der vorliegenden Beschreibung nicht näher eingegangen werden muß.
Nachfolgend wird, wie Fig. 4 verdeutlicht, auf die Schicht 52 eine weitere n-dotierte, einkristalline Schicht 60 epitaktisch aufgewachsen. Dieses Aufwach­ sen der Schicht 60 erfolgt derart, daß eine Gesamt­ schichtdicke d1 der Schichten 52 und 60 gewählt ist, die eine gewünschte Sperrfestigkeit des Transistors 14 (Fig. 1) sicherstellt. Die Schichten 52 und 60 bilden das spätere Driftgebiet 18.
Es wird deutlich, daß durch aufeinander abgestimmtes Vorgehen des epitaktischen Aufwachsens der Schichten 52 beziehungsweise 60 und einer Dauer beziehungsweise Intensität der Ionenimplantation 58 die Position und die Höhe h des Ladungsträgergebietes 44 innerhalb des Driftgebietes 18 bestimmt werden kann. Während des Strukturierens der Schichten 52 und 60 beziehungswei­ se der Ionenimplantation 58 besitzt das spätere La­ dungsträgergebiet 44 eine Höhe h', die geringer ist als die spätere Höhe h. Zunächst wird während des epitaktischen Aufwachsens der Schicht 60 eine Ausdif­ fusion von Ladungsträgern aus dem n+-dotierten Be­ reich 44 in die darüber aufgewachsene Schicht 60 er­ reicht. Gegenüber der Implantationstiefe der n+-La­ dungsträger (Fig. 4) wird somit die Höhe h' (Fig. 5) des Ladungsträgergebietes 44 erreicht.
Anhand von Fig. 5 ist dann das fertig prozessierte Bauelement 16 mit der Schaltungsanordnung 10 gezeigt. Die Darstellung in Fig. 5 entspricht der Darstellung in Fig. 1. In nicht näher gezeigten Verfahrens­ schritten, die allesamt Standardprozeßschritte aus der Fertigung integrierter Schaltungen sind, werden die Ladungsträgergebiete 20 und 20', 22 und 22', 24 und 24' implantiert und die Metallisierungen 28, 34, 36 und die Poly-Siliziumabscheidung der Gateanschlüs­ se 38 und 40 aufgebracht. Gleichzeitig werden nicht näher dargestellte weitere Schaltungsbestandteile, beispielsweise eine Ansteuerschaltung und eine Gate­ schutzschaltung, Gateoxidschichten beziehungsweise Passivierungsschichten erzeugt. Durch die während dieser Standardprozeßschritte auftretenden Tempera­ tureinflüsse (zur Beeinflussung der Kristallstruktur der implantierten Ladungsträger) erfolgt eine Aus­ diffusion des Ladungsträgergebietes 44 von der Ausgangshöhe h' auf die Endhöhe h.
Fig. 6 zeigt eine weitere Ausführungsvariante einer Schaltungsanordnung 10 mit den Transistoren 12 und 14. Gleiche Teile wie in Fig. 1 sind mit gleichen Bezugszeichen versehen und nicht nochmals erläutert. Der Unterschied zu dem in Fig. 1 gezeigten Ausfüh­ rungsbeispiel besteht darin, daß im Bereich des Tran­ sistors 12 zusätzlich zu dem Ladungsträgergebiet 44 ein weiteres Ladungsträgergebiet 62 integriert ist, das den gleichen Ladungsträgertyp wie das Driftgebiet 18 (im Beispiel n-dotiert) aufweist, wobei eine Ladungsträgerkonzentration höher gewählt ist als im Driftgebiet 18.
Die zusätzliche Anordnung des Ladungsträgergebietes 62 führt im Zusammenhang mit dem Ladungsträgergebiet 44 ebenfalls zu einer Reduktion des Durchlaßwider­ standes des Transistors 14. Hierbei sind die Ladungs­ trägerkonzentrationen in den Ladungsträgergebieten 62 und 44 und deren Höhen h beziehungsweise h1 so auf­ einander abgestimmt, daß eine minimal notwendige Sperrfestigkeit, wie bereits in dem Ausführungs­ beispiel zu Fig. 1 erläutert, gewährleistet bleibt.
Hinsichtlich der elektrischen Funktionen, wie Vor­ wärts-Durchlaßfall, Vorwärts-Sperrfall, Rückwärts- Durchlaßfall, Rückwärts-Sperrfall und Fehlerfall (Verpolung) und die hierzu notwendigen Spannungs­ steuerungen an den Gateanschlüssen 38 und 40 der an­ liegenden Versorgungsspannungen Uk und U1 beziehungs­ weise der Verbraucherspannung UL, wird auf die Erläu­ terung zum Ausführungsbeispiel gemäß Fig. 1 verwie­ sen. Im Vorwärts-Durchlaßfall beziehungsweise im Rückwärts-Durchlaßfall der Schaltungsanordnung 10 ist der Durchlaßwiderstand des Transistors 12 durch die Anordnung der Ladungsträgergebiete 44 beziehungsweise 62 reduziert, entsprechend der notwendig minimal er­ forderlichen Sperrfestigkeit.
Anhand der Fig. 7 bis 12 wird schematisch der Her­ stellungsprozeß des Bauelementes 16 gemäß dem in Fig. 6 gezeigten Ausführungsbeispiel verdeutlicht.
Zunächst werden, wie die Fig. 7, 8 und 9 verdeut­ lichen, die Verfahrensschritte zum Erzielen des La­ dungsträgergebietes 44 durchgeführt. Hierbei wird auf die Erläuterung zu den Fig. 2, 3 und 4 verwiesen, die auch für die Herstellung des Bauelementes 16 gemäß Ausführungsbeispiel in Fig. 6 gelten.
Nach Aufwachsen der epitaktischen Schicht 60 wird, wie Fig. 10 zeigt, über der Schicht 60 eine Maskie­ rung 64 angeordnet, die im Bereich des späteren Ladungsträgergebietes 62 eine Maskenöffnung 66 be­ sitzt. Anschließend erfolgt eine Ionenimplantation 68 mit n-dotierenden Ionen, die zur Ausbildung des La­ dungsträgergebietes 62 innerhalb der n-dotierten Schicht 60 (späteres Driftgebiet 18) führen. Das La­ dungsträgergebiet 62 besitzt eine höhere Ladungs­ trägerdotierung als das Driftgebiet 18. Die Ionen­ implantation 68 erfolgt wieder mittels bekannter Standardverfahrensschritte der Lithographie.
Anschließend erfolgt, wie Fig. 11 verdeutlicht, eine Temperaturbehandlung des Wafers, so daß Ladungsträger aus den Ladungsträgergebieten 44 und 62 in die Schicht 60 (Driftgebiet 18) diffundieren. Hierdurch wird die Dickenausdehnung der Ladungsträgerzonen 44 beziehungsweise 62 auf Zwischenhöhen h" beziehungs­ weise h' erreicht.
Schließlich werden gemäß Fig. 12 mit im einzelnen nicht verdeutlichten Verfahrensschritten, die alle­ samt Standardprozeßschritte aus der Fertigung inte­ grierter Schaltungen sind, die Ladungsträgergebiete 20 und 20', 22 und 22' sowie 24 und 24' implantiert. Ferner werden die Metallisierungen 28 und 36 auf­ gebracht und die Gateelektroden 38 und 40 in Poly- Silizium abgeschieden. Ferner erfolgt die bereits früher erläuterte Integration von Ansteuerschaltungen beziehungsweise Schutzschaltungen für die Schaltungs­ anordnung 14 in das Bauelement 16. Durch die mit diesen Standardprozeßschritten verbundene Temperatur­ einwirkung erfolgt ein weiteres Diffundieren von La­ dungsträgern aus den Ladungsträgergebieten 44 und 62 in das Driftgebiet 18, so daß diese ihre endgültige Schichtdicke h beziehungsweise h1 annehmen. Die Dar­ stellung in Fig. 12 entspricht somit der Darstellung in Fig. 6.
In Fig. 13 ist ein weiteres Ausführungsbeispiel der Schaltungsanordnung 10 gezeigt. Gleiche Teile wie in den vorhergehenden Figuren sind wiederum mit gleichen Bezugszeichen versehen und nicht nochmals erläutert. Gemäß dem Ausführungsbeispiel in Fig. 13 ist im Be­ reich des Transistors 12 nur das Ladungsträgergebiet 62 zusätzlich angeordnet. Auf die Anordnung des La­ dungsträgergebietes 44 wurde verzichtet. Durch eine Wahl der Schichtdicke h1 des Ladungsträgergebietes 62 beziehungsweise eine Ladungsträgerkonzentration kann wiederum die Sperrfestigkeit und somit der Durchlaß­ widerstand des Transistors 12 auf ein notwendiges Mi­ nimum herabgesetzt werden. Die Verpolsicherheit wird, wie bei den vorhergehenden Ausführungsbeispielen, durch die Sperrfestigkeit des Transistors 14 übernom­ men. Die elektrischen Eigenschaften der Schaltungs­ anordnung 10, insbesondere der Vorwärts-Durchlaßfall, der Vorwärts-Sperrfall, der Rückwärts-Durchlaßfall, der Rückwärts-Sperrfall und der Fehlerfall, entspre­ chen den bereits erfolgten Erläuterungen zu den Aus­ führungsbeispielen der Fig. 1 und 6.
Anhand der Fig. 14 bis 17 wird schematisch der Herstellungsprozeß des Halbleiterbauelementes 10 ge­ mäß dem in Fig. 13 gezeigten Ausführungsbeispiel verdeutlicht.
Zunächst wird auf einem Ausgangswafer 50 mit einer n+-Dotierung entsprechend dem späteren Substratgebiet 26 eine Schicht 60' epitaktisch aufgewachsen. Dies entspricht dem Aufwachsen der Schicht 60 gemäß Fig. 10, ohne daß zuvor die Strukturen des Ladungsträger­ gebietes 44 angelegt wurden.
Nachfolgend werden, wie Fig. 15 verdeutlicht, durch Aufbringen der Maskierung 64 und anschließende Ionen­ implantation 68 n-dotierende Ladungsträger in die Schicht 60 zur Ausbildung des späteren Ladungsträger­ gebietes 62 eingebracht. Dies erfolgt mittels bekann­ ter Standard-Lithographieprozesse.
Nachfolgend wird, wie Fig. 16 verdeutlicht, der be­ reits zu Fig. 11 erläuterte Wärmeprozeß durchge­ führt, so daß das Ladungsträgergebiet 62 seine Zwischenschichtdicke h1' annimmt.
Schließlich wird das Bauelement 16 mittels bekannter Standardprozeßschritte zur Fertigung integrierter Schaltungen fertig strukturiert. Auch hier wird auf die Erläuterung zu den vorhergehenden Figuren bezie­ hungsweise Ausführungsbeispiele verwiesen. Im Ergeb­ nis entsteht das in Fig. 17 gezeigte Bauelement 16 mit dem integrierten Ladungsträgergebiet 62 zur Her­ absetzung der Sperrfestigkeit des Transistors 12.
Gemäß weiterer, nicht dargestellter Ausführungsbei­ spiele kann vorgesehen sein, daß das Ladungsträgerge­ biet 62 in das Ladungsträgergebiet 44 (gemäß dem Aus­ führungsbeispiel in Fig. 6) oder in das Substrat­ gebiet 26 (gemäß dem Ausführungsbeispiel in Fig. 13) hineinläuft. Derartige Strukturen können durch ent­ sprechende thermische Behandlung oder durch die Dauer und Intensität der Ionenimplantation während der Herstellung des Ladungsträgergebietes 62 erzielt werden. Hierdurch wird eine weitere Optimierung der Sperrfestigkeit und somit des Durchlaßwiderstandes des Transistors 12 möglich, ohne daß die notwendige Mindestsperrfestigkeit unterschritten wird.
Anhand der Fig. 18, 19 und 20 werden nachfolgend verschiedene Ausführungsformen für die Layoutgestal­ tung der sogenannten Steuerköpfe der Transistoren 12 und 14 gezeigt, die ebenfalls zu einer Verringerung des Durchlaßwiderstandes im Leitungsfalle beziehungs­ weise einer Verminderung der Sperrfestigkeit führen. Diese Ausgestaltung der Steuerköpfe kann entweder ausschließlich zur Herabsetzung der Sperrfestigkeit genutzt werden oder kann in Verbindung mit den zu­ sätzlich integrierten Ladungsträgergebieten 44 be­ ziehungsweise 62 erfolgen.
Nachfolgend sind jeweils die Steuerköpfe des Tran­ sistors 12 dargestellt, wobei bei entsprechend gege­ bener Potentialverteilung der Versorgungsspannungen diese Layoutgestaltung auch am Steuerkopf des Tran­ sistors 14 realisiert sein kann.
Der Steuerkopf setzt sich aus dem Ladungsträgergebiet 20', dem Ladungsträgergebiet 22', dem Ladungsträger­ gebiet 24', dem Gateanschluß 40 und nicht dargestell­ tem Sourceanschluß 36 zusammen. Der Sourceanschluß 36 kontaktiert die Ladungsträgergebiete 22' beziehungs­ weise 24' im Bereich eines Kontaktfensters 70. Die Metallisierung des Sourceanschlusses 36 selber ist nicht dargestellt. In den Fig. 18a, b, c, d und e sind die einzelnen Bestandteile des Steuerkopfes nochmals gesondert dargestellt. Diese liegen quasi übereinander beziehungsweise ineinander, wie die Querschnittzeichnungen der Fig. 1, 6 und 13 ver­ deutlichen.
Wie die Draufsichten in den Fig. 18, 19 und 20 verdeutlichen, besteht der Transistor 12 - und gege­ benenfalls auch der Transistor 14 - aus einer Viel­ zahl einzelner Zellen 15, die parallelgeschaltet den Transistor 12 ergeben. Somit wird klar, daß in den Fig. 1, 6 und 13 jeweils nur immer eine Hälfte ei­ ner Zelle im Querschnitt dargestellt ist.
Die schematischen Draufsichten in Fig. 18 verdeutli­ chen, daß durch die Anordnung beziehungsweise Dimen­ sionierung der einzelnen Bestandteile des Steuerkop­ fes des Transistors 12 eine große Kanalweite pro Transistorfläche realisiert ist. Hierdurch wird eine Minimierung eines Durchlaßwiderstandes - im Leitungs­ falle - erreicht und eine ausreichende Impulsfestig­ keit sichergestellt. Die Kanalweite bezieht sich auf die laterale Überlappungslänge des Gateanschlusses 36 zu dem Ladungsträgergebiet 20'.
Gemäß der in Fig. 18 gezeigten Ansicht wird dies durch eine Kombination aus Zellenstrukturen und Gitterstrukturen erreicht. Die Ladungsträgergebiete 20' und die Ladungsträgergebiete 24' sind zwischen den einzelnen Zellen des Steuerkopfes gitterartig ver­ zweigt und führen so einerseits zu der gewünschten großen Kanalweite pro zur Verfügung stehender Gesamt­ fläche und andererseits zu der gewünschten Mini­ mierung des Durchlaßwiderstandes des Steuerkopfes des Transistors 12 und somit des gesamten Transistors 12.
In den Fig. 19 beziehungsweise 19a, 19b, 19c, 19d und 19e ist ein weiteres Layout der Steuerköpfe ge­ zeigt. Gleiche Teile wie in Fig. 18 sind mit glei­ chen Bezugszeichen versehen und nicht nochmals erläu­ tert. Es wird deutlich, daß hier eine Zellen- und Streifenstruktur realisiert ist. Der Steuerkopf be­ steht wiederum aus einer Vielzahl von Zellen 15, von denen zwei dargestellt sind, und die Ladungsträgerge­ biete 24' sind streifenförmig zwischen benachbarten - in einer Linie liegenden - Zellen 15 angeordnet. Gegenüber dem Ausführungsbeispiel in Fig. 18 ist auf die Querverbindung, die zur Ausbildung der Gitter­ struktur führte, verzichtet. Auch so wird eine große Kanalweite pro zur Verfügung stehender Transistor­ fläche erzielt.
Schließlich ist in Fig. 20 beziehungsweise Fig. 20a, b, c, d und e eine weitere Ausführungsvariante der Strukturierung der Steuerköpfe gezeigt. Hier ist wiederum eine kombinierte Zellenstruktur und Gitter­ struktur vorgesehen, wobei durch die diagonale Aus­ richtung der Ladungsträgergebiete 22' und 24' und des Kontaktfensters 70 es zur Ausbildung von stumpfen Winkeln zwischen den Kanalübergängen innerhalb der Gitterstruktur des Ladungsträgergebietes 24' kommt. Diese stumpfen Winkel ergeben sich auch auf den Poly- Siliziumgebieten des Gateanschlusses 36. Hierdurch wird eine besonders gute Impulsfestigkeit erzielt, wobei gleichzeitig die Kanalweite bezogen auf die Transistorfläche ebenfalls vergrößert ist.

Claims (16)

1. Schaltungsanordnung zur Verpolsicherung von Halb­ leiterschaltungen, gekennzeichnet durch zwei, in ei­ nem Driftgebiet (15) integrierte, quasivertikale oder vertikale DMOS-Transistoxen (12, 14), wobei ein erster DMOS-Transistor (12) mit einem zu schaltenden elektrischen Verbraucher (42) verbunden ist und ein zweiter DMOS-Transistor (14) antiseriell zu dem ersten DMOS-Transistor (12) geschaltet ist, und die DMOS-Transistoren (12, 14) eine unterschiedliche Sperrfestigkeit besitzen.
2. Schaltungsanordnung nach Anspruch 1, dadurch ge­ kennzeichnet, daß innerhalb des gemeinsamen Ladungs­ trägergebietes (Driftgebiet 18) des Schalttransistors (12) und des Verpolschutz-Transistors (14) im Bereich des Schalttransistors (12) wenigstens ein Ladungsträ­ gergebiet (44, 62) mit erhöhter Ladungsträgerdotierung integriert ist.
3. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Ladungs­ trägergebiet (44) mit der höheren Ladungsträgerdotie­ rung sich in Nähe des Drainanschlusses (32) des Schalttransistors (12) befindet.
4. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zusätzlich zu dem ersten Ladungsträgergebiet (44) höherer Ladungs­ trägerdotierung ein zweites Ladungsträgergebiet (62) höherer Ladungsträgerdotierung vorgesehen ist.
5. Schaltungsanordnung nach Anspruch 1 oder 2, da­ durch gekennzeichnet, daß nur das zweite Ladungs­ trägergebiet (62) höherer Ladungsträgerdotierung vor­ gesehen ist.
6. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Do­ tierungsgebiete (44, 62) Ladungsträger des gleichen Typs wie das Driftgebiet (18) umfassen.
7. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Ladungs­ trägergebiet (44) eine Höhe (h) aufweist, die ge­ ringer ist als ein Abstand zwischen einem Substrat­ gebiet (26) des Driftgebietes (18) und einem Schalt­ gebiet (Ladungsträgergebiet 20') des Transistors (12).
8. Schaltungsanordnung nach Anspruch 7, dadurch ge­ kennzeichnet, daß die Höhe (h) so gewählt ist, daß eine Mindestsperrfestigkeit des Transistors (12) ge­ genüber der Versorgungsspannung (Uk) gegeben ist.
9. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine Höhe (h2) des Driftgebietes (18) zwischen der Schicht (50) und einem Schaltgebiet (Ladungsträgergebiet 20) des Tran­ sistors (14) so gewählt ist, daß die maximal mögliche Spannung (U1-Uk) blockierbar ist.
10. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Ladungs­ trägergebiet (62) eine Höhe (h1) besitzt, die ge­ ringer ist als ein Abstand zwischen dem Ladungs­ trägergebiet (44) oder dem Substratgebiet (26) und dem Schaltgebiet (Ladungsträgergebiet 20') des Tran­ sistors (12).
11. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Ladungs­ trägergebiet (62) in das Ladungsträgergebiet (44) oder das Substratgebiet (26) hineinläuft.
12. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß ein Layout des Steuerkopfes (20', 22', 24', 36, 40) des Transistors (12) so gewählt ist, daß eine maximale Kanalweite der MOS-Kanäle im Leitungsfalle in bezug auf die zur Ver­ fügung stehende Transistorfläche gegeben ist.
13. Schaltungsanordnung nach Anspruch 12, dadurch ge­ kennzeichnet, daß die Ladungsträgergebiete (20' und 24') gitterförmig zwischen mehreren Zellen (15) des Transistors (12) verlaufen.
14. Schaltungsanordnung nach Anspruch 12, dadurch ge­ kennzeichnet, daß die Ladungsträgergebiete (20' und 24') streifenförmig zwischen mehreren Zellen (15) des Transistors (12) verlaufen.
15. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Gebiete (24', 18, 26, 62, 24 und 44) n-dotiert und die Gebiete (22, 20, 22', 20') p-dotiert sind.
16. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß, die Gebiete (24', 18, 26, 62, 24 und 44) p-dotiert und die Gebiete (22, 20, 22', 20') n-dotiert sind.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5424583A (en) * 1977-07-26 1979-02-23 Victor Co Of Japan Ltd Mos field effect transistor
DE4041050C2 (de) * 1989-12-25 1999-01-14 Fuji Electric Co Ltd Integrierter Schaltkreis und Verfahren zur Bildung eines Halbleiterbauelements
DE4309764C2 (de) * 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
DE9403928U1 (de) * 1994-03-09 1994-08-04 Ic Haus Gmbh Schaltungsanordnung zur Verpolsicherung bei integrierten Schaltungen
JP3485655B2 (ja) * 1994-12-14 2004-01-13 株式会社ルネサステクノロジ 複合型ｍｏｓｆｅｔ

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