JPS60113961A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体集積技術さらには電源ノイズ対策に
適用して有効な技術に関し、例えば相補型絶縁ゲート電
界効果トランジスタにより構成された大規模集積回路（
以下ＣＭＯ８−ＬＳＩと称す）におけるラッチアップ防
止対策に利用して有効な技術に関する。

［背景技術］ ＣＭＯ８−Ｌ、８１においては、ＣＭＯ３構造内部に構
成される寄生のサイリスタが、外部からのノイズ等によ
ってトリガされて導通し、電流が流れ続けてしまうとい
うラッチアップ現象が問題とされている。

このラッチアップ現象を防止するために、例えば入力端
子と内部回路との間に、多〜結晶シリコンからなる抵抗
を設けるなどの対策を考えた。

ところが、半導体集積回路の微細化が進むにつれて、Ｃ
ＭＯ８構造内部のＰ、Ｎトランジスタ間が狭くなり、電
源電圧のノイズによってもラッチアップが発生し易くな
るという問題が生じて来ることが分かった。

つまり、従来の例えば設計規準が５μｍのＣＭＯ８−Ｌ
ＳＩでは、入出力端子へのノイズによるラッチアップに
対しでのみ防止対策を施せば充分であった。しかし、回
路の微細化が進み３μｍプロセスの段階になると、回路
を構成する素子の拡散層とウェル領域の間隔が狭くなり
、かつ電源ラインが内部回路内に縦横に入り込んでいる
ため、高集積化が進むほど電源ラインと回路を構成する
素子間が狭くなる。そのため、電源ラインにのって来る
ノイズによっても内部回路にラッチアップが発生し易く
なるのである。

電源電圧へのノイズの発生要因としては、例えば、電源
ラインとこれに隣接する入出力信号ラインとの間隔が狭
くなることにより、入出力信号ラインの電位変動に誘起
されて発生する場合や電源投入時に発生するノイズ等が
考えられる。

しかし、電源端子と内部回路との間に、ラッチアップ防
止用の抵抗を設けたのでは、この抵抗による消費電力が
入力端子のラッチアップ防止用抵抗における消費電力に
比べて、かなり大きくなってしまうという不都合がある
。

［発明の目的］ この発明の目的は、ＣＭＯ３−ＬＳＩにおいて電源電圧
にのったノイズによって、内部回路内の寄生サイリスタ
がトリガされてラッチアップが発生されるのを防止する
ことにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわちこの発明は、回路の最も高い電源端子とこれよ
りも低い他の電源端子（グランド端子を含む）との間に
、基板上に形成されたＰＮ接合からなる保護用のダイオ
ードを設けて逆方向に接続してやることにより、電源ノ
イズをカットして寄生サイリスタがトリガされにりくシ
、これによってラッチアップの発生を防止するという上
記目的を達成するものである。

［実施例］ 第１図は、本発明を０ＭＯ８−ＬＳＩに適用した場合の
一実施例を示す回路図である。

同図において、■はＬＳＩチップ上に設けられた電源端
子であり、いわゆる電源用ポンディングパッドに相当し
、この電源端子１には外部から＋５■のような正の電源
電圧ｖｎｎが印加される。２は、相補型ＭＯＳＦＥＴに
より構成されている内部回路である。この内部回路２は
電源ライン３を介して上記電源端子１に接続され、電源
電圧ｖＤＤの供給を受ける。電源ライン３は、内部回路
２の各部に電源電圧Ｖｎｎを供給すべくＬＳＩチップ内
に縦横に配設されている。

そして、上記電源端子１と内部回路２とを結ぶ電源ライ
ン３の途中には、回路の他の電源端子４との間にダイオ
ード５が逆方向に接続されている。

上記電源端子４には、外部から一５■のような電源電圧
Ｖｓｓが印加されている。

従って、電源電圧Ｖ、Ｄにノイズがのって、電源ライン
３のレベルがダイオード５の降伏電圧以上に上がると、
ダイオード５を通して電源端子４へ向かって電流が流れ
、ノイズのピーク値が抑えられる。その結果、内部回路
２内の寄生サイリスタがトリガされにくくなる。

第２図及び第３図は、上記のようなラッチアップ防止回
路の具体的な構成例を示す平面図と断面図である。

特に制限されないが、シリコンのようなＮ型半導体基板
１０の主面には、Ｎチャンネル型ＭＯ８ＦＥＴが形成さ
れる領域に予めＰ型不純物を拡散させて形成されるＰウ
ェル領域と同時に、上記ＰＮ接合ダイオード５を構成す
るＰ型領域としてのＰウェル領域１２が形成されている
。また、半導体基板１０の主面上には、熱酸化による比
較的厚いフィールド酸化膜１３が形成され、この酸化膜
１３上には、アルミニウム層等からなる電源電圧ｖＤゎ
の電源端子１となるポンディングパッド１１が形成され
ている。

上記Ｐウェル領域１２上には、特に制限されないが、上
記ダイオード５のＮ型領域となるＮ中型拡散層１４，１
４．・・・・が、基盤の目のように互いに分割されて形
成されている。このＮ＋型拡散層１４，１４．・・・・
は、図示しないＮチャンネル型ＭＯ３ＦＥＴのソース、
ドレイン領域となるＮ“型拡散層と同時に形成すること
ができる。また、上記Ｐウェル領域１２の周縁のＮ型半
導体基板１０との境界の一部にはウェルの電位をとるた
めのＰ′□＋型拡散層１５が形成されている。

このＰ＋型拡散層１５は、Ｎ型半導体基板１０の主面上
に形成され−るＰチャンネル型ＭＯ８ＦＥＴのソース、
ドレイン領域となるＰ＋型拡散層と同時に形成すること
ができる。

上記フィールド酸化膜１３上にはＰＳＧ膜（す〜ン・ケ
イ酸ガラス膜）のような眉間絶縁膜１６が形成され、こ
の層間絶縁膜１６には、上記Ｐウモル領域１２上の各Ｎ
＋型型数散層４，１４．・・・・およびＰ＋型拡散層１
５に対応して、コンタクトホール１７，１７．・・・・
が形成されている。そして、眉間絶縁膜１６の上にデポ
ジションされたアルミニウム層等しこよって、ＰＮ接合
ダイオード５のカソード側電極となるアルミ電極１８ａ
と、アノード側電極となるアルミ電極１８ｂとが形成さ
れでいる。

上記アルミ電極１８ａは、Ｐウェル領域１２上に形成さ
れた複数のＮ＋型型数散層１４１４．・・・・上を覆う
ように形成され、かつすべてのＮ中型拡散層１４，１４
．・・・・上に接触されて、連続一体のカソード電極と
されている。このカソード用のアルミ電極１８ａは、第
３図には示されてな）Ｎが、図面の左側のフィールド酸
化膜１３上に形成された電源電圧ｖＤＤ用のポンディン
グパッド１１に接続されている。また、アノード用のア
ルミ電極１８ｂは、電源電圧Ｖｓｓに接続されるように
されている。

この実施例では、上記のごとく、ＰＮ接合ダイオード５
のＮ型領域となるＮ＋型型数散層１４１４、・・・・が
分割形成されることにより、Ｐウェル領域１２との接合
面積が大きくされて５）る。これによって、ＰＮ接合に
電流が流れ易くなり、電源電圧にノイズがのったときに
、有効に逆方向電流が流されてノイズがカットされるよ
うになる。

さらにこの実施例では、上記ＰＮ接合ダイオード５のＰ
型領域となるＰウェル領域１２の周囲に、これを囲繞す
るようにＮ＋＋散層からなるガートバンド１９が設けら
れている。このガートバンド１９によってＰウェル領域
１２の周辺の基板電位が安定にされ、電源電圧ｖＤＩ）
にノイズがのってＰウェル領域１２の電位が吊り上げら
れたとき、その影響が内部回路に伝わって、寄生サイリ
スタがトリガされないようにされる。

上記ガードパント１９は、第２図に示すごとく、Ｐウェ
ル領域１２が半導体基板（チップ）１０の縁部に形成さ
れているときは、チップの縁の側の一辺を除く他の周囲
を囲繞する！うに１例えばコ字状に形成すれば、内部回
路への影響を抑えることができる。

ただし、Ｐウェル領域１２がポンディングパッド１１よ
りも内側（チップ中央側）に形成される場合には、ガー
トバンド１９によってＰウェル領域１２を完全に囲繞で
きるように環状に形成するのがよい。

上記実施例では、ＰＮ接合ダイオード５のＮ型領域とな
るＮ＋型型数散層１４複数個に分割されているが、一体
となるように形成してもよい。また、その場合、コンタ
クトホール１７は、第３図のごとく複数個に分割されて
もよいし、一体に形成されてもよい。

また、上記実施例のＰＮ接合ダイオード５のアノード側
電極は、電源電圧Ｖｓｓではなく、回路の接地点に接続
させるようにしてもよい。

［効果］ （１）相補型ＭＯ８ＦＥＴにより構成された半導体集積
回路装置において、回路の最も高い電源電圧が印加され
る端子とそれよりも低い電源電圧が印加される端子との
間に、半導体基板の一主面上に形成されたウェル領域と
このウェル領域と逆の導電型の拡散層とからなるＰＮ接
合よりなる保護ダイオードを逆方向接続させたので、電
源電圧が保護ダイオードの降伏電圧以上に高くなると逆
方向電流が流されて電圧が抑えられるという作用により
、電源ノイズがカットされ、内部回路のラッチアップを
防止することができるとともに、上記ダイオードを設け
るためにプロセスを変更する必要はないという効果があ
る。

（２）相補型ＭＣ）ＳＦＥＴにより構成された半導体集
積回路装置において、回路の最も高い電源電圧が印加さ
れる端子とそれよりも低い電源電圧が印加される端子と
の間に、半導体基板の一生面上に形成されたウェル領域
とこのウェル領域と逆の導電型の拡散層とからなるＰＮ
接合よりなる保護ダイオードを逆方向接続させるととも
に、上記ＰＮ接合ダイオードの周囲にガートバンドを設
けたので、ダイオード周囲の基板電位が安定にされると
いう作用により、保護ダイオードから内部回路への悪影
響を抑えることができるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、保護ダイオニド
と内部回路とを充分に離せば、ガートバンドを設ける必
要がない。また、保護ダイオードと並列にコンデンサを
設けるようにしてもよい。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である０ＭＯ８−ＬＳ　Ｉ
に適用した場合について説明したが、それに限定される
ものでなく、電源ノイズの影響が問題となるすべての半
導体集積回路に利用することができる。

【図面の簡単な説明】

第１図は、本発明を０ＭＯ８−ＬＳ　Ｉに適用した場合
の一実施例を示す回路図、 第２図は、その具体的な構成例を示す平面説明図、 第３図は、第２図における■−■線に沿った断面図であ
る。 １．１１・・・・電源端子（電源用ポンディングパッド
）、２・・・・内部回路、３・・・・電源ライン、４・
・・・電源端子、５・・・・ダイオード、１０・・・・
半導体基板、１２・・・・ウェル領域（Ｐウェル領域）
１３・・・・フィールド酸化膜、１４・・・・Ｎ＋型型
数散層１５・・・・Ｐ＋型拡散層、１６・・・・層間絶
縁膜（ＰＳＧ膜）−１１７・・・・コンタクトホール、
１８ａ、１８ｂ・・・・アルミ電極（カソード電極、ア
ノード電極）、１９・・・・ガートバンド。

Claims (1)

1. 【特許請求の範囲】 ■、相補型ＭＯ８ＦＥＴにより構成された半導体集積回
   路装置において、回路の最も高い電源電圧が印加される
   端子とそれよりも低い電源電圧が印加される端子との間
   にダイオードが逆方向に接続されてなることを特徴とす
   る半導体集積回路装置。 ２、上記ダイオードが半導体基板の一主面上に形成され
   たウェル領域と、このウェル領域と逆の導電型の拡散層
   とからなるＰＮ接合により構成されているとともに、こ
   のＰＮ接合ダイオードの周囲には拡散層からなるガート
   バンド領域が設けられてなることを特徴とする特許請求
   の範囲第１項記載の半導体集積回路装置。