JP2603410Y2 - 集積回路 - Google Patents
集積回路Info
- Publication number
- JP2603410Y2 JP2603410Y2 JP1993037311U JP3731193U JP2603410Y2 JP 2603410 Y2 JP2603410 Y2 JP 2603410Y2 JP 1993037311 U JP1993037311 U JP 1993037311U JP 3731193 U JP3731193 U JP 3731193U JP 2603410 Y2 JP2603410 Y2 JP 2603410Y2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- transistor gate
- path
- integrated circuit
- bulk
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【０００１】
【産業上の利用分野】本考案は、相補型電界効果トラン
ジスタ（以下ＣＭＯＳと記載する）集積回路のラッチア
ップを防止した集積回路の構成に関する。
ジスタ（以下ＣＭＯＳと記載する）集積回路のラッチア
ップを防止した集積回路の構成に関する。
【０００２】
【従来の技術】ラッチアップ現象とは、ＣＭＯＳ内のｐ
ウェルの電位を保つための電源とｎ基板の電位を保つた
めの電源との間に多量の電流が流れ、ＣＭＯＳ回路の動
作をくるわせる現象である。このラッチアップ現象はＣ
ＭＯＳの構造上形成してしまう寄生バイポーラトランジ
スタによる、サイリスタ回路によって引き起こされる。
ウェルの電位を保つための電源とｎ基板の電位を保つた
めの電源との間に多量の電流が流れ、ＣＭＯＳ回路の動
作をくるわせる現象である。このラッチアップ現象はＣ
ＭＯＳの構造上形成してしまう寄生バイポーラトランジ
スタによる、サイリスタ回路によって引き起こされる。
【０００３】このラッチアップ現象を、図面を用いて説
明する。図２はＣＭＯＳの構造を示す断面図である。
明する。図２はＣＭＯＳの構造を示す断面図である。
【０００４】図２に示すように、ｎバルク２０５はｎ基
板２０３をＶＤＤ２０１電位にするための電源との接触
領域であり、ｐバルク２０６はｐ領域であるｐウェル２
０４をＶＳＳ２０２電位にするための電源との接触領域
である。
板２０３をＶＤＤ２０１電位にするための電源との接触
領域であり、ｐバルク２０６はｐ領域であるｐウェル２
０４をＶＳＳ２０２電位にするための電源との接触領域
である。
【０００５】ｐゲート２０７はｎ基板２０３上に形成さ
れたｐ型のＭＯＳトランジスタゲートであり、ｎゲート
２０８はｐウェル２０４上に形成されたｎ型のＭＯＳト
ランジスタゲートである。
れたｐ型のＭＯＳトランジスタゲートであり、ｎゲート
２０８はｐウェル２０４上に形成されたｎ型のＭＯＳト
ランジスタゲートである。
【０００６】内部抵抗Ｒｐ２１２はｐウェル２０４内部
の電位分布状態によって決まるｐウェル２０４の内部抵
抗を示し、内部抵抗Ｒｎ２１１はｎ基板２０３内部の電
位分布状態によって決まるｎ基板２０３の内部抵抗を示
す。
の電位分布状態によって決まるｐウェル２０４の内部抵
抗を示し、内部抵抗Ｒｎ２１１はｎ基板２０３内部の電
位分布状態によって決まるｎ基板２０３の内部抵抗を示
す。
【０００７】第１のトランジスタ２０９は、ｐゲート２
０７のソースをエミッタとし、ｎ基板２０３をベースと
し、ｐウェル２０４をコレクタとする寄生トランジスタ
である。
０７のソースをエミッタとし、ｎ基板２０３をベースと
し、ｐウェル２０４をコレクタとする寄生トランジスタ
である。
【０００８】これに対して、第２のトランジスタ２１０
は、ｎゲート２０８のソースをエミッタとし、ｐウェル
２０４をベースとし、ｎ基板２０３をコレクタとする寄
生トランジスタである。
は、ｎゲート２０８のソースをエミッタとし、ｐウェル
２０４をベースとし、ｎ基板２０３をコレクタとする寄
生トランジスタである。
【０００９】図３は、図２中のトランジスタの等価回路
を示す回路図である。ある一定量以上のトリガー電流Ｉ
ａ２１２が基板側に発生し、ＶＳＳ２０２と第２のトラ
ンジスタ２１０のベース間に内部抵抗Ｒｐ２１２による
電位差が発生すると、第２のトランジスタ２１０はター
ンオンしてＶＤＤ２０１、ＶＳＳ２０２間に内部抵抗Ｒ
ｎ２１１を介して電流Ｉｂ２１３が流れる。
を示す回路図である。ある一定量以上のトリガー電流Ｉ
ａ２１２が基板側に発生し、ＶＳＳ２０２と第２のトラ
ンジスタ２１０のベース間に内部抵抗Ｒｐ２１２による
電位差が発生すると、第２のトランジスタ２１０はター
ンオンしてＶＤＤ２０１、ＶＳＳ２０２間に内部抵抗Ｒ
ｎ２１１を介して電流Ｉｂ２１３が流れる。
【００１０】さらに、電流Ｉｂ２１３が第１のトランジ
スタ２０９をターンオンするに充分な電流であれば、Ｖ
ＤＤ２０１、ＶＳＳ２０２間にトリガー電流Ｉａ２１２
が流れ続ける。
スタ２０９をターンオンするに充分な電流であれば、Ｖ
ＤＤ２０１、ＶＳＳ２０２間にトリガー電流Ｉａ２１２
が流れ続ける。
【００１１】以上の循環によって、つねにＶＤＤ２０
１，ＶＳＳ２０２間に大電流が流れ、ラッチアップとな
る。
１，ＶＳＳ２０２間に大電流が流れ、ラッチアップとな
る。
【００１２】このラッチアップ現象の対策の１つは、ｐ
バルク２０６、ｎバルク２０５の形成位置をｎ基板２０
３とｐウェル２０４の境界付近にとり、電位分布を安定
させることにより内部抵抗Ｒｐ２１２と内部抵抗Ｒｎ２
１１との抵抗値を下げる手法がある。
バルク２０６、ｎバルク２０５の形成位置をｎ基板２０
３とｐウェル２０４の境界付近にとり、電位分布を安定
させることにより内部抵抗Ｒｐ２１２と内部抵抗Ｒｎ２
１１との抵抗値を下げる手法がある。
【００１３】図４は従来の集積回路チップを直接ガラス
基板上に実装するＣＯＧ用集積回路の出力端子部分を示
す平面図である。
基板上に実装するＣＯＧ用集積回路の出力端子部分を示
す平面図である。
【００１４】図４に示すように、中央に出力端子１０１
が形成され、それを囲んでｐゲートである第１のＭＯＳ
トランジスタゲート１０２と、ｐゲートである第２のＭ
ＯＳトランジスタゲート１０３と、ｎゲートである第３
のＭＯＳトランジスタゲート１０４と、ｎゲートである
第４のＭＯＳトランジスタゲート１０５が形成されてい
る。
が形成され、それを囲んでｐゲートである第１のＭＯＳ
トランジスタゲート１０２と、ｐゲートである第２のＭ
ＯＳトランジスタゲート１０３と、ｎゲートである第３
のＭＯＳトランジスタゲート１０４と、ｎゲートである
第４のＭＯＳトランジスタゲート１０５が形成されてい
る。
【００１５】それぞれのＭＯＳトランジスタゲート１０
２、１０３、１０４、１０５の出力は、第１の出力線３
０６、第２の出力線３０７、第３の出力線３０８、第４
の出力線３０９によって最短距離で接続されている。
２、１０３、１０４、１０５の出力は、第１の出力線３
０６、第２の出力線３０７、第３の出力線３０８、第４
の出力線３０９によって最短距離で接続されている。
【００１６】ＶＤＤ電源をｎ基板１１１に接触させるた
めの第１のｎバルク３１０はＶＤＤ電源に接触している
活性領域３上にアルミニウムを形成し、コンタクトホー
ル１を形成することによってバルクの抵抗値を下げてい
る。
めの第１のｎバルク３１０はＶＤＤ電源に接触している
活性領域３上にアルミニウムを形成し、コンタクトホー
ル１を形成することによってバルクの抵抗値を下げてい
る。
【００１７】第２のｎバルク３１１は第２の出力線３０
７領域の活性領域３を介して第１のｎバルク３１０と接
続しており、活性領域３上にアルミニウムを形成しコン
タクトホール１を形成することによってバルクの抵抗値
を下げている。
７領域の活性領域３を介して第１のｎバルク３１０と接
続しており、活性領域３上にアルミニウムを形成しコン
タクトホール１を形成することによってバルクの抵抗値
を下げている。
【００１８】第３のｎバルク３１５は第１の出力線３０
６領域の活性領域３を介して第１のｎバルク３１０と接
続しており、活性領域３上にアルミニウムを形成しコン
タクトホール１を形成することによってバルクの抵抗値
を下げている。
６領域の活性領域３を介して第１のｎバルク３１０と接
続しており、活性領域３上にアルミニウムを形成しコン
タクトホール１を形成することによってバルクの抵抗値
を下げている。
【００１９】さらにｐウェル１１０をＶＳＳ電源に接触
させるための第１のｐバルク３１２は、ＶＳＳに接触し
ている活性領域３上にアルミニウムを形成し、コンタク
トホール１を形成することによってバルクの抵抗値を下
げている。
させるための第１のｐバルク３１２は、ＶＳＳに接触し
ている活性領域３上にアルミニウムを形成し、コンタク
トホール１を形成することによってバルクの抵抗値を下
げている。
【００２０】第２のｐバルク３１３は第３の出力線３０
８領域の活性領域３を介して第１のｐバルク３１２と接
続しており、活性領域３上にアルミニウムを形成しコン
タクトホール１を形成することによってバルクの抵抗値
を下げている。
８領域の活性領域３を介して第１のｐバルク３１２と接
続しており、活性領域３上にアルミニウムを形成しコン
タクトホール１を形成することによってバルクの抵抗値
を下げている。
【００２１】第３のｐバルク３１４は第４の出力線３０
９領域の活性領域３を介して第１のｐバルク３１２と接
続しており、活性領域３上にアルミニウムを形成しコン
タクトホール１を形成することによってバルクの抵抗値
を下げている。
９領域の活性領域３を介して第１のｐバルク３１２と接
続しており、活性領域３上にアルミニウムを形成しコン
タクトホール１を形成することによってバルクの抵抗値
を下げている。
【００２２】
【考案が解決しようとする課題】図４に示す従来の構成
では、最も電源抵抗の低い第１のｎバルク３１０付近で
は低抵抗のアルミニウムが形成されているので、確実に
ＶＤＤ電位になっていて内部抵抗Ｒｎ２１１は比較的低
くなる。
では、最も電源抵抗の低い第１のｎバルク３１０付近で
は低抵抗のアルミニウムが形成されているので、確実に
ＶＤＤ電位になっていて内部抵抗Ｒｎ２１１は比較的低
くなる。
【００２３】それに対して、第２のｎバルク３１１と第
２の出力線３０７領域は、高抵抗の活性領域３を介して
ＶＤＤ電源に接続しているので、ｎ基板１１１の電位は
比較的広い分布を持ち、ｐウェル１１０とｎ基板１１１
とで形成されるｐ−ｎ接合付近の電位差が小さくなり、
ラッチアップ現象の原因となる。
２の出力線３０７領域は、高抵抗の活性領域３を介して
ＶＤＤ電源に接続しているので、ｎ基板１１１の電位は
比較的広い分布を持ち、ｐウェル１１０とｎ基板１１１
とで形成されるｐ−ｎ接合付近の電位差が小さくなり、
ラッチアップ現象の原因となる。
【００２４】第１のｐバルク３１２と第２のｐバルク３
１３、第３のｐバルク３１４の関係も同様である。
１３、第３のｐバルク３１４の関係も同様である。
【００２５】本考案はこれらの問題を解決し、集積回路
のラッチアップ現象を防ぐことが可能な集積回路の構成
を提供することを目的とする。
のラッチアップ現象を防ぐことが可能な集積回路の構成
を提供することを目的とする。
【００２６】
【課題を解決するための手段】上記の目的を達成するた
め本考案の集積回路では以下の手段をとる。
め本考案の集積回路では以下の手段をとる。
【００２７】本考案の集積回路は、第１のＭＯＳトラン
ジスタゲート群と第２のＭＯＳトランジスタゲート群と
によって構成する複数のＭＯＳトランジスタゲート群に
よって周囲を囲まれた出力端子を備える集積回路にあっ
て、出力端子への出力経路が第１のＭＯＳトランジスタ
ゲート群の出力によって構成される第１の経路と第２の
ＭＯＳトランジスタゲート群の出力によって構成される
第２の経路とを設け、第１の経路と第２の経路とをｎ基
板とｐウェルとの境界線と平行に設けることを特徴とす
る。
ジスタゲート群と第２のＭＯＳトランジスタゲート群と
によって構成する複数のＭＯＳトランジスタゲート群に
よって周囲を囲まれた出力端子を備える集積回路にあっ
て、出力端子への出力経路が第１のＭＯＳトランジスタ
ゲート群の出力によって構成される第１の経路と第２の
ＭＯＳトランジスタゲート群の出力によって構成される
第２の経路とを設け、第１の経路と第２の経路とをｎ基
板とｐウェルとの境界線と平行に設けることを特徴とす
る。
【００２８】本考案の集積回路は、第１のＭＯＳトラン
ジスタゲート群および第２のＭＯＳトランジスタゲート
群は、ｎ基板に形成されたＭＯＳトランジスタゲートの
出力とｐウェルに形成されたＭＯＳトランジスタゲート
の出力とから構成することを特徴とする。
ジスタゲート群および第２のＭＯＳトランジスタゲート
群は、ｎ基板に形成されたＭＯＳトランジスタゲートの
出力とｐウェルに形成されたＭＯＳトランジスタゲート
の出力とから構成することを特徴とする。
【００２９】本考案の集積回路は、第１の経路と第２の
経路とｐウェルまたはｎ基板に形成されたＭＯＳトラン
ジスタゲート群と出力端子とに囲まれる領域に電源との
接触領域を設けることを特徴とする。
経路とｐウェルまたはｎ基板に形成されたＭＯＳトラン
ジスタゲート群と出力端子とに囲まれる領域に電源との
接触領域を設けることを特徴とする。
【００３０】
【作用】ラッチアップ現象発生の原因の１つは、図２に
おけるｐウェル２０４とｎ基板２０３との境界線の電位
が、完全にｐウェル２０４がＶＳＳ２０２電位に、ｎ基
板１１１がＶＤＤ２０１電位になっていないことがあ
る。
おけるｐウェル２０４とｎ基板２０３との境界線の電位
が、完全にｐウェル２０４がＶＳＳ２０２電位に、ｎ基
板１１１がＶＤＤ２０１電位になっていないことがあ
る。
【００３１】このことは第１のトランジスタ２０９のベ
ース電位とコレクタ電位との差が小さくなると同時に、
第２のトランジスタ２１０のベース電位とエミッタ電位
との差が小さくなり、それぞれのトランジスタがターン
オンしやすくなるということに相当する。
ース電位とコレクタ電位との差が小さくなると同時に、
第２のトランジスタ２１０のベース電位とエミッタ電位
との差が小さくなり、それぞれのトランジスタがターン
オンしやすくなるということに相当する。
【００３２】ところで、図４における第２の出力線３０
７付近において、比較的抵抗値の高い活性領域３のみで
接続することは、それ以降の領域（第２のｎバルク３１
１を含む）において、電位が確実にＶＤＤ電位になりに
くいので、ラッチアップ現象を起こし易くなる。
７付近において、比較的抵抗値の高い活性領域３のみで
接続することは、それ以降の領域（第２のｎバルク３１
１を含む）において、電位が確実にＶＤＤ電位になりに
くいので、ラッチアップ現象を起こし易くなる。
【００３３】これは第３の出力線３０８、第４の出力線
３０９付近においても同様である。
３０９付近においても同様である。
【００３４】そこで、第２の出力線と第３の出力線と第
４の出力線とを引き回して、ｐウェルとｎ基板の境界線
に沿って、第１の経路および第２の経路として出力端子
に接続することにより、第２の出力線と第３の出力線と
第４の出力線付近の活性領域にアルミニウムとコンタク
トホールを形成して、抵抗値を下げて電位を安定させ
る。
４の出力線とを引き回して、ｐウェルとｎ基板の境界線
に沿って、第１の経路および第２の経路として出力端子
に接続することにより、第２の出力線と第３の出力線と
第４の出力線付近の活性領域にアルミニウムとコンタク
トホールを形成して、抵抗値を下げて電位を安定させ
る。
【００３５】
【実施例】以下図面を用いて本考案の実施例を説明す
る。図１は本考案の実施例における集積回路の出力端子
部分を示す平面図である。
る。図１は本考案の実施例における集積回路の出力端子
部分を示す平面図である。
【００３６】図１に示すように、中央に出力端子１０１
が形成され、それを囲んでｐゲートである第１のＭＯＳ
トランジスタゲート１０２と、ｐゲートである第２のＭ
ＯＳトランジスタゲート１０３と、ｎゲートである第３
のＭＯＳトランジスタゲート１０４と、ｎゲートである
第４のＭＯＳトランジスタゲート１０５とが形成されて
いる。
が形成され、それを囲んでｐゲートである第１のＭＯＳ
トランジスタゲート１０２と、ｐゲートである第２のＭ
ＯＳトランジスタゲート１０３と、ｎゲートである第３
のＭＯＳトランジスタゲート１０４と、ｎゲートである
第４のＭＯＳトランジスタゲート１０５とが形成されて
いる。
【００３７】第１の経路１０６と第２の経路１０７と
は、電源と基板の接触領域であるｎバルク１０８とｐバ
ルク１０９との低抵抗化のさまたげにならないように、
ｎ基板１１１とｐウェル１１０との境界線に沿って、ア
ルミニウムによって形成された出力端子１０１への経路
である。
は、電源と基板の接触領域であるｎバルク１０８とｐバ
ルク１０９との低抵抗化のさまたげにならないように、
ｎ基板１１１とｐウェル１１０との境界線に沿って、ア
ルミニウムによって形成された出力端子１０１への経路
である。
【００３８】第１のＭＯＳトランジスタゲート群に相当
するｐゲートである第１のＭＯＳトランジスタゲート１
０２の出力と、ｎゲートである第４のＭＯＳトランジス
タゲート１０５の出力とは、第１の経路１０６によって
接続されている。
するｐゲートである第１のＭＯＳトランジスタゲート１
０２の出力と、ｎゲートである第４のＭＯＳトランジス
タゲート１０５の出力とは、第１の経路１０６によって
接続されている。
【００３９】第２のＭＯＳトランジスタゲート群に相当
するｐゲートである第２のＭＯＳトランジスタゲート１
０３の出力と、ｎゲートである第３のＭＯＳトランジス
タゲート１０４の出力とは、第２の経路１０７によって
接続されている。
するｐゲートである第２のＭＯＳトランジスタゲート１
０３の出力と、ｎゲートである第３のＭＯＳトランジス
タゲート１０４の出力とは、第２の経路１０７によって
接続されている。
【００４０】第１のＭＯＳトランジスタゲート１０２お
よび第２のＭＯＳトランジスタゲート１０３とｐウェル
１１０間に形成されたｎバルク１０８は、ＶＤＤ電源に
接触している活性領域３上にアルミニウムを形成しコン
タクトホール１を形成することによってバルクの抵抗値
を下げ、第１のＭＯＳトランジスタゲート１０２とｐウ
ェル１１０との間、第２のＭＯＳトランジスタゲート１
０３とｐウェル１１０との間のｎ基板１１１領域を確実
にＶＤＤ電位にしている。
よび第２のＭＯＳトランジスタゲート１０３とｐウェル
１１０間に形成されたｎバルク１０８は、ＶＤＤ電源に
接触している活性領域３上にアルミニウムを形成しコン
タクトホール１を形成することによってバルクの抵抗値
を下げ、第１のＭＯＳトランジスタゲート１０２とｐウ
ェル１１０との間、第２のＭＯＳトランジスタゲート１
０３とｐウェル１１０との間のｎ基板１１１領域を確実
にＶＤＤ電位にしている。
【００４１】さらに第３のＭＯＳトランジスタゲート１
０４および第４のＭＯＳトランジスタゲート１０５とｐ
ウェル１１０との間に形成されたｐバルク１０９は、Ｖ
ＳＳ電源に接触している活性領域３上にアルミニウムを
形成して、コンタクトホール１を形成することによって
バルクの抵抗値を下げ、第３のＭＯＳトランジスタゲー
ト１０４とｎ基板１１１との間、第４のＭＯＳトランジ
スタゲート１０５とｎ基板１１１との間のｐウェル１１
０領域を確実にＶＳＳ電位にしている。
０４および第４のＭＯＳトランジスタゲート１０５とｐ
ウェル１１０との間に形成されたｐバルク１０９は、Ｖ
ＳＳ電源に接触している活性領域３上にアルミニウムを
形成して、コンタクトホール１を形成することによって
バルクの抵抗値を下げ、第３のＭＯＳトランジスタゲー
ト１０４とｎ基板１１１との間、第４のＭＯＳトランジ
スタゲート１０５とｎ基板１１１との間のｐウェル１１
０領域を確実にＶＳＳ電位にしている。
【００４２】以上の説明ではｎ基板とｐウェルを用いて
説明したが、ｎウェルとｐ基板、ｐウェルとｎウェルの
構成でも同様に本考案は適用できる。
説明したが、ｎウェルとｐ基板、ｐウェルとｎウェルの
構成でも同様に本考案は適用できる。
【００４３】
【考案の効果】以上の説明で明らかなように、本考案の
構成による集積回路によって、従来の第１のトランジス
タのベース電位とコレクタ電位の差が大きくなり、さら
に第２のトランジスタのベース電位とエミッタ電位の差
が大きくなる。このためラッチアップ現象を引き起こし
にくい集積回路が得られる。
構成による集積回路によって、従来の第１のトランジス
タのベース電位とコレクタ電位の差が大きくなり、さら
に第２のトランジスタのベース電位とエミッタ電位の差
が大きくなる。このためラッチアップ現象を引き起こし
にくい集積回路が得られる。
【図１】本考案の実施例における集積回路の出力端子部
分を示す平面図である。
分を示す平面図である。
【図２】ＣＭＯＳの断面構造を示す断面図である。
【図３】ＣＭＯＳ構造の等価回路を示す回路図である。
【図４】従来の集積回路の出力端子部分を示す平面図で
ある。
ある。
１０１ 出力端子 １０２ 第１のＭＯＳトランジスタゲート １０３ 第２のＭＯＳトランジスタゲート １０４ 第３のＭＯＳトランジスタゲート １０５ 第４のＭＯＳトランジスタゲート １０６ 第１の経路 １０７ 第２の経路 １０８ ｎバルク １０９ ｐバルク １１０ ｐウェル １１１ ｎ基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/092 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/092 H01L 27/04 H01L 21/82 H01L 21/3205
Claims (3)
- 【請求項１】 ｎ型半導体領域とｐ型半導体領域の境界
線周辺に形成される出力端子と該出力端子に出力するた
めの第１のＭＯＳトランジスタゲート群と第２のＭＯＳ
トランジスタゲート群を備える集積回路において、 上記第１のＭＯＳトランジスタゲート群の該出力端子ま
での出力経路である第１の経路は、該ｎ型半導体領域と
該ｐ型半導体領域の境界線に沿って形成され、 上記第２のＭＯＳトランジスタゲート群の該出力端子ま
での出力経路である第２の経路は、該ｎ型半導体領域と
該ｐ型半導体領域の境界線に沿って第１の経路とは反対
方向から該出力端子まで形成される ことを特徴とする集
積回路。 - 【請求項２】 請求項１記載の上記第１のＭＯＳトラン
ジスタゲート群および上記第２のＭＯＳトランジスタゲ
ート群は、該ｎ半導体領域に形成されたＭＯＳトランジスタゲート
と該ｐ半導体領域に形成されたＭＯＳトランジスタゲー
トで構成される ことを特徴とする集積回路。 - 【請求項３】 請求項１記載の上記第１の経路と上記第
２の経路と上記ｐ型半導体領域または上記ｎ型半導体領
域に形成されたＭＯＳトランジスタゲート群と出力端子
とに囲まれる領域に電源との接触領域を設けることを特
徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993037311U JP2603410Y2 (ja) | 1993-06-15 | 1993-06-15 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993037311U JP2603410Y2 (ja) | 1993-06-15 | 1993-06-15 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH073147U JPH073147U (ja) | 1995-01-17 |
| JP2603410Y2 true JP2603410Y2 (ja) | 2000-03-13 |
Family
ID=12494153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1993037311U Expired - Lifetime JP2603410Y2 (ja) | 1993-06-15 | 1993-06-15 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2603410Y2 (ja) |
-
1993
- 1993-06-15 JP JP1993037311U patent/JP2603410Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH073147U (ja) | 1995-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4122203B2 (ja) | 半導体装置の静電荷放電回路構造体 | |
| KR0159451B1 (ko) | 반도체장치의 보호회로 | |
| JPH11261011A (ja) | 半導体集積回路装置の保護回路 | |
| JPH1084098A (ja) | 三重井戸技術を用いた高密度ｄｒａｍのｅｓｄ保護 | |
| JP4295370B2 (ja) | 半導体素子 | |
| JP2603410Y2 (ja) | 集積回路 | |
| US5892263A (en) | CMOS device connected to at least three power supplies for preventing latch-up | |
| JPS6197858A (ja) | 半導体装置 | |
| JPH04139758A (ja) | 半導体装置およびその製造方法 | |
| JP2555890B2 (ja) | 半導体集積回路の入力保護装置 | |
| US5990731A (en) | Input/output protection circuit | |
| JPH056964A (ja) | 半導体集積回路装置 | |
| JPH0456465B2 (ja) | ||
| JPH1168043A (ja) | Ｅｓｄ保護回路 | |
| JPS61208863A (ja) | Ｃｍｏｓ半導体装置 | |
| JPH05267586A (ja) | 出力保護回路 | |
| KR100399367B1 (ko) | 정전 방전 보호 기능을 가진 반도체 장치 | |
| JPH0351103B2 (ja) | ||
| JPH08222703A (ja) | 半導体装置 | |
| JP2509485Y2 (ja) | 半導体集積回路 | |
| JPH11135645A (ja) | 半導体集積回路装置 | |
| JPS60113961A (ja) | 半導体集積回路装置 | |
| JPH0530073B2 (ja) | ||
| JP2680846B2 (ja) | 半導体記憶装置 | |
| JPS6281053A (ja) | 半導体集積回路装置 |