JP6948893B2 - 保護回路 - Google Patents
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Description
この従来回路は、上位電源(VDD)と下位電源(GND)の間にダイオードD1を接続すると共に、内部回路に接続された各端子TER1〜TER3には、上位電源側と下位電源側の端子間に、それぞれダイオードD2〜D7が逆接続状態で設けられた構成となっている。かかる構成により、静電気を上位電源側、又は、下位電源側へ逃がすことで内部回路が保護できるようになっている。
なお、図11に示す例では、端子数が3の場合を示しているが、端子の数に応じて上位電源側と下位電源側の端子間に、それぞれダイオードを逆接続状態で設けることができる。
この従来回路は、上位電源(VDD)と下位電源(GND)の間に2個のダイオードD1,D2が、カソードコモンで接続されており、電源ラインに電源が逆接続された場合に内部回路への電流の流入が阻止されるものとなっている。
各端子TER1〜TER2についても、それぞれ接続されたダイオードD3〜D10により、上述と同様な保護動作が確保できるものとなっている。
さらに、内部回路から出力される信号を、外部回路と接続する場合、信号レベルが合わないという問題も生ずる。
外部回路と信号の授受を可能に構成された内部回路の破壊を防止する保護回路であって、
上位電源端子と下位電源端子の間に、カソードコモンに接続された第1及び第2のダイオードが設けられ、前記第1及び第2のダイオードのカソードが前記内部回路の上位電源ラインに接続され、前記内部回路の下位電源ラインが前記下位電源端子に接続され、
前記内部回路は前記外部回路との信号の授受を可能とする個別接続端子を少なくとも一つ有し、前記個別接続端子には、個別接続端子用ダイオードのアノードが接続される一方、前記個別接続端子用ダイオードのカソードは、前記第1及び第2のダイオードのカソードに接続されてなるものである。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、第1の回路構成例について、図1を参照しつつ説明する。
本発明の実施の形態における保護回路は、例えば、内部回路210を有し、この内部回路210が複数の個別接続端子41−1〜41−n(nは正の整数、以下同様)を介して図示されない外部回路との信号の授受が可能に構成された電子装置201に設けられる。
この第1の回路構成例においては、個別接続端子の数がn個の場合、(n+2)個のダイオードが必要となる。
すなわち、電源端子45に対して2個のダイオード1−1,1−2と、n個の個別接続端子41−1〜41−nに対して、それぞれ1個づつのダイオード1−3〜1−(n+2)が必要となる。
まず、第1及び第2のダイオード(図1においては、それぞれ「D1」、「D2」と表記)1−1,1−2は、各々のカソード同士が接続され、第1のダイオード1−1のアノードが電源端子45に、第2のダイオード1−2のアノードがグランド端子46に、それぞれ接続されている。
また、説明の便宜上、ダイオード1−3〜1−(n+2)を、以下、個別接続端子用ダイオード1−3〜1−(n+2)と称することとする。
例えば、第1の個別接続端子用ダイオード1−3のアノードは、第1の個別接続端子41−1に、第2の個別接続端子用ダイオード1−4のアノードは、第2の個別接続端子41−2に、それぞれ接続される。
先ず、逆接時の動作について説明する。
逆接時の動作は、基本的に従来と同様である。
すなわち、電源端子45とグランド端子46とが本来の接続と逆の接続がされた場合は、カソードコモン接続された第1及び第2のダイオード1−1,1−2により内部回路210へ電流が流入するのを阻止可能となっている。
まず、グランドを基準としてプラスの静電気が電源端子45側に印加された場合、電源端子45とグランド端子46との間においては、第1のダイオード1−1が順方向に導通状態となる一方、第2のダイオード1−2はブレークダウンとなる。
なお、第2のダイオード1−2は、内部回路210の破壊電圧を下回るブレークダウン電圧を有するものであることが必要である。
これによって、マイナスの静電気は内部回路210へ何ら影響を及ぼすことは無く、内部回路210が保護される。
他の個別接続端子用ダイオード1−4〜1−(n+2)の動作についても、第1の個別接続端子用ダイオード1−3と同様に捉えることができる。
その結果、残されたダイオードD4とD5は、いずれも、そのカソードがダイオードD1,D2の中点に接続することができるため、結局、基本的な機能を確保しつつ、いずれか一方を残し(D5が省略可能)、TER1に対して1つのダイオードを設ける構成とすることが可能となる。
図1に示された第1の回路構成例は、上述のような観点に基づくものである。
なお、図1に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第2の回路構成例は、第1の回路構成例においてアンチパラレルダイオードを付加した構成を有するものである。
この第2の回路構成例は、特に、個別接続端子41−1〜41−nと電源端子45間における逆接続に対する回路動作の安定性確保を図ったものである。
個別接続端子41−1〜41−nから内部回路210の電源ライン(図示せず)、換言すれば、内部回路電源ノードへのノイズ混入による回路誤動作の危険性を抑圧、防止すると共に、個別接続端子41−1〜41−nが誤って電源端子45と接続された場合や、電源端子45と同電位が印加された場合にあっても、内部回路210へ対する電流供給は、電源端子45からの電流供給が優先され、内部回路210の安定動作が確保可能となっている。
第2の回路構成例は、アンチパラレルダイオード2を設けることで第1の回路構成例の弱点を克服可能としている。
なお、図1、図2に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第3の回路構成例は、図1に示された第1の回路構成例において、保護回路の構成要素として用いられたダイオードに代えてMOS電界効果型トランジスタ(以下、説明の便宜上「MOSトランジスタ」と称する)を用いた構成としたものである。
まず、この第3の回路構成例において、保護回路101は、第1及び第2のMOSトランジスタ(図3においては、それぞれ「MP1」、「MP2」と表記)21−1,21−2と、個別接続端子用MOSトランジスタ21−3〜21−(n+2)を有している。なお、図3においては、個別接続端子用MOSトランジスタ21−3〜21−(n+2)の内、第1乃至第2の個別接続端子用MOSトランジスタ21−3〜21−4が表記例として、それぞれ、「MP3」、「MP4」と表記されている。
この第3の回路構成例においては、いずれのMOSトランジスタもP型MOSトランジスタが用いられている。
そして、個別接続端子用MOSトランジスタ21−3〜21−(n+2)のドレインは、それぞれ対応する個別接続端子41−1〜41−nに接続されている。
これに対して、MOSトランジスタは、ゲート、ソース、及び、バックゲートを相互に接続してOFF状態として用いた場合、電流増加により、一旦、ブレークダウンするが、さらに電流が増えると、寄生バイポーラトランジスタの影響により電圧が低下し、その後、寄生バイポーラトランジスタがブレークダウンすると電流増加と共に電圧も増加する逆特性を有している(図15参照)。
なお、図3に示された回路構成例においてはP型MOSトランジスタが用いられているが、N型MOSトランジスタを用いても良いことは勿論であり、P型MOSトランジスタを用いた場合と同様の動作、機能を果たすことができる。
なお、図1、図2、図3に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第4の回路構成例は、図2に示された第2の回路構成例において、保護回路の構成要素として用いられたダイオードに代えてMOSトランジスタを用いた構成としたものである。
以下、具体的に説明すれば、まず、アンチパラレルダイオード2は、2つの第1及び第2のアンチパラレル用MOSトランジスタ(図4においては、それぞれ「MPan1」、「MPan2」と表記)22−1,22−2を有して、次述するように接続されて構成されている。
なお、図1乃至図4のいずれかに示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第5の回路構成例は、図1に示された第1の回路構成例において、内部回路電源用逆接防止ダイオードを別途設けた構成を有するものである。
かかる構成においては、個別接続端子41−1〜41−nを介してのノイズによる干渉から内部回路210を完全に分離することが可能となり、より確実で高レベルの安定な回路動作が確保される。
なお、他の逆接防止回路としての動作、及び、ESD保護動作については、第1の回路構成例と同一であるので、ここでの再度の詳細な説明は省略する。
なお、図1乃至図5のいずれかに示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第6の回路構成例は、図5に示された第5の回路構成例におけるダイオードをMOSトランジスタに置き換えた構成を有するものである。
また、この第6の回路構成例は、図3に示された第3の回路構成例において、内部回路電源用逆接防止MOSトランジスタ(図6においては「MPinv」と表記)4を別途設けた構成を有するものである。
なお、図1乃至図6のいずれかに示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第7の回路構成例は、図5に示された第5の回路構成例における内部回路電源用逆接防止ダイオード3に代えて、内部回路用逆接防止回路10を別途設けた構成を有するものである。
まず、P型MOSトランジスタである内部回路用第1及び第2のMOSトランジスタ11−1,11−2は、各々のソース、及び、バックゲートが共にツェナーダイオード12−1のカソードに接続される一方、各々のゲートは、共にツェナーダイオード12−1のアノードに接続されている。
ツェナーダイオード12−1のアノードは、抵抗器13−1を介してグランド端子46に接続されている。
なお、図1乃至図7のいずれかに示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
なお、第1及び第2のダイオード1−1,1−2、及び、個別接続端子用ダイオード1−3〜1−(n+2)を、P型MOSトランジスタに置き換えた部分は、先に図3に示された第3の回路構成例と同様であるので、ここでの再度の詳細な説明は省略する。
なお、図1乃至図8のいずれかに示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第9の回路構成例は、図7に示された内部回路用逆接防止回路10を、個別接続端子41−1〜41−nに適用した場合の構成例である。
以下、具体的な回路接続について説明する。
個別接続端子41−1に設けられた内部回路用逆接防止回路10−1は、内部回路用第3及び第4のMOSトランジスタ(図9においては、それぞれ「MPinv3」、「MPinv4」と表記)11−3,11−4と、ツェナーダイオード(図9においては「ZE2」と表記)12−2と、抵抗器(図9においては「RH2」と表記)13−2とを有して構成されている。
ツェナーダイオード12−2のアノードは、抵抗器13−2を介してグランド端子46に接続されている。
なお、内部回路用逆接防止回路10−1の動作は、図7に示された第7の回路構成例において説明した内部回路用逆接防止回路10と基本的に同一であるので、ここでの再度の詳細な説明は省略する。
なお、図1乃至図9のいずれかに示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第10の回路構成例は、図7に示された第7の回路構成例において、従来技術に基づく保護強化用第1及び第2のダイオード5−1,5−2を付加した構成を有するものである。
個別接続端子41−1〜41−nと、VDD・GND間に設けられたカソードコモン接続のダイオードが、チップレアウト上離れている場合、その電流経路が長くなり、ESD耐量が低下する虞がある。
1−2…第2のダイオード
1−3〜1−(n+2)…個別接続端子用ダイオード
2…アンチパラレルダイオード
3…内部回路電源用逆接防止ダイオード
4…内部回路電源用逆接防止MOSトランジスタ
10…内部回路用逆接防止回路
21−1…第1のMOSトランジスタ
21−2…第2のMOSトランジスタ
21−3〜21−(n+2)…個別接続端子用MOSトランジスタ
Claims (6)
- 外部回路と信号の授受を可能に構成された内部回路の破壊を防止する保護回路であって、
上位電源端子と下位電源端子の間に、カソードコモンに接続された第1及び第2のダイオードが設けられ、前記第1及び第2のダイオードのカソードが前記内部回路の上位電源ラインに接続され、前記内部回路の下位電源ラインが前記下位電源端子に接続され、
前記内部回路は前記外部回路との信号の授受を可能とする個別接続端子を少なくとも一つ有し、前記個別接続端子には、個別接続端子用ダイオードのアノードが接続される一方、前記個別接続端子用ダイオードのカソードは、前記第1及び第2のダイオードのカソードに接続されたことを特徴とする保護回路。 - 前記個別接続端子用ダイオードのカソードと前記第1及び第2のダイオードのカソードとの間にアンチパラレルダイオードを設けたことを特徴とする請求項1記載の保護回路。
- 前記内部回路の上位電源ラインを前記第1及び第2のダイオードのカソードに接続することに代えて、前記上位電源端子と前記内部回路の電源ラインとの間に、アノードを前記上位電源端子に接続し、カソードを前記内部回路の電源ラインに接続する内部回路電源用逆接防止ダイオードを設けたことを特徴とする請求項1記載の保護回路。
- 前記内部回路電源用逆接防止ダイオードに代えて、内部回路用逆接防止回路を設け、
前記内部回路用逆接防止回路は、内部回路用第1及び第2のMOSトランジスタと、プルアップ手段と、プルダウン手段とを有し、
前記内部回路用第1及び第2のMOSトランジスタは、各々のソースとバックゲートが相互に接続されて前記プルアップ手段の一端に接続され、
前記内部回路用第1のMOSトランジスタのドレインは、前記上位電源端子に、前記内部回路用第2のMOSトランジスタのドレインは、前記内部回路の電源ラインに、それぞれ接続され、
前記プルアップ手段の他端は、前記内部回路用第1及び第2のMOSトランジスタのゲートに接続されると共に、前記プルダウン手段を介して前記下位電源端子に接続されてなることを特徴とする請求項3記載の保護回路。 - 前記内部回路用逆接防止回路の前記プルアップ手段をツェナーダイオードを用いて構成し、前記プルダウン手段を抵抗器を用いて構成し、前記内部回路用第1及び第2のMOSトランジスタは、各々のソースとバックゲートが相互に接続されて前記ツェナーダイオードのカソードに接続され、前記ツェナーダイオードのアノードは、前記内部回路用第1及び第2のMOSトランジスタのゲートに接続されると共に、前記抵抗器を介して前記下位電源端子に接続されてなることを特徴とする請求項4記載の保護回路。
- 前記第1及び第2のダイオード、前記個別接続端子用ダイオード、前記アンチパラレルダイオード、前記内部回路電源用逆接防止ダイオードのいずれか一つ又は複数のダイオードを、ゲート、ソース、及び、バックゲートが相互に接続されたMOS電界効果型トランジスタに置き換えたことを特徴とする請求項1乃至請求項5いずれか記載の保護回路。
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