JPH09162407A

JPH09162407A - 半導体集積回路装置及びその製造方法

Info

Publication number: JPH09162407A
Application number: JP31765695A
Authority: JP
Inventors: Hisanori Kokubu; 尚徳国分
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-12-06
Filing date: 1995-12-06
Publication date: 1997-06-20

Abstract

(57)【要約】【課題】比較的簡単な製造工程により相補型ＭＩＳ素
子とともに相補型Ｂｉｐ素子をＳＯＩ基板の薄膜半導体
層に形成することが可能な技術を提供する。【解決手段】ＣＭＯＳ１７を構成する一方の素子であ
るＮＭＯＳ１３の形成と同時にラテラルＣＢｉｐ２０を
構成する一方の素子であるＮＰＮＴｒ１９を形成し、Ｃ
ＭＯＳ１７を構成する他方の素子であるＰＭＯＳ１６の
形成と同時にラテラルＣＢｉｐ２０を構成する他方の素
子であるＰＮＰＴｒ１８を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置及びその製造方法に関し、特に、薄膜半導体層に相補
型ＭＩＳ素子及び相補型Ｂｉｐ素子を形成する半導体装
置に適用して有効な技術に関する。

【０００２】

【従来の技術】構成素子として相補型ＭＩＳ（Ｃｏｍｐ
ｌｅｍｅｎｔａｒｙＭｅｔａｌＩｎｓｕｌａｔｏｒ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子の代表である相補
型ＭＯ（Ｏｘｉｄｅ）Ｓ素子、いわゆるＣＭＯＳ素子
（以下、単にＣＭＯＳと称する）を集積してＬＳＩを構
成したＣＭＯＳＬＳＩが広く用いられている。ＣＭＯＳ
は、その構造上高集積化に適しているとともに、動作原
理上消費電力が極めて小さいという利点を有している。

【０００３】しかしながら、このＣＭＯＳは構造上特有
の寄生効果により寄生素子が形成されるので、ラッチア
ップ現象が避けられないという欠点がある。このため、
寄生素子の形成を避けるべく、ＳＯＩ（Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒＯｎＩｎｓｕｌａｔｏｒ）基板を用い
て、この基板の薄膜半導体層にＣＭＯＳを形成するよう
にしたＬＳＩが知られている。

【０００４】例えば、啓学出版株式会社発行、「図説超
ＬＳＩ工学」、１９９０年１２月１５日発行、Ｐ３２１
〜Ｐ３２３には、そのような構造のＬＳＩが示されてい
る。

【０００５】一方、ＣＭＯＳによる高集積度及び低消費
電力の利点に、Ｂｉｐ（バイポーラ）素子（以下、単に
Ｂｉｐと称する）の持っている高速性の利点を組み合わ
せるように、共通の半導体層にＣＭＯＳ及びＢｉｐを形
成するようにしたＢｉｐ−ＣＭＯＳＬＳＩが提供されて
いる。

【０００６】ここで、Ｂｉｐとしては一種の素子のみな
らず、Ｃ（相補型）Ｂｉｐを構成するようにした要求も
ある。このようなＣＢｉｐ−ＣＭＯＳＬＳＩは、ディジ
タル分野を初めとして、ディジタル・アナログ混在分野
に適用可能になっている。

【０００７】ＣＭＯＳによるラッチアップ現象を避け
て、そのようなＣＢｉｐ−ＣＭＯＳＬＳＩを実現するた
めには、前記したようにＣＭＯＳとともにＣＢｉｐをＳ
ＯＩ基板の薄膜半導体層に形成する必要がある。

【０００８】

【発明が解決しようとする課題】前記したようにＣＭＯ
ＳとともにＣＢｉｐをＳＯＩ基板の薄膜半導体層に形成
する場合、薄膜半導体層は膜厚が小さいので、この薄膜
半導体内に不純物を導入してエミッタ領域、コレクタ領
域などの素子領域を形成してＣＢｉｐを形成するのは困
難になる。このため、ＣＢｉｐを形成するには、ＣＭＯ
Ｓを形成する工程とは別に、エミッタ領域、コレクタ領
域などの必要な半導体層を気層成長法によって外部から
積み上げて形成する必要があるので、製造工程が複雑に
なるという問題がある。

【０００９】本発明の目的は、比較的簡単な製造工程に
より相補型ＭＩＳ素子とともに相補型Ｂｉｐ素子をＳＯ
Ｉ基板の薄膜半導体層に形成することが可能な技術を提
供することにある。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。

【００１２】（１）本発明の半導体集積回路装置は、Ｓ
ＯＩ基板の薄膜半導体層に相補型ＭＩＳ素子とともに相
補型Ｂｉｐ素子を形成する半導体集積回路装置であっ
て、前記薄膜半導体層は絶縁体によって少なくとも４つ
のアイランド領域に絶縁分離され、２つのアイランド領
域に相補型ＭＩＳ素子を形成するとともに、他の２つの
アイランド領域にラテラル相補型Ｂｉｐ素子を形成して
いる。

【００１３】（２）本発明の半導体集積回路装置の製造
方法は、（ａ）薄膜半導体層を形成したＳＯＩ基板を用
いて、前記薄膜半導体層に部分的に第１導電型の第１の
ウエル領域及び第２導電型の第２のウエル領域を各々複
数個形成する工程と、（ｂ）隣接するウエル領域の境界
部分に前記薄膜半導体層の全厚にわたる溝を形成し、こ
の溝に絶縁体を形成することにより薄膜半導体層を少な
くとも２つの第１のウエル領域及び２つの第２のウエル
領域からなる４つのアイランド領域に絶縁分離する工程
と、（ｃ）前記２つの第１のウエル領域に各々選択的に
第２導電型の不純物を導入して、片方の第１のウエル領
域に相補型ＭＩＳ素子を構成する一方の素子のソース領
域及びドレイン領域となる第２導電型領域を形成すると
同時に、他方の第１のウエル領域にラテラル相補型Ｂｉ
ｐ素子を構成する一方の素子のエミッタ領域及びコレク
タ領域となる第２導電型領域を形成する工程と、（ｄ）
前記２つの第２のウエル領域に各々選択的に第１導電型
の不純物を導入して、片方の第２のウエル領域に相補型
ＭＩＳ素子を構成する他方の素子のソース領域及びドレ
イン領域となる第１導電型領域を形成すると同時に、他
方の第２のウエル領域にラテラル相補型Ｂｉｐ素子を構
成する他方の素子のエミッタ領域及びコレクタ領域とな
る第１導電型領域を形成する工程とを含んでいる。

【００１４】上述した（１）の手段によれば、本発明の
半導体集積回路装置は、ＳＯＩ基板の薄膜半導体層は絶
縁体によって少なくとも４つのアイランド領域に絶縁分
離され、２つのアイランド領域に相補型ＭＩＳ素子を形
成するとともに、他の２つのアイランド領域にラテラル
相補型Ｂｉｐ素子を形成しているので、比較的簡単な製
造工程により相補型ＭＩＳ素子とともに相補型Ｂｉｐ素
子をＳＯＩ基板の薄膜半導体層に形成することが可能と
なる。

【００１５】上述した（２）の手段によれば、本発明の
半導体集積回路装置の製造方法は、まず、薄膜半導体層
を形成したＳＯＩ基板を用いて、前記薄膜半導体層に部
分的に第１導電型の第１のウエル領域及び第２導電型の
第２のウエル領域を各々複数個形成する。次に、隣接す
るウエル領域の境界部分に前記薄膜半導体層の全厚にわ
たる溝を形成し、この溝に絶縁体を形成することにより
薄膜半導体層を少なくとも２つの第１のウエル領域及び
２つの第２のウエル領域からなる４つのアイランド領域
に絶縁分離する。続いて、前記２つの第１のウエル領域
に各々選択的に第２導電型の不純物を導入して、片方の
第１のウエル領域に相補型ＭＩＳ素子を構成する一方の
素子のソース領域及びドレイン領域となる第２導電型領
域を形成すると同時に、他方の第１のウエル領域にラテ
ラル相補型Ｂｉｐ素子を構成する一方の素子のエミッタ
領域及びコレクタ領域となる第２導電型領域を形成す
る。

【００１６】次に、前記２つの第２のウエル領域に各々
選択的に第１導電型の不純物を導入して、片方の第２の
ウエル領域に相補型ＭＩＳ素子を構成する他方の素子の
ソース領域及びドレイン領域となる第１導電型領域を形
成すると同時に、他方の第２のウエル領域にラテラル相
補型Ｂｉｐ素子を構成する他方の素子のエミッタ領域及
びコレクタ領域となる第１導電型領域を形成する。この
ような製造方法によれば、比較的簡単な製造工程により
相補型ＭＩＳ素子とともにＣＢｉｐをＳＯＩ基板の薄膜
半導体層に形成することが可能となる。

【００１７】以下、本発明について、図面を参照して実
施形態とともに詳細に説明する。

【００１８】なお、実施形態を説明するための全図にお
いて、同一機能を有するものは同一符号を付け、その繰
り返しの説明は省略する。

【００１９】

【発明の実施の形態】

（実施形態１）図１は本発明の実施形態１による半導体
集積回路装置を示す断面図である。例えばＳｉからなる
支持基板１上には酸化膜（ＳｉＯ₂）からなる絶縁膜２
を介してＳｉ単結晶からなる厚さ約０．５〜１．０μｍ
の薄膜半導体層３が形成されて、いわゆるＳＯＩ基板４
を構成している。このようなＳＯＩ基板４は、周知の例
えば貼り合わせ技術、あるいはＳＩＭＯＸ（Ｓｅｐａｒ
ａｔｅｄｂｙＩｍｐｌａｎｔｅｄＯｘｅｇｅｎ）
技術などの方法によって形成することができる。

【００２０】薄膜半導体層３は、全厚にわたって形成さ
れた溝５内に埋設されている例えば酸化膜からなる絶縁
体６によって、少なくとも４つのアイランド領域７、
８、９、１０に絶縁分離されている。

【００２１】第１のアイランド領域７には例えばｎ型ソ
ース領域７ｓ及びこのソース電極２２ｎ、ｎ型ドレイン
領域７ｄ及びこのドレイン電極２３ｎ、ｐ型ウエル領域
１１上に設けられた例えばＷＳｉ₂からなるゲート金属
１２及びこのゲート電極３５からなるＮＭＯＳ１３が形
成されている。

【００２２】第２のアイランド領域８には例えばｐ型ソ
ース領域８ｓ及びこのソース電極２２ｐ、ｐ型ドレイン
領域８ｄ及びこのドレイン電極２３ｐ、ｎ型ウエル領域
１４上に設けられたゲート金属１５及びこのゲート電極
３６からなるＰＭＯＳ１６が形成されて、これらＮＭＯ
Ｓ１３及びＰＭＯＳ１６によってＣＭＯＳ１７が構成さ
れる。

【００２３】第３のアイランド領域９には例えばｐ型エ
ミッタ領域９ｅ及びこのエミッタ電極２４ｐ、ｐ型コレ
クタ領域９ｃ及びこのコレクタ電極、ｎ型ベース領域９
ｂ及びこのベース電極２６ｎからなるＰＮＰＴｒ（トラ
ンジスタ）１８が形成されている。

【００２４】第４のアイランド領域１０には例えば例え
ばｎ型エミッタ領域１０ｅ及びこのエミッタ電極２４
ｎ、ｎ型コレクタ領域１０ｃ及びこのコレクタ電極２５
ｎ、ｐ型ベース領域１０ｂ及びこのベース電極２６ｐか
らなるＮＰＮＴｒ（トランジスタ）１９が形成されて、
これらＰＮＰＴｒ１８及びＮＰＮＴｒ１９によってラテ
ラルＣＢｉｐ２０が構成される。２１は各素子表面を覆
っている例えば酸化膜からなる保護膜である。

【００２５】ＣＭＯＳ１７を構成している各素子１３、
１６のゲート金属１２、１５の水平方向の寸法はゲート
長Ｌｇで示され、また、ＣＭＯＳ１７を構成している各
素子１３、１６のゲート金属１２、１５の垂直方向（紙
面に垂直方向）の寸法はゲート幅Ｗで示される。同様に
して、ＣＢｉｐ２０を構成している各素子１８、１９の
ベース領域９ｂ、１０ｂの水平方向の寸法はベース幅Ｗ
ｂで示され、また、ＣＢｉｐ２０を構成している各素子
１８、１９のエミッタ領域９ｅ、１０ｅの垂直方向（紙
面に垂直方向）の寸法はエミッタ長Ｌｅで示される。

【００２６】ここで、ＣＭＯＳ１７を構成している各素
子１３、１６のソース領域７ｓ、８ｓ及びドレイン領域
７ｄ、８ｄの深さ寸法と、ＣＢｉｐ２０を構成している
各素子１８、１９のエミッタ領域９ｅ、１０ｅ及びコレ
クタ領域９ｃ、１０ｃの深さ寸法とは、薄膜半導体層３
の厚さ寸法と同じく形成されている。

【００２７】以上のような本実施形態１による半導体集
積回路装置によれば次のような効果が得られる。

【００２８】ＳＯＩ基板４の薄膜半導体層３は絶縁体６
によって少なくとも４つのアイランド領域７、８、９、
１０に絶縁分離され、２つのアイランド領域７、８に各
々形成したＮＭＯＳ１３及びＰＭＯＳ１６によってＣＭ
ＯＳ１７を形成するとともに、他の２つのアイランド領
域９、１０に各々形成したＰＮＰＴｒ１８及びＮＰＮＴ
ｒ１９によってラテラルＣＢｉｐ２０を形成しているの
で、比較的簡単な製造工程によりＣＭＯＳ１７とともに
ラテラルＣＢｉｐ２０をＳＯＩ基板４の薄膜半導体層３
に形成することが可能となる。

【００２９】（実施形態２）図２乃至図１０は、実施形
態１による半導体集積回路装置の製造方法を工程順に示
す断面図である。以下、図面を参照して工程順に説明す
る。

【００３０】まず、図２の断面図に示すように、例えば
Ｓｉからなる支持基板１上に酸化膜（ＳｉＯ₂）からな
る絶縁膜２を介してＳｉ単結晶からなる厚さ約０．５〜
１．０μｍの薄膜半導体層３が形成されたＳＯＩ基板４
を用意する。このようなＳＯＩ基板４は、周知の例えば
貼り合わせ技術、あるいはＳＩＭＯＸ技術などの方法に
よって容易に得ることができる。

【００３１】次に、図３の断面図に示すように、ＳＯＩ
基板４の薄膜半導体層３に対して例えば不純物イオン打
ち込み法によって、ｐ型不純物イオン及びｎ型不純物イ
オンを部分的に打ち込むことにより、少なくとも第１の
ｐ型ウエル領域２８及び第２のｐ型ウエル領域３１、第
１のｎ型ウエル領域２９及び第２のｎ型ウエル領域３０
からなる４つのウエル領域を形成する。

【００３２】続いて、図４の断面図に示すように、第１
及び第２のｐ型ウエル領域２８、３１、第１及び第２の
ｎ型ウエル領域２９、３０の表面に例えば窒化膜（Ｓｉ
₃Ｎ₄）などの耐酸化性マスク３２を形成した後、酸化処
理を行って、非マスク部分に酸化膜３３を形成する。こ
のような酸化処理は、周知のＬＯＣＯＳ（ＬｏｃａｌＯ
ｘｉｄａｔｉｏｎＯｆＳｉｌｉｃｏｎ）技術を利用
することができる。

【００３３】次に、図５の断面図に示すように、各ウエ
ル領域２８乃至３１及び酸化膜３３の一部をフォトレジ
スト３４でマスクした後、ウエットエッチングあるいは
ドライエッチングなどのエッチング処理を施して、全厚
にわたる溝５を形成する。

【００３４】続いて、図６に示すように、フォトレジス
トを除去した後、例えばＣＶＤ（ＣｈｅｍｉｃａｌＶ
ａｐｏｒＤｅｐｏｓｉｔｉｏｎ）処理を施して、溝５
内に酸化膜からなる絶縁体６を形成して埋設する。この
結果、各ウエル領域２８乃至３１は絶縁体６によって絶
縁分離される。これら各ウエル領域２８乃至３１は、後
述するようにＣＭＯＳあるいはＣＢｉｐを形成するため
の、図１で示したアイランド領域７乃至１０に相当した
領域となる。

【００３５】次に、図７に示すように、各ウエル領域２
８乃至３１のほぼ中央部に、ＣＭＯＳを形成するための
例えばＷＳｉ₂からなるゲート金属１２、１５を選択的
に形成する。これは、予めＣＶＤ処理などによって全面
にＷＳｉ₂を形成した後、周知のフォトエッチング処理
を施すことにより、不要部を除去して所望部分にのみ残
すようにして形成する。

【００３６】続いて、図８に示すように、各ウエル領域
２９、３０をフォトレジスト３４でマスクした状態で、
このフォトレジスト３４及びゲート金属１２、１５をマ
スクとして各ウエル領域２８、３１にｎ型不純物イオン
を打ち込むことにより、第１のｐ型ウエル領域２８にｎ
型ソース領域７ｓ及びｎ型ドレイン領域７ｄを形成する
と同時に、第２のｐ型ウエル領域３１にｎ型エミッタ領
域１０ｅ及びｎ型コレクタ領域１０ｃを形成する。ゲー
ト電極１２、１５直下にはｐ型ウエル領域１１及びｐ型
ベース領域１０ｂが形成される。

【００３７】次に、図９に示すように、各ウエル領域２
８、３１をフォトレジスト３４でマスクした状態で、こ
のフォトレジスト３４及びゲート金属１２、１５をマス
クとして各ウエル領域２９、３０にｎ型不純物イオンを
打ち込むことにより、第１のｎ型ウエル領域２９にｐ型
ソース領域８ｓ及びｐ型ドレイン領域８ｄを形成すると
同時に、第２のｎ型ウエル領域３０にｐ型エミッタ領域
９ｅ及びｐ型コレクタ領域９ｃを形成する。ゲート電極
１２、１５直下にはｎ型ベース領域９ｂ及びｎ型ウエル
領域１４が形成される。

【００３８】続いて、図１０に示したように、フォトレ
ジスト３４を除去した後に全体に保護膜２１を形成する
とともに、ｎ型ソース領域７ｓ及びｐ型ソース領域８ｓ
に各々ソース電極２２ｎ、２２ｄを形成し、ｎ型ドレイ
ン領域７ｄ及びｐ型ドレイン領域８ｄに各々ドレイン電
極２３ｎ、２３ｐを形成し、ｐ型エミッタ領域９ｅ及び
ｎ型エミッタ領域１０ｅに各々エミッタ電極２４ｐ、２
４ｎを形成し、ｐ型コレクタ領域９ｃ及びｎ型コレクタ
領域１０ｃに各々コレクタ電極２５ｐ、２５ｎを形成
し、ｎ型ベース領域９ｂ及びｐ型ベース領域１０ｂに各
々ベース電極２６ｎ、２６ｐを形成することにより、図
１に示したような半導体集積回路装置が製造される。す
なわち、ＮＭＯＳ１３とＰＭＯＳ１６によってＣＭＯＳ
１７が構成され、ＰＮＰＴｒ１８とＮＰＮＴｒ１９とに
よってラテラルＣＢｉｐ２０が構成される。

【００３９】以上のような本実施形態２による半導体集
積回路装置の製造方法によれば次のような効果が得られ
る。

【００４０】ＣＭＯＳ１７を構成する一方の素子である
ＮＭＯＳ１３の形成と同時にラテラルＣＢｉｐ２０を構
成する一方の素子であるＮＰＮＴｒ１９を形成し、ＣＭ
ＯＳ１７を構成する他方の素子であるＰＭＯＳ１６の形
成と同時にラテラルＣＢｉｐ２０を構成する他方の素子
であるＰＮＰＴｒ１８を形成しているので、比較的簡単
な製造工程によりＣＭＯＳ１７とともにラテラルＣＢｉ
ｐ２０をＳＯＩ基板４の薄膜半導体層３に形成すること
が可能となる。

【００４１】（実施形態３）図１１は本発明の実施形態
３による半導体装置の製造方法を示す断面図で、ラテラ
ルＣＢｉｐ２０を構成するＰＮＰＴｒ１８のベース領域
のベース抵抗を下げるために、予めこのベース領域を形
成すべき第２のｎ型ウエル領域３０の不純物濃度を上げ
る方法を示すものである。

【００４２】このために、各ウエル領域２８、２９及び
３１にフォトレジスト３４を形成してマスクした状態
で、第２のｎ型ウエル領域３０にｎ型不純物イオンを打
ち込むようにする。

【００４３】このような実施形態３による半導体集積回
路装置の製造方法によれば、実施形態２による製造方法
と同様な効果が得られる他に、ＰＮＰＴｒ１８のベース
抵抗を下げることができるので、半導体集積回路装置の
動作の高速化を図ることが可能になるという効果が得ら
れる。

【００４４】（実施形態４）図１２は本発明の実施形態
４による半導体装置の製造方法を示す断面図で、ラテラ
ルＣＢｉｐ２０を構成するＰＮＰＴｒ１８のエミッタ領
域のエミッタ抵抗を下げるために、予め形成したエミッ
タ領域に対して不純物を導入する方法を示すものであ
る。

【００４５】このために、第２のｎ型ウエル領域３０に
形成したｐ型エミッタ領域９ｅを除いた全面にフォトレ
ジスト３４を形成してマスクした状態で、ｐ型エミッタ
領域９ｅにｐ型不純物イオンを打ち込むようにする。

【００４６】このような実施形態４による半導体集積回
路装置の製造方法によれば、実施形態２による製造方法
と同様な効果が得られる他に、ＰＮＰＴｒ１８のエミッ
タ不純物濃度を上げることができるので、半導体集積回
路装置の動作において、電流増幅率の調整が可能になる
という効果が得られる。

【００４７】図１３は本発明の各実施形態により得られ
た半導体集積回路装置をディジタル分野に用いるために
構成したインバータ回路を示すものである。

【００４８】入力端子ＩＮにＨ（ハイレベル）信号が入
力すると、ＮＭＯＳ１３がオンするとともにＰＭＯＳ１
６はオフする。これに伴い、ＰＮＰＴｒ１８がオンする
ので、出力端子ＯＵＴからはＬ（ロウレベル）信号が出
力される。一方、入力端子ＩＮにＬ信号が入力すると、
ＮＭＯＳ１３がオフするとともにＰＭＯＳ１６はオンす
る。これに伴い、ＰＮＰＴｒ１８がオフするので、出力
端子ＯＵＴからはＨ信号が出力される。これによって、
インバータ機能が得られることになる。

【００４９】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。

【００５０】例えば、前記実施形態において、ＣＭＯＳ
を構成している各素子のゲート長Ｌｇ及びゲート幅Ｗを
変えることにより、所望の特性のＣＭＯＳを形成するこ
とができる。同様に、ＣＢｉｐを構成している各素子の
ベース幅Ｗｂ及びエミッタ長Ｌｅを変えることにより、
所望の特性のＣＢｉｐを形成することができる。

【００５１】また、ＣＭＯＳの特性向上のために、ソー
ス領域及びドレイン領域をシリサイド化することによ
り、ＣＢｉｐのエミッタ領域及びコレクタ領域の低抵抗
化を図ることができる。

【００５２】さらに、ＣＢｉｐに関しては、ＣＭＯＳの
形成時にゲート長Ｌｇ及びゲート幅Ｗを変えることによ
り、ベース領域の深さとエミッタ面積の異なる所望の素
子を形成して、多機能の回路構成を実現することが可能
となる。

【００５３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＭＯ
Ｓ及びＣＢｉｐを有するＬＳＩの技術に適用した場合に
ついて説明したが、それに限定されるものではない。本
発明は、少なくともＳＯＩ基板を用いて複数の回路素子
を同時に形成する条件のものには適用できる。

【００５４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。

【００５５】（１）ＳＯＩ基板の薄膜半導体層は絶縁体
によって少なくとも４つのアイランド領域に絶縁分離さ
れ、２つのアイランド領域にＣＭＯＳを形成するととも
に、他の２つのアイランド領域にラテラルＣＢｉｐを形
成しているので、比較的簡単な製造工程によりＣＭＯＳ
とともにラテラルＣＢｉｐをＳＯＩ基板の薄膜半導体層
に形成することが可能となる。

【００５６】（２）ＣＭＯＳを構成する一方の素子であ
るＮＭＯＳの形成と同時にラテラルＣＢｉｐを構成する
一方の素子であるＮＰＮＴｒを形成し、ＣＭＯＳを構成
する他方の素子であるＰＭＯＳの形成と同時にラテラル
ＣＢｉｐを構成する他方の素子であるＰＮＰＴｒを形成
しているので、比較的簡単な製造工程によりＣＭＯＳと
ともにラテラルＣＢｉｐをＳＯＩ基板の薄膜半導体層に
形成することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施形態１による半導体集積回路装置
を示す断面図である。

【図２】本発明の実施形態２による半導体集積回路装置
の製造方法の一工程を示す断面図である。

【図３】本発明の実施形態２による半導体集積回路装置
の製造方法の他の工程を示す断面図である。

【図４】本発明の実施形態２による半導体集積回路装置
の製造方法のその他の工程を示す断面図である。

【図５】本発明の実施形態２による半導体集積回路装置
の製造方法のその他の工程を示す断面図である。

【図６】本発明の実施形態２による半導体集積回路装置
の製造方法のその他の工程を示す断面図である。

【図７】本発明の実施形態２による半導体集積回路装置
の製造方法のその他の工程を示す断面図である。

【図８】本発明の実施形態２による半導体集積回路装置
の製造方法のその他の工程を示す断面図である。

【図９】本発明の実施形態２による半導体集積回路装置
の製造方法にその他の工程を示す断面図である。

【図１０】本発明の実施形態２による半導体集積回路装
置の製造方法にその他の工程を示す断面図である。

【図１１】本発明の実施形態３による半導体集積回路装
置の製造方法の一工程を示す断面図である。

【図１２】本発明の実施形態４による半導体集積回路装
置の製造方法の一工程を示す断面図である。

【図１３】本発明の各実施形態により得られた半導体集
積回路装置によって構成したインバータ回路を示す回路
図である。

【符号の説明】

１…支持基板、２…絶縁膜、３…薄膜半導体層、４…Ｓ
ＯＩ基板、５…溝、６…絶縁体、７、８、９、１０…ア
イランド領域、７ｓ…ｎ型ソース領域、７ｄ…ｎ型ドレ
イン領域、８ｓ…ｐ型ソース領域、８ｄ…ｐ型ドレイン
領域、９ｅ…ｐ型エミッタ領域、９ｃ…ｐ型コレクタ領
域、９ｂ…ｎ型ベース領域、１０ｅ…ｎ型エミッタ領
域、１０ｃ…ｎ型コレクタ領域、１０ｂ…ｐ型ベース領
域、１１…ｐ型ウエル領域、１２、１５…ゲート金属、
１３…ＮＭＯＳ、１４…ｎ型ウエル領域、１６…ＰＭＯ
Ｓ、１７…ＣＭＯＳ、１８…ＰＮＰＴｒ、１９…ＮＰＮ
Ｔｒ、２０…ＣＢｉｐ、２１…保護膜、２２ｎ、２２ｐ
…ソース電極、２３ｎ、２３ｐ…ドレイン電極、２４
ｐ、２４ｎ…エミッタ電極、２５ｐ、２５ｎ…コレクタ
電極、２６ｎ、２６ｐ…ベース電極、２８、３１…ｐ型
ウエル領域、２９、３０…ｎ型ウエル領域、３２…耐酸
化性マスク、３３…酸化膜、３４…フォトレジスト、３
５、３６…ゲート電極。

Claims

【特許請求の範囲】

【請求項１】ＳＯＩ基板の薄膜半導体層に相補型ＭＩ
Ｓ素子とともに相補型Ｂｉｐ素子を形成する半導体集積
回路装置であって、前記薄膜半導体層は絶縁体によって
少なくとも４つのアイランド領域に絶縁分離され、２つ
のアイランド領域に相補型ＭＩＳ素子を形成するととも
に、他の２つのアイランド領域にラテラル相補型Ｂｉｐ
素子を形成したことを特徴とする半導体集積回路装置。
【請求項２】前記相補型ＭＩＳ素子を構成する各素子
のソース領域及びドレイン領域の深さ寸法と、前記ラテ
ラル相補型Ｂｉｐ素子を構成する各素子のエミッタ領域
及びコレクタ領域の深さ寸法とが等しいことを特徴とす
る請求項１に記載の半導体集積回路装置。
【請求項３】前記相補型ＭＩＳ素子は、相補型ＭＯＳ
素子からなることを特徴とする請求項１または２に記載
の半導体集積回路装置。
【請求項４】（ａ）薄膜半導体層を形成したＳＯＩ基
板を用いて、前記薄膜半導体層に部分的に第１導電型の
第１のウエル領域及び第２導電型の第２のウエル領域を
各々複数個形成する工程と、（ｂ）隣接するウエル領域
の境界部分に前記薄膜半導体層の全厚にわたる溝を形成
し、この溝に絶縁体を形成することにより薄膜半導体層
を少なくとも２つの第１のウエル領域及び２つの第２の
ウエル領域からなる４つのアイランド領域に絶縁分離す
る工程と、（ｃ）前記２つの第１のウエル領域に各々選
択的に第２導電型の不純物を導入して、片方の第１のウ
エル領域に相補型ＭＩＳ素子を構成する一方の素子のソ
ース領域及びドレイン領域となる第２導電型領域を形成
すると同時に、他方の第１のウエル領域にラテラル相補
型Ｂｉｐ素子を構成する一方の素子のエミッタ領域及び
コレクタ領域となる第２導電型領域を形成する工程と、
（ｄ）前記２つの第２のウエル領域に各々選択的に第１
導電型の不純物を導入して、片方の第２のウエル領域に
相補型ＭＩＳ素子を構成する他方の素子のソース領域及
びドレイン領域となる第１導電型領域を形成すると同時
に、他方の第２のウエル領域にラテラル相補型Ｂｉｐ素
子を構成する他方の素子のエミッタ領域及びコレクタ領
域となる第１導電型領域を形成する工程と、を含むこと
を特徴とする半導体集積回路装置の製造方法。
【請求項５】前記（ｃ）工程における第２導電型の不
純物の導入及び（ｄ）工程における第１導電型の不純物
の導入を、不純物イオン打ち込み法によって行うことを
特徴とする請求項４に記載の半導体集積回路装置の製造
方法。
【請求項６】前記第１及び第２導電型の不純物のイオ
ン打ち込みを、相補型ＭＩＳ素子を構成する各素子を形
成するために用いたゲート金属をマスクとして行うこと
を特徴とする請求項５に記載の半導体集積回路装置の製
造方法。