JP2011147331A - 静電気保護装置及びそれを備える電子装置 - Google Patents

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Abstract

【課題】電気的に直列接続された複数の電子素子の静電気耐量を十分に向上させることが可能な静電気保護装置、及び、それを備える電子装置を提供する。
【解決手段】本発明に係る静電気保護装置３は、電気的に直列に接続された複数の電子素子２を静電気から保護する静電気保護装置３であって、電流電圧非直線性抵抗特性を有する複数の第１静電気保護素子６と、電流電圧非直線性抵抗特性を有する複数の第２静電気保護素子７と、グラウンドＧと電気的に接続するためのグラウンド端子３ｇとを備える。複数の第１静電気保護素子６はそれぞれ、複数の電子素子２のそれぞれに電気的に並列接続され、複数の第２静電気保護素子７はそれぞれ、複数の電子素子２のそれぞれの入力端子２ａとグラウンド端子３ｇとの間に電気的に接続される。
【選択図】図１

Description

本発明は、静電気保護装置及びそれを備える電子装置に関する。
バリスタ素子等の電流電圧非直線性抵抗特性を有する素子は、半導体素子等の静電破壊を防止する静電気保護装置として使用される。例えば、下記特許文献１及び２には、静電気保護装置としてのバリスタ素子が接続された発光ダイオード（ＬＥＤ）素子が記載されている。これらの文献に記載のバリスタ素子は、ＬＥＤ素子と電気的に並列接続されている。これにより、ＬＥＤ素子の入力端子に静電気が印加された場合、静電気の大部分はバリスタ素子を流れるため、ＬＥＤ素子の静電破壊は抑制される。
特開２００１−１５８１５号公報 特開２００６−３３９５５９号公報
複数の電子素子を電気的に直列接続して使用する用途が存在する。例えば、液晶ディスプレイのバックライトや照明等においては、電気的に直列接続された複数のＬＥＤ素子が使用される場合がある。
このような電気的に直列接続された複数の電子素子について、バリスタ素子を用いて静電気保護装置を構成する場合、直列接続された複数の電子素子のそれぞれに対して、上記特許文献１及び２に記載されているようにバリスタ素子を電気的に並列接続することが考えられる。
しかしながら、それぞれのバリスタ素子による静電破壊抑制効果は必ずしも完全なものではないため、上述のように構成された静電気保護装置では、直列接続された複数の電子素子の静電気耐量を十分に向上させることができない場合があった。
また、上述のように静電気保護装置を構成した場合、一つの電子素子及び／又はこの電子素子と並列接続されたバリスタ素子に流れた静電気は、順次隣接する他の電子素子及び／又はこの電子素子と並列接続されたバリスタ素子に流れる。そのため、直列接続された複数の電子素子において静電気耐量にばらつきがある場合、最も静電気耐量の低い電子素子によって全体の静電気耐量がほぼ決定されてしまうため、全体の静電気耐量が低くなるという問題があった。
また、上述のように静電気保護装置を構成した場合、直列接続された複数の電子素子のうち最も端部側の電子素子の端子だけでなく、隣接する２つの電子素子間の端子、即ち、直列接続された複数の電子素子のうち中間部の電子素子の端子にも、静電気が印加される可能性がある。このような静電気も、当該中間部の電子素子及び／又は当該中間部の電子素子と並列接続されたバリスタ素子に流れた後に、順次隣接する他の電子素子及び／又は当該電子素子と並列接続されたバリスタ素子に流れる。そのため、中間部の電子素子の端子に印加された静電気に対する静電気耐量を十分に向上させることができない場合があった。
このような理由により、電気的に直列接続された複数の電子素子については、複数の電子素子のそれぞれに対してバリスタ素子を電気的に並列接続して構成された静電気保護装置によっては、静電気耐量を十分に向上させることは困難であった。
本発明はこのような課題に鑑みてなされたものであり、電気的に直列接続された複数の電子素子の静電気耐量を十分に向上させることが可能な静電気保護装置、及び、それを備える電子装置を提供することを目的とする。
本発明に係る静電気保護装置は、電気的に直列に接続された複数の電子素子を静電気から保護する静電気保護装置であって、電流電圧非直線性抵抗特性を有する複数の第１静電気保護素子と、電流電圧非直線性抵抗特性を有する複数の第２静電気保護素子と、グラウンドと電気的に接続するためのグラウンド端子とを備え、複数の第１静電気保護素子はそれぞれ、複数の電子素子のそれぞれに電気的に並列接続され、複数の第２静電気保護素子はそれぞれ、複数の電子素子のそれぞれの入力端子とグラウンド端子との間に電気的に接続されることを特徴とする。
本発明に係る静電気保護装置においては、いずれかの電子素子の入力端子に入力された静電気は、当該電子素子と電気的に並列接続された第１静電気保護素子だけでなく、当該電子素子の入力端子とグラウンド端子との間に接続された第２静電気保護素子にも流れる。そのため、第１静電気保護素子のみで静電気保護装置を構成した場合よりも、静電気耐量が向上する。
また、本発明に係る静電気保護装置においては、一つの電子素子に接続された第２静電気保護素子に流れた静電気はグラウンドに向かうため、その電子素子に隣接する他の電子素子に向かう静電気を減少させることができる。そのため、直列接続された複数の電子素子において静電気耐量にばらつきがあっても、最も静電気耐量の低い電子素子の、全体の静電気耐量への影響度は低下する。その結果、最も静電気耐量の低い電子素子によって全体の静電気耐量が低下することを抑制することができる。
さらに、中間部の電子素子の入力端子に印加された静電気の一部又は全部は、第２静電気保護素子によってグラウンドに導かれる。そのため、中間部の電子素子の入力端子に印加された静電気のうち、他の電子素子に向かう静電気の割合は低下するため、中間部の電子素子の入力端子に印加された静電気に対する静電気耐量が向上する。
これらの結果、本発明に係る静電気保護装置によれば、電気的に直列接続された複数の電子素子の静電気耐量を十分に向上させることが可能となる。
さらに、本発明に係る静電気保護装置は、電流電圧非直線性抵抗特性を有する複数の第３静電気保護素子をさらに備え、複数の第３静電気保護素子はそれぞれ、複数の電子素子のそれぞれの出力端子とグラウンド端子との間に電気的に接続されることが好ましい。
これにより、電子素子の出力端子に印加された静電気の一部又は全部は、第３静電気保護素子によってグラウンドに導かれる。そのため、電気的に直列接続された複数の電子素子の静電気耐量がさらに向上する。
さらに、本発明に係る静電気保護装置において、複数の第１静電気保護素子、及び、複数の第２静電気保護素子は、それぞれバリスタ素子であることが好ましい。これにより、複数のバリスタ素子によって、本発明に係る静電気保護装置が構成される。
さらに、本発明に係る静電気保護装置において、複数の第３静電気保護素子は、それぞれバリスタ素子であることが好ましい。これにより、複数のバリスタ素子によって、本発明に係る静電気保護装置が構成される。
また、本発明に係る電子装置は、電気的に直列に接続された複数の電子素子と、上述のいずれかの静電気保護装置とを備えることを特徴とする。これにより、高い静電気耐量を有する電子装置が得られる。
本発明によれば、電気的に直列接続された複数の電子素子の静電気耐量を十分に向上させることが可能な静電気保護装置、及び、それを備える電子装置が提供される。
第１実施形態に係る静電気保護装置及びそれを備える電子装置の回路構成を示す図である。 第１実施形態の電子装置の構成を示す平面図である。 図２の静電気保護素子群のＩＩＩ−ＩＩＩ線に沿った断面を示す図である。 第２実施形態の電子装置の構成を示す平面図である。 第２実施形態の電子装置の回路構成を示す図である。 第３実施形態に係る静電気保護装置及びそれを備える電子装置の回路構成を示す図である。 比較例１、２、３及び実施例１の電子装置の回路構成を示す図である。 比較例１〜３、及び、実施例１の各電子装置のＬＥＤ素子が破壊された試験装置の出力電圧値を示す図である。 電子装置の回路の構成を示す図である。 回路全体の抵抗値と抵抗Ｒ２ｘに流れる電流Ｉ´の値の計算値を示す図である。
以下、実施の形態に係る静電気保護装置及びそれを備える電子装置について、添付図面を参照しながら詳細に説明する。なお、各図面において、可能な場合には同一要素には同一符号を用いる。また、図面中の構成要素内及び構成要素間の寸法比は、図面の見易さのため、それぞれ任意となっている。
（第１実施形態）
まず、第１実施形態に係る静電気保護装置及びそれを備える電子装置について説明する。図１は、第１実施形態に係る静電気保護装置及びそれを備える電子装置の回路構成を示す図である。
図１に示すように、本実施形態の電子装置１Ａは、複数の電子素子２と、静電気保護装置３とを備えている。
本実施形態においては、複数の電子素子２はそれぞれ発光ダイオード（ＬＥＤ）素子である。複数の電子素子２は、電気的に直列に接続されている。即ち、複数の電子素子２において、隣接する２つの電子素子２の一方の出力端子２ｂと他方の入力端子２ａとが電気的に接続されている。複数の電子素子２のうち最も端部側の電子素子２ｕの入力端子２ａ及び電子素子２ｄの出力端子２ｂは、それぞれ複数の電子素子２全体に対する入力端子２ｘ及び出力端子２ｙに電気的に接続されている。入力端子２ｘと出力端子２ｙとの間に、複数の電子素子２を動作・駆動させるための電圧が印加される。なお、本実施形態では電子素子２の個数は４個であるが、この個数は複数であれば特に制限されない。
電子素子２は、ＬＥＤ素子の他に、レーザダイオード（ＬＤ）素子、電界効果トランジスタ（ＦＥＴ）素子、及び、バイポーラトランジスタ素子等であってもよい。
静電気保護装置３は、複数の電子素子２を静電気から保護するための装置である。図１に示すように、静電気保護装置３は、複数の静電気保護素子群５を有している。複数の静電気保護素子群５の個数は、複数の電子素子２の個数と同じであり、複数の静電気保護素子群５のそれぞれは、複数の電子素子２のそれぞれと一対一に対応している。
複数の静電気保護素子群５は、それぞれ第１静電気保護素子６と、第２静電気保護素子７とを有している。第１静電気保護素子６及び第２静電気保護素子７は、電流電圧非直線性抵抗特性（印加電圧に対し抵抗値が非直線的に変化する特性）を有する。具体的には、第１静電気保護素子６及び第２静電気保護素子７は、ある印加電圧範囲において印加電圧の上昇と共に抵抗値が低下する特性を有する。
図１に示すように、本実施形態においては、第１静電気保護素子６及び第２静電気保護素子７は、それぞれバリスタ素子である。バリスタ素子は、バリスタ電圧と呼ばれる電圧値以上の電圧が印加されると、その抵抗値が急激に低下する。本実施形態のバリスタ素子としては、例えば、セラミックバリスタやギャップバリスタを用いることができる。
なお、第１静電気保護素子６及び第２静電気保護素子７は、ツェナーダイオード等の電流電圧非直線性抵抗特性を有する他の素子であってもよい。
図１に示すように、各第１静電気保護素子６は、各電子素子２と電気的に並列接続されている。具体的には、各第１静電気保護素子６は、各静電気保護素子群５が有する第１端子３ａと第２端子３ｂとの間に電気的に接続されており、第１端子３ａは電子素子２の入力端子２ａに電気的に接続されており、第２端子３ｂは電子素子２の出力端子２ｂに電気的に接続されている。
また、各第２静電気保護素子７は、各電子素子２の入力端子２ａとグラウンドＧとの間に電気的に接続されている。具体的には、各第２静電気保護素子７は、静電気保護素子群５の第１端子３ａと、各静電気保護素子群５が有するグラウンド端子３ｇとの間に電気的に接続されている。各グラウンド端子３ｇはグラウンドＧと電気的に接続されている。
図２は、本実施形態の電子装置の構成を示す平面図であり、図３は、図２の静電気保護素子群のＩＩＩ−ＩＩＩ線に沿った断面を示す図である。なお、図２及び図３には、直交座標系１１が示されている。
図２に示すように、電子装置１Ａにおいて、複数の静電気保護素子群５は、Ｙ軸方向に互いに離間するように設けられている。複数の静電気保護素子群５のうち、最もＹ軸の負側に位置する静電気保護素子群５ｕは、Ｚ軸に沿った方向から見ると、入力端子側配線層１３、グラウンド配線層ｇｗ、及び、中間配線層１５上に設けられている。入力端子側配線層１３、中間配線層１５、及び、グラウンド配線層ｇｗは、それぞれＮｉ、Ｃｕ、Ａｇ、Ａｕ等の導電性を有する材料からなる層であり、ＸＹ平面に沿って伸び、Ｚ軸に沿った方向を厚さ方向としている。入力端子側配線層１３は、入力端子２ｘと電気的に接続されており、グラウンド配線層ｇｗは、グラウンドＧと電気的に接続されている。
また、複数の静電気保護素子群５のうち、最もＹ軸の正側に位置する静電気保護素子群５ｄは、Ｚ軸に沿った方向から見ると、中間配線層１５、グラウンド配線層ｇｗ、及び、出力端子側配線層１７上に設けられている。出力端子側配線層１７は、出力端子２ｙと電気的に接続されている。
また、複数の静電気保護素子群５のうち、静電気保護素子群５ｕ及び静電気保護素子群５ｄ以外の静電気保護素子群５は、Ｚ軸に沿った方向から見ると、２つの中間配線層１５及びグラウンド配線層ｇｗ上に設けられている。
図３に示すように、静電気保護素子群５は、略直方体形状のバリスタ素体２１と、バリスタ素体２１の外表面に設けられた第１端子３ａ、第２端子３ｂ、第３端子３ｃ、第４端子３ｄ、第５端子３ｅ、及び、グラウンド端子３ｇを主として備えている。バリスタ素体２１は、外表面として、Ｚ軸に沿った方向に互いに対向する第１主面Ｓ１及び第２主面Ｓ２を有している。第１主面Ｓ１及び第２主面Ｓ２は、ＸＹ平面に沿って伸びている。第１端子３ａ、第２端子３ｂ、及び、第５端子３ｅは、互いにＹ軸に沿った方向に離間し、第１主面Ｓ１に露出している。第３端子３ｃ、第４端子３ｄ及びグラウンド端子３ｇは、互いにＹ軸に沿った方向に離間し、第２主面Ｓ２に露出している。第１端子３ａ、第２端子３ｂ、第３端子３ｃ、第４端子３ｄ、第５端子３ｅ、及び、グラウンド端子３ｇは、導電性を有し、例えば、ＰｄやＡｇ又はＡｇ−Ｐｄ合金等の導電性材料を含んでいる。
図３に示すように、バリスタ素体２１は、電流電圧非直線性抵抗特性を有する複数のバリスタ層２３が積層された積層体である。各バリスタ層２３は、ＸＹ平面に沿って伸び、複数のバリスタ層２３の積層方向は、Ｚ軸に沿った方向である。複数のバリスタ層２３は、一体成形されている。本実施形態においては、各バリスタ層２３は、半導体セラミック層であり、バリスタ素体２１は、この半導体セラミック層が複数積層されて構成されたセラミック素体である。
バリスタ層２３は、ＺｎＯ（酸化亜鉛）を主成分として含むと共に、副成分として希土類金属元素、Ｃｏ、IIIｂ族元素（Ｂ、Ａｌ、Ｇａ、Ｉｎ）、Ｓｉ、Ｃｒ、Ｍｏ、アルカリ金属元素（Ｋ、Ｒｂ、Ｃｓ）及びアルカリ土類金属元素（Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）等の金属単体やこれらの酸化物を少なくとも１種以上含んでいる。本実施形態においては、バリスタ層２３は、副成分としてＰｒ、Ｃｏ、Ｃｒ、Ｃａ、Ｓｉ、Ｋ、Ａｌ等を含んでいる。Ｃｏ及びＰｒは、電流電圧非直線性抵抗特性を有効に発現させるための材料となる。バリスタ層２３におけるＺｎＯの含有量は特に限定されないが、好ましくは、バリスタ層２３全体の材料を１００原子量％とした場合、６９．０原子量％以上、９９．８原子量％以下である。
静電気保護素子群５は、図３に示されるように、２つの第１内部電極２５，２６、２つの第２内部電極２７，２８、第３内部電極２９、第４内部電極３１、第１スルーホール導体３３、第２スルーホール導体３５、第３スルーホール導体３７、及び、第４スルーホール導体３９をバリスタ素体２１内に有している。
２つの第１内部電極２５，２６、２つの第２内部電極２７，２８、第３内部電極２９、及び、第４内部電極３１は、それぞれＸＹ平面に沿って伸び、Ｚ軸に沿った方向を厚さ方向としている。また、第３内部電極２９、第１内部電極２５、第２内部電極２７、第１内部電極２６、第２内部電極２８、及び、第４内部電極３１は、バリスタ素体２１内においてこの順でＺ軸の負側から正側に向かう方向に沿って互いに離間して設けられている。具体的には、第１内部電極２５は、バリスタ層２３を介して第３内部電極２９及び第２内部電極２７と対向している。第１内部電極２６は、バリスタ層２３を介して第２内部電極２７及び第２内部電極２８と対向している。第２内部電極２８は、バリスタ層２３を介して第４内部電極３１と対向している。
２つの第１内部電極２５，２６、２つの第２内部電極２７，２８、第３内部電極２９、及び、第４内部電極３１は、導電性を有し、例えば、ＰｄやＡｇ又はＡｇ−Ｐｄ合金等の導電性材料を含んでいる。第１スルーホール導体３３、第２スルーホール導体３５、第３スルーホール導体３７、及び、第４スルーホール導体３９は、導電性を有し、例えば、Ｐｄ、Ａｇ、Ｃｕ、Ｗ、Ｍｏ、Ｓｎ及びＮｉからなる群より選ばれる１種以上の金属、又は当該金属を１種以上含む合金等の導電性材料を含んでいる。これらの内部電極及びスルーホール導体は、例えば、上記導電性材料を含む導電性ペーストの焼結体として構成される。
第１スルーホール導体３３は、Ｚ軸に沿った方向に伸び、第１端子３ａ及び第３端子３ｃと物理的及び電気的に接続されている。２つの第１内部電極２５、２６は、それぞれ第１スルーホール導体３３と物理的及び電気的に接続されている。これにより、２つの第１内部電極２５、２６は、第１端子３ａ及び第３端子３ｃと電気的に接続されている。
第２スルーホール導体３５は、Ｚ軸に沿った方向に伸び、第２端子３ｂ及び第４端子３ｄと物理的及び電気的に接続されている。２つの第２内部電極２７、２８は、それぞれ第２スルーホール導体３５と物理的及び電気的に接続されている。これにより、２つの第２内部電極２７、２８は、第２端子３ｂ及び第４端子３ｄと電気的に接続されている。
第３スルーホール導体３７は、Ｚ軸に沿った方向に伸び、グラウンド端子３ｇ及び第３内部電極２９と物理的及び電気的に接続されている。これにより、グラウンド端子３ｇと第第３内部電極２９とは、電気的に接続されている。
第４スルーホール導体３９は、Ｚ軸に沿った方向に伸び、第５端子３ｅ及び第４内部電極３１と物理的及び電気的に接続されている。これにより、第５端子３ｅと第４内部電極３１とは、電気的に接続されている。
第１主面Ｓ１上には、ポリイミド樹脂、ガラス、セラミック等の材料からなる絶縁層４１を介して電子素子２が設けられている。絶縁層４１は、第１端子３ａ及び第２端子３ｂ上に開口を有している。第１端子３ａ上には、Ａｕ、Ａｇ、Ａｌ、Ｃｕ等の導電材料からなる第１電極４３が設けられている。第１電極４３は、絶縁層４１の上記開口を介して、第１端子３ａと物理的及び電気的に接続されている。第２端子３ｂ上には、Ａｕ、Ａｇ、Ａｌ、Ｃｕ等の導電材料からなる第２電極４５が設けられている。第２電極４５は、絶縁層４１の上記開口を介して、第２端子３ｂと物理的及び電気的に接続されている。第１電極４３、電子素子２、及び、第２電極４５は、Ｙ軸に沿った方向に互いに離間している。
図２及び図３に示すように、第１電極４３と電子素子２の入力端子２ａとは、電気的に接続されている。具体的には、Ａｕ、Ａｌ等の導電性材料からなるワイヤー部材４９の一端及び他端が、Ａｕ、Ａｌ等の導電性材料からなるバンプ５１，５３によってそれぞれ第１電極４３及び入力端子２ａに接続されている。
また、第２電極４５と電子素子２の出力端子２ｂとは、電気的に接続されている。具体的には、Ａｕ、Ａｌ等の導電性材料からなるワイヤー部材５５の一端及び他端が、Ａｕ、Ａｌ等の導電性材料からなるバンプ５７，５９によってそれぞれ第２電極４５及び出力端子２ｂに接続されている。
中間配線層１５及びグラウンド配線層ｇｗは、それぞれ第２主面Ｓ２に接しており、互いにＹ軸に沿った方向に離間している。第３端子３ｃは、一方の中間配線層１５と物理的及び電気的に接続されており、第４端子３ｄは、他方の中間配線層１５と物理的及び電気的に接続されている。ただし、複数の静電気保護素子群５のうちの静電気保護素子群５ｕの第３端子３ｃは、入力端子側配線層１３と物理的及び電気的に接続されており、複数の静電気保護素子群５のうちの静電気保護素子群５ｄの第３端子３ｃは、出力端子側配線層１７と物理的及び電気的に接続されている。各中間配線層１５は、当該中間配線層１５のＹ軸の負方向に隣接する静電気保護素子群５の第４端子３ｄと、当該中間配線層１５のＹ軸の正方向に隣接する静電気保護素子群５の第３端子３ｃとを電気的に接続している。
本実施形態においては、第５端子３ｅ、第４スルーホール導体３９、及び、第４内部電極３１は、電気的な役割は有しておらず、バリスタ素体２１の内部構造の対称性、具体的には、バリスタ素体２１内における各端子、各スルーホール導体、及び、各内部電極の構成についてのＺ軸の正負方向の対称性を向上させるために設けられている。これにより、例えばバリスタ素体２１となるべきグリーンシートで各内部電極及び各スルーホール導体となるべき導電性ペーストを埋め込み、この導電性ペーストをグリーンシートと同時に焼成することによってバリスタ素体２１を形成する場合に、バリスタ素体２１の反りを抑制することが可能となる。なお、静電気保護素子群５は、第５端子３ｅ、第４スルーホール導体３９、及び、第４内部電極３１のいずれか又は全てを有していなくてもよい。
上述のような構成に基づき、電子装置１Ａの複数の静電気保護装置３及び複数の電子素子２は、図１に示すような回路構成を有する。第１スルーホール導体３３と、第２スルーホール導体３５と、２つの第１内部電極２５、２６と、２つの第２内部電極２７、２８と、第１内部電極２５及び第２内部電極２７間のバリスタ層２３と、第２内部電極２７及び第１内部電極２６間のバリスタ層２３と、第１内部電極２６及び第２内部電極２８間のバリスタ層２３とで、第１静電気保護素子６（図１参照）を構成する。また、第１スルーホール導体３３と、第１内部電極２５と、第３内部電極２９とで、第２静電気保護素子７（図１参照）を構成する。
上述のような本実施形態に係る静電気保護装置３においては、いずれかの電子素子２の入力端子２ａに入力された静電気は、当該電子素子２と電気的に並列接続された第１静電気保護素子６だけでなく、当該電子素子２の入力端子２ａとグラウンド端子３ｇとの間に接続された第２静電気保護素子７にも流れる（図１参照）。そのため、第１静電気保護素子６のみで静電気保護装置を構成した場合よりも、静電気耐量が向上する。
また、本実施形態に係る静電気保護装置３においては、一つの電子素子２に接続された第２静電気保護素子７に流れた静電気はグラウンドＧに向かうため、その電子素子２に隣接する他の電子素子２に向かう静電気を減少させることができる（図１参照）。そのため、直列接続された複数の電子素子２において静電気耐量にばらつきがあっても、最も静電気耐量の低い電子素子２の、全体の静電気耐量への影響度は低下する。その結果、最も静電気耐量の低い電子素子２によって全体の静電気耐量が低下することを抑制することができる。
さらに、中間部の電子素子２（複数の電子素子２のうち、最もＹ軸の負側の電子素子２ｕ及び最もＹ軸の正側の電子素子２ｄ以外の電子素子２）の入力端子２ａに印加された静電気の一部又は全部は、第２静電気保護素子７によってグラウンドＧに導かれる（図１参照）。そのため、中間部の電子素子２の入力端子２ａに印加された静電気のうち、他の電子素子２に向かう静電気の割合は低下するため、中間部の電子素子２の入力端子２ａに印加された静電気に対する静電気耐量が向上する。
これらの結果、本実施形態に係る静電気保護装置３によれば、電気的に直列接続された複数の電子素子２の静電気耐量を十分に向上させることが可能となる。
また、本実施形態に係る電子装置１Ａは、電気的に直列に接続された複数の入力端子２ａと、上述のような静電気保護装置３とを備えている。これにより、高い静電気耐量を有する電子装置１Ａが得られる。
（第２実施形態）
次に、第２実施形態に係る静電気保護装置及びそれを備える電子装置について説明する。本実施形態の説明においては、第１実施形態と同一の要素には第１実施形態と同一の符号を付すことにより、その詳細な説明を省略する場合がある。図４は、本実施形態の電子装置の構成を示す平面図であり、図５は、本実施形態の電子装置の回路構成を示す図である。
図４及び図５に示すように、本実施形態の電子装置１Ｂは、４つの静電気保護装置３を備えている点、並びに、入力端子側配線層、中間配線層、及び、出力端子側配線層の構成の点において、第１実施形態の電子装置１Ａと異なる。
本実施形態の電子装置１Ｂは、４つの静電気保護装置３がＸ軸に沿った方向に互いに離間して設けられている。
各静電気保護装置３の複数の静電気保護素子群５のうち、最もＹ軸の負側の端部側に位置する静電気保護素子群５ｕは、Ｚ軸に沿った方向から見ると、入力端子側配線層１３Ｂ、グラウンド配線層ｇｗ、及び、中間配線層１５Ｂ上に設けられている。入力端子側配線層１３Ｂは、入力端子２ｘと電気的に接続されている。また、各静電気保護装置３の複数の静電気保護素子群５のうち、最もＹ軸の正側の端部側に位置する静電気保護素子群５ｄは、Ｚ軸に沿った方向から見ると、中間配線層１５Ｂ、グラウンド配線層ｇｗ、及び、出力端子側配線層１７Ｂ上に設けられている。出力端子側配線層１７Ｂは、出力端子２ｙと電気的に接続されている。また、各静電気保護装置３の複数の静電気保護素子群５のうち、静電気保護素子群５ｕ及び静電気保護素子群５ｄ以外の静電気保護素子群５は、Ｚ軸に沿った方向から見ると、２つの中間配線層１５Ｂ及びグラウンド配線層ｇｗ上に設けられている。
本実施形態の入力端子側配線層１３Ｂは、各静電気保護装置３の複数の静電気保護素子群５のうちの最もＹ軸の負側に位置する４つの静電気保護素子群５ｕの第３端子３ｃ（図３参照）を、電気的に接続している。
本実施形態の各中間配線層１５Ｂは、各静電気保護装置３が有する静電気保護素子群５のうち、当該中間配線層１５ＢのＹ軸の負方向に隣接する４つの静電気保護素子群５の４つの第４端子３ｄ（図３参照）と、当該中間配線層１５のＹ軸の正方向に隣接する４つの静電気保護素子群５の４つの第３端子３ｃ（図３参照）とを、電気的に接続している。
本実施形態の出力端子側配線層１７Ｂは、各静電気保護装置３の複数の静電気保護素子群５のうちの最もＹ軸の正側に位置する４つの静電気保護素子群５ｄの第４端子３ｄ（図３参照）を、電気的に接続している。
上述のような本実施形態の静電気保護装置３によれば、第１実施形態の静電気保護装置３と同様の理由により、電気的に直列接続された複数の電子素子２の静電気耐量を十分に向上させることが可能となる。
また、上述のような本実施形態の電子装置１Ｂは、第１実施形態の電子装置１Ａと同様の理由により、高い静電気耐量を有する。
（第３実施形態）
次に、第３実施形態に係る静電気保護装置及びそれを備える電子装置について説明する。本実施形態の説明においては、第１及び第２実施形態と同一の要素には第１及び第２実施形態と同一の符号を付すことにより、その詳細な説明を省略する場合がある。
図６は、第３実施形態に係る静電気保護装置及びそれを備える電子装置の回路構成を示す図である。
図６に示すように、本実施形態の電子装置１Ｃ及び静電気保護装置３Ｃは、静電気保護素子群の構成において、第１実施形態の電子装置１Ａ及び静電気保護装置３（図１参照）と異なる。具体的には、本実施形態の複数の静電気保護素子群５Ｃは、それぞれ第３静電気保護素子８をさらに有している。そのため、本実施形態の複数の静電気保護素子群５Ｃは、それぞれ、第１静電気保護素子６、第２静電気保護素子７、及び、第３静電気保護素子８を有している。本実施形態の静電気保護装置３Ｃは、このような静電気保護素子群５Ｃを複数備えている。
第３静電気保護素子８は、第１静電気保護素子６及び第２静電気保護素子７と同様の素子である。即ち、第３静電気保護素子８は、電流電圧非直線性抵抗特性を有する。具体的には、第３静電気保護素子８は、ある印加電圧範囲において印加電圧の上昇と共に抵抗値が低下する特性を有する。
図６に示すように、本実施形態においては、各第３静電気保護素子８は、それぞれバリスタ素子である。本実施形態のバリスタ素子としては、例えば、セラミックバリスタやギャップバリスタを用いることができる。
なお、第３静電気保護素子８は、ツェナーダイオード等の電流電圧非直線性抵抗特性を有する他の素子であってもよい。
図６に示すように、各第３静電気保護素子８は、各電子素子２の出力端子２ｂとグラウンドＧとの間に電気的に接続されている。具体的には、各第３静電気保護素子８は、静電気保護素子群５の第２端子３ｂと、各静電気保護素子群５のグラウンド端子３ｇとの間に電気的に接続されている。
上述のような本実施形態に係る静電気保護装置３Ｃにおいては、第１実施形態の静電気保護装置３と同様の理由により、電気的に直列接続された複数の電子素子２の静電気耐量を十分に向上させることが可能となる。また、上述のような本実施形態に係る電子装置１Ｃは、第１実施形態の電子装置１Ａと同様の理由により、高い静電気耐量を有する。
さらに、図６に示すように、上述のような本実施形態に係る静電気保護装置３Ｃは、電流電圧非直線性抵抗特性を有する複数の第３静電気保護素子８をさらに備え、複数の第３静電気保護素子８はそれぞれ、複数の電子素子２のそれぞれの出力端子２ｂとグラウンド端子３ｇとの間に電気的に接続されている。
これにより、電子素子２の出力端子２ｂに印加された静電気の一部又は全部は、第３静電気保護素子８によってグラウンドＧに導かれる。そのため、電気的に直列接続された複数の電子素子２の静電気耐量がさらに向上する。
（実施例）
次に、実施例及び比較例の電子装置を用いて、本発明の効果を説明する。
図７（Ａ）（Ｂ）（Ｃ）は、比較例１、２、３の電子装置の回路構成を示す図であり、図７（Ｄ）は、実施例１の電子装置の回路構成を示す図である。
図７（Ａ）に示す比較例１は、一つの電子素子２のみ有しており、入力端子２ｘは電子素子２の入力端子２ａに電気的に接続され、出力端子２ｙは、電子素子２の出力端子２ｂとグラウンドＧに電気的に接続されている。図７（Ｂ）に示す比較例２は、一つの電子素子２と、この電子素子２と電気的に並列接続された第１静電気保護素子６とを有している。入力端子２ｘは電子素子２の入力端子２ａに電気的に接続され、出力端子２ｙは、電子素子２の出力端子２ｂとグラウンドＧに電気的に接続されている。図７（Ｃ）に示す比較例３は、電気的に直列接続された４つの電子素子２と、４つの電子素子２のそれぞれに電気的に並列接続された４つの第１静電気保護素子６を有している。入力端子２ｘは、４つの電子素子２のうちの最も一端側にある電子素子２の入力端子２ａに電気的に接続され、出力端子２ｙは、４つの電子素子２のうちの最も他端側にある電子素子２の出力端子２ｂとグラウンドＧに電気的に接続されている。
図７（Ｄ）に示す実施例１は、電気的に直列接続された４つの電子素子２と、４つの電子素子２のそれぞれに電気的に並列接続された４つの第１静電気保護素子６と、４つの電子素子２のそれぞれの入力端子２ａとグラウンドＧとの間に電気的に接続された第２静電気保護素子７と、を有している。入力端子２ｘは、４つの電子素子２のうちの最も一端側にある電子素子２の入力端子２ａに電気的に接続され、出力端子２ｙは、４つの電子素子２のうちの最も他端側にある電子素子２の出力端子２ｂとグラウンドＧに電気的に接続されている。
比較例１〜３、及び実施例１の各電子素子２としては、同一のＬＥＤ素子を用いた。比較例１〜３、及び実施例１の第１静電気保護素子６としては、バリスタ電圧Ｖ１ｍＡが１２Ｖ、１ｋＨｚ，１Ｖｒｍｓでの静電容量が３５０ｐＦの特性のバリスタ素子を用いた。比較例１〜３、及び実施例１の第２静電気保護素子７としては、バリスタ電圧Ｖ１ｍＡが２７Ｖ、１ｋＨｚ，１Ｖｒｍｓでの静電容量が４０ｐＦの特性のバリスタ素子を用いた。また、比較例１の電子装置は、１個作成し、比較例２の電子装置は、３個作成し、比較例３の電子装置は、３個作成し、実施例１の電子装置は、１個作成した。
上述のような比較例１〜３、実施例１の電子装置について、ＩＥＣ６１０００−４−２に準拠した試験を行った。具体的には、試験装置の出力電圧値を変化させることにより、上述のような比較例１〜３、実施例１の電子装置の入力端子２ｘ及び出力端子２ｙ間にＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）を印加し、ＬＥＤ素子である電子素子２が破壊される上記試験装置の出力電圧値を調べた。電子素子２に順電流を０．１ｍＡ流した際に、順電圧が１０％以上低下した場合に、電子素子２は破壊されたと判定した。
図８は、比較例１〜３、及び、実施例１の各電子装置のＬＥＤ素子が破壊された上記試験装置の出力電圧値を示す図である。比較例１の電子装置は、０．２ｋＶ以下の出力電圧でＬＥＤ素子は破壊された。比較例２の電子装置は、２〜５ｋＶの出力電圧でＬＥＤ素子は破壊された。比較例３の電子装置は、２〜３ｋＶの出力電圧でＬＥＤ素子は破壊された。実施例１の電子装置は、７〜８ｋＶの出力電圧でＬＥＤ素子は破壊された。
この結果より、実施例１は比較例１〜３と比較して、静電気耐量が非常に高いことがわかった。
次に、実施例１で静電気耐量が高くなった理由について、考察を行った。実施例１は、電子素子２、第１静電気保護素子６、及び、第２静電気保護素子７からなる組が４つ組み合わされた回路と見ることができるが、この組が、１つ、２つ、３つ、４つ（実施例１）の場合の静電気耐量をそれぞれ検討した。図９（Ａ）（Ｂ）（Ｃ）（Ｄ）は、それぞれ、この組が１つ、２つ、３つ、４つの場合（即ち、電子素子２、第１静電気保護素子６及び第２静電気保護素子７の数がそれぞれ、１個、２個、３個、４個の場合）の電子装置の回路の構成を示す図である。
また、この検討においては、上記４つの場合の回路構成について、以下のように単純化を行った。即ち、入力端子２ｘ及び出力端子２ｙ間に静電気が印加された場合を想定し、図９に示すように、第１静電気保護素子６は１Ωの抵抗Ｒ１となったものとみなし、第２静電気保護素子７は４Ωの抵抗Ｒ２となったものとみなした。また、電子素子２の抵抗値は、抵抗Ｒ１及び抵抗Ｒ２よりも大きいため、無限大とみなした。また、入力端子２ｘ及び出力端子２ｙ間には、それぞれ７．５Ａの電流Ｉが流れている場合を想定し、その場合の回路全体の抵抗値と、抵抗Ｒ２のうち、最も入力端子２ｘに近い抵抗Ｒ２ｘに流れる電流Ｉ´の値を計算した。なお、入力端子２ｘ及び出力端子２ｙ間に静電気が印加されても、条件によっては電子素子２の抵抗値は、抵抗Ｒ１及び抵抗Ｒ２の抵抗値の数倍程度の場合も考えられる。そのような場合、電子素子２の抵抗値を無限大とみなすと、以下の計算結果についての誤差が大きくなる可能性もある。そのため、以下の検討結果は、定量的な効果を示しているとは限らず、定性的な効果を示している場合もある。
図１０は、図９（Ａ）（Ｂ）（Ｃ）（Ｄ）の４つの回路について、上述の条件における回路全体の抵抗値と抵抗Ｒ２ｘに流れる電流Ｉ´の値の計算値を示す図である。図１０に示すように、第１静電気保護素子６及び第２静電気保護素子７の数が増加する程、回路全体の抵抗値が増加した。また、第１静電気保護素子６及び第２静電気保護素子７の数が増加する程、最も入力端子２ｘに近い抵抗Ｒ２ｘに流れる電流Ｉ´の値が増加した。この結果より、上述のような態様の電子素子２、第２静電気保護素子７、及び、第２静電気保護素子７の組の数を増加させる程、入力端子２ｘ及び出力端子２ｙ間に静電気が流れた際の抵抗Ｒ２ｘのクランプ特性（静電気をグラウンド側に逃がす特性）が向上することが、実施例１が高い静電気耐量を有する理由の一つであることがわかった。なお、上述の考察においては、本発明が静電気耐量の向上という効果を発揮する理由について、クランプ特性に着目してしる。しかしながら、クランプ特性は、本発明が上記効果を発揮する要因の一つにすぎないと考えられる。従って、クランプ特性という要因に加えて、他の要因にも基づいて、本発明が上記効果を発揮する場合もある。
１Ａ、１Ｂ、１Ｃ・・・電子装置、２、２ｄ、２ｕ・・・電子素子、２ａ・・・電子素子の入力端子、２ｂ・・・電子素子の出力端子、３、３Ｃ・・・静電気保護装置、３ａ・・・静電気保護装置の第１端子、３ｂ・・・静電気保護装置の第２端子、３ｇ・・・グラウンド端子、５、５Ｃ・・・静電気保護素子群、６・・・第１静電気保護素子、７・・・第２静電気保護素子、８・・・第３静電気保護素子。

Claims (5)

  1. 電気的に直列に接続された複数の電子素子を静電気から保護する静電気保護装置であって、
    電流電圧非直線性抵抗特性を有する複数の第１静電気保護素子と、
    電流電圧非直線性抵抗特性を有する複数の第２静電気保護素子と、
    グラウンドと電気的に接続するためのグラウンド端子と、
    を備え、
    前記複数の第１静電気保護素子はそれぞれ、前記複数の電子素子のそれぞれに電気的に並列接続され、
    前記複数の第２静電気保護素子はそれぞれ、前記複数の電子素子のそれぞれの入力端子と前記グラウンド端子との間に電気的に接続されることを特徴とする静電気保護装置。
  2. 電流電圧非直線性抵抗特性を有する複数の第３静電気保護素子をさらに備え、
    前記複数の第３静電気保護素子はそれぞれ、前記複数の電子素子のそれぞれの出力端子と前記グラウンド端子との間に電気的に接続されることを特徴とする請求項１に記載の静電気保護装置。
  3. 前記複数の第１静電気保護素子、及び、前記複数の第２静電気保護素子は、それぞれバリスタ素子であることを特徴とする請求項１又は２に記載の静電気保護装置。
  4. 前記複数の第３静電気保護素子は、それぞれバリスタ素子であることを特徴とする請求項２又は３に記載の静電気保護装置。
  5. 前記電気的に直列に接続された複数の電子素子と、
    請求項１〜４のいずれか一項に記載の静電気保護装置と、
    を備えることを特徴とする電子装置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2725613A1 (en) * 2012-10-26 2014-04-30 Ceramate Technical (Suzhou) Co., Ltd. An LED having two pins that handle contingencies of open, static electricity, and surge
DE102016108427A1 (de) 2016-05-06 2017-11-09 Epcos Ag Multi-LED System

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6226166B1 (en) * 1997-11-28 2001-05-01 Erico Lighting Technologies Pty Ltd Transient overvoltage and lightning protection of power connected equipment
JP2001015815A (ja) 1999-04-28 2001-01-19 Sanken Electric Co Ltd 半導体発光装置
JP3211816B2 (ja) 1999-08-23 2001-09-25 株式会社村田製作所 複合部品
JP3900104B2 (ja) * 2003-04-10 2007-04-04 松下電器産業株式会社 静電気対策部品
US20070200133A1 (en) * 2005-04-01 2007-08-30 Akira Hashimoto Led assembly and manufacturing method
JP2007073783A (ja) * 2005-09-08 2007-03-22 Oki Electric Ind Co Ltd 半導体装置
JP4487963B2 (ja) * 2006-03-27 2010-06-23 Ｔｄｋ株式会社 バリスタ及び発光装置
JP4741566B2 (ja) 2007-10-29 2011-08-03 京セラ株式会社 ノイズフィルタおよび積層ノイズフィルタ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019510377A (ja) * 2016-03-24 2019-04-11 ティーディーケイ・エレクトロニクス・アクチェンゲゼルシャフトＴｄｋ Ｅｌｅｃｔｒｏｎｉｃｓ Ａｇ マルチｌｅｄシステム
US10818641B2 (en) 2016-03-24 2020-10-27 Epcos Ag Multi-LED system
WO2023162262A1 (ja) * 2022-02-28 2023-08-31 日本電信電話株式会社 雷防護装置および雷防護方法

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