JP3520804B2 - 半導体装置の試験方法 - Google Patents
半導体装置の試験方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に低
電圧系回路部と高電圧系回路部とを一体に有する構成の
半導体装置の試験方法に関する。
電圧系回路部と高電圧系回路部とを一体に有する構成の
半導体装置の試験方法に関する。
【０００２】
【発明が解決しようとする課題】論理系の低電圧系の回
路素子と高耐圧系のｎチャンネル形ＦＥＴを一体に備え
た集積回路などにおいては、高耐圧系のｎチャンネル形
ＦＥＴをソース接地で用いる場合には、そのソース・ゲ
ート間に高電圧を印加してスクリーニングを行なう場合
に、論理系の回路素子にも同時に高電圧が印加されるた
め、そのままそのようなスクリーニング試験を行なうこ
とはできない。
路素子と高耐圧系のｎチャンネル形ＦＥＴを一体に備え
た集積回路などにおいては、高耐圧系のｎチャンネル形
ＦＥＴをソース接地で用いる場合には、そのソース・ゲ
ート間に高電圧を印加してスクリーニングを行なう場合
に、論理系の回路素子にも同時に高電圧が印加されるた
め、そのままそのようなスクリーニング試験を行なうこ
とはできない。
【０００３】図４は、そのような構成の集積回路の一例
を示すもので、論理回路１と高圧回路２とが一体に設け
られる構成である。論理回路１は、低圧電源ＶＤＤから
給電されるバッファ回路３，４が設けられ、それぞれに
は相補的な入力信号Ｐｉｎ，Ｐｉｎｘが与えられるよう
になっている。高圧回路２は、高圧電源ＶＤＤＨとグラ
ンド端子間にプッシュプル形に接続されたｐチャンネル
形ＭＯＳＦＥＴ５，ｎチャンネル形ＭＯＳＦＥＴ６と、
このｐチャンネルＭＯＳＦＥＴ５を駆動するためのバイ
アス抵抗７および駆動用のｎチャンネルＭＯＳＦＥＴ８
から構成されている。
を示すもので、論理回路１と高圧回路２とが一体に設け
られる構成である。論理回路１は、低圧電源ＶＤＤから
給電されるバッファ回路３，４が設けられ、それぞれに
は相補的な入力信号Ｐｉｎ，Ｐｉｎｘが与えられるよう
になっている。高圧回路２は、高圧電源ＶＤＤＨとグラ
ンド端子間にプッシュプル形に接続されたｐチャンネル
形ＭＯＳＦＥＴ５，ｎチャンネル形ＭＯＳＦＥＴ６と、
このｐチャンネルＭＯＳＦＥＴ５を駆動するためのバイ
アス抵抗７および駆動用のｎチャンネルＭＯＳＦＥＴ８
から構成されている。
【０００４】ｐチャンネル形ＭＯＳＦＥＴ５は、バッフ
ァ回路３から駆動用のｎチャンネル形ＭＯＳＦＥＴ８に
ハイレベルの信号Ｐｉｎが与えられるとバイアス抵抗７
を介してゲートバイアスが与えられてオンする。このと
き、バッファ回路４にはロウレベルの信号Ｐｉｎｘが与
えられるのでｎチャンネル形ＭＯＳＦＥＴ６はオフ状態
に保持される。これにより出力端子Ｑは高圧電源ＶＤＤ
ＨがｐチャンネルＭＯＳＦＥＴ５を介して給電される。
また、バッファ回路３にロウレベルの信号Ｐｉｎ，バッ
ファ回路４にハイレベルの信号Ｐｉｎｘが与えられる
と、ｐチャンネルＭＯＳＦＥＴ５はオフし、ｎチャンネ
ルＭＯＳＦＥＴ６はオンし、出力端子Ｑはグランド端子
に導通された状態となる。
ァ回路３から駆動用のｎチャンネル形ＭＯＳＦＥＴ８に
ハイレベルの信号Ｐｉｎが与えられるとバイアス抵抗７
を介してゲートバイアスが与えられてオンする。このと
き、バッファ回路４にはロウレベルの信号Ｐｉｎｘが与
えられるのでｎチャンネル形ＭＯＳＦＥＴ６はオフ状態
に保持される。これにより出力端子Ｑは高圧電源ＶＤＤ
ＨがｐチャンネルＭＯＳＦＥＴ５を介して給電される。
また、バッファ回路３にロウレベルの信号Ｐｉｎ，バッ
ファ回路４にハイレベルの信号Ｐｉｎｘが与えられる
と、ｐチャンネルＭＯＳＦＥＴ５はオフし、ｎチャンネ
ルＭＯＳＦＥＴ６はオンし、出力端子Ｑはグランド端子
に導通された状態となる。
【０００５】このような構成において、製作された集積
回路のスクリーニング試験を行なう場合に、高圧回路２
のｎチャンネル形ＭＯＳＦＥＴ６は、低電圧系の論理回
路１からゲート信号を与えられる構成となっているの
で、ゲートに、例えば７Ｖ以上の高電圧を印加するスク
リーニング試験を行なうことができない構造となってい
る。これは、論理回路１と高圧回路２との各グランド端
子は半導体基板（図示せず）を共通にして接続された状
態となっているからであり、高電圧が論理回路にも印加
されるため、論理回路を構成する素子が破壊されてしま
うためである。
回路のスクリーニング試験を行なう場合に、高圧回路２
のｎチャンネル形ＭＯＳＦＥＴ６は、低電圧系の論理回
路１からゲート信号を与えられる構成となっているの
で、ゲートに、例えば７Ｖ以上の高電圧を印加するスク
リーニング試験を行なうことができない構造となってい
る。これは、論理回路１と高圧回路２との各グランド端
子は半導体基板（図示せず）を共通にして接続された状
態となっているからであり、高電圧が論理回路にも印加
されるため、論理回路を構成する素子が破壊されてしま
うためである。
【０００６】そこで、このような構成においてもｎチャ
ンネル形ＭＯＳＦＥＴに対してゲートに高電圧を印加で
きるようにする構成とするために、例えば、論理回路と
ｎチャンネル形ＭＯＳＦＥＴのゲートとの間にスイッチ
素子を設け、スクリーニング試験ではスイッチ素子をオ
フした状態でゲートに高電圧を印加する構成が考えられ
ている。しかし、この場合には、スイッチ素子を別途に
設けるためその分の回路面積が増大することに加え、ス
イッチ素子自体にどのように高電圧を印加するかという
構成についても問題となり、実用上の点で採用すること
が困難となるものである。
ンネル形ＭＯＳＦＥＴに対してゲートに高電圧を印加で
きるようにする構成とするために、例えば、論理回路と
ｎチャンネル形ＭＯＳＦＥＴのゲートとの間にスイッチ
素子を設け、スクリーニング試験ではスイッチ素子をオ
フした状態でゲートに高電圧を印加する構成が考えられ
ている。しかし、この場合には、スイッチ素子を別途に
設けるためその分の回路面積が増大することに加え、ス
イッチ素子自体にどのように高電圧を印加するかという
構成についても問題となり、実用上の点で採用すること
が困難となるものである。
【０００７】本発明は、上記事情に鑑みてなされたもの
で、その目的は、チップ内での回路面積の増大を招くこ
となく、低電圧系の素子とは独立して高耐圧系の素子に
対して高電圧印加を行なうことができるようにした半導
体装置の試験方法を提供することにある。
で、その目的は、チップ内での回路面積の増大を招くこ
となく、低電圧系の素子とは独立して高耐圧系の素子に
対して高電圧印加を行なうことができるようにした半導
体装置の試験方法を提供することにある。
【０００８】
【課題を解決するための手段】請求項１の発明によれ
ば、低電圧系回路部（１２）の低電圧系グランド端子
（ＧＮＤＬ）を半導体基板（２０）の端部に電気的接続
可能に導出すると共に、高電圧系回路部（１３）の高電
圧系グランド端子（ＧＮＤＨ）を半導体基板（２０）の
端部に電気的接続可能に導出する構成としているので、
高電圧系回路部 （１３）を構成する回路素子に対して
スクリーニング試験を行なう場合において、高電圧系グ
ランド端子（ＧＮＤＨ）側に接続される回路素子（１
７）に高電圧を印加する場合でも、低電圧系回路部（１
２）の回路素子（１４，１５）に過大な電圧を与えない
ように接続することができるようになる。これにより、
特別の回路素子を必要としない構成としてスクリーニン
グ試験を行なうようにすることができるようになる。さ
らに、上述の構成を有する半導体装置を用いて高電圧系
回路部（１３）の回路素子（１７）と高電圧系グランド
端子（ＧＮＤＨ）との間に高電圧を印加する試験を行な
う場合において、高電圧系グランド端子（ＧＮＤＨ）に
は、低電圧系グランド端子（ＧＮＤＬ）よりも負側の電
圧を印加することにより高電圧を印加するようにしたの
で、高電圧系の回路素子（１７）に高電圧を印加する試
験を独立して行なうことができ、その場合でも、低電圧
系の回路素子 （１４，１５）に対しては、高電圧が印
加されないようにして破壊されるのを防止するようにし
て試験を行なうことができるようになる。
ば、低電圧系回路部（１２）の低電圧系グランド端子
（ＧＮＤＬ）を半導体基板（２０）の端部に電気的接続
可能に導出すると共に、高電圧系回路部（１３）の高電
圧系グランド端子（ＧＮＤＨ）を半導体基板（２０）の
端部に電気的接続可能に導出する構成としているので、
高電圧系回路部 （１３）を構成する回路素子に対して
スクリーニング試験を行なう場合において、高電圧系グ
ランド端子（ＧＮＤＨ）側に接続される回路素子（１
７）に高電圧を印加する場合でも、低電圧系回路部（１
２）の回路素子（１４，１５）に過大な電圧を与えない
ように接続することができるようになる。これにより、
特別の回路素子を必要としない構成としてスクリーニン
グ試験を行なうようにすることができるようになる。さ
らに、上述の構成を有する半導体装置を用いて高電圧系
回路部（１３）の回路素子（１７）と高電圧系グランド
端子（ＧＮＤＨ）との間に高電圧を印加する試験を行な
う場合において、高電圧系グランド端子（ＧＮＤＨ）に
は、低電圧系グランド端子（ＧＮＤＬ）よりも負側の電
圧を印加することにより高電圧を印加するようにしたの
で、高電圧系の回路素子（１７）に高電圧を印加する試
験を独立して行なうことができ、その場合でも、低電圧
系の回路素子 （１４，１５）に対しては、高電圧が印
加されないようにして破壊されるのを防止するようにし
て試験を行なうことができるようになる。
【０００９】請求項２の発明によれば、高電圧系回路部
（１３）に、回路素子として高耐圧のｎチャンネル形Ｆ
ＥＴ（１７）をソース接地で用いる構成としているの
で、そのＦＥＴ（１７）のゲートに高電圧を印加してス
クリーニング試験を行なう場合に適合した構成を得るこ
とができるようになる。
（１３）に、回路素子として高耐圧のｎチャンネル形Ｆ
ＥＴ（１７）をソース接地で用いる構成としているの
で、そのＦＥＴ（１７）のゲートに高電圧を印加してス
クリーニング試験を行なう場合に適合した構成を得るこ
とができるようになる。
【００１０】請求項３の発明によれば、上述の構成を、
半導体基板（２０）としてＳＯＩ（Semiconductor On I
nsulator）基板を用いる構成とし、低電圧系回路部（１
２）および高電圧系回路部（１３）をそれぞれ異なるＳ
ＯＩ層に形成して低電圧系グランド端子（ＧＮＤＬ）お
よび高電圧系グランド端子（ＧＮＤＨ）を導出する構成
としているので、半導体基板（２０）自体を共通のグラ
ンド端子とするような構成と異なり、低電圧系回路部
（１２）および高電圧系回路部（１３）のそれぞれに独
立したグランド端子（ＧＮＤＬ，ＧＮＤＨ）を設ける構
成とすることができる。これにより、前述したスクリー
ニング試験を行なう場合でも、試験用の回路素子を付加
する構成とすることなく行なうことができるようにな
る。
半導体基板（２０）としてＳＯＩ（Semiconductor On I
nsulator）基板を用いる構成とし、低電圧系回路部（１
２）および高電圧系回路部（１３）をそれぞれ異なるＳ
ＯＩ層に形成して低電圧系グランド端子（ＧＮＤＬ）お
よび高電圧系グランド端子（ＧＮＤＨ）を導出する構成
としているので、半導体基板（２０）自体を共通のグラ
ンド端子とするような構成と異なり、低電圧系回路部
（１２）および高電圧系回路部（１３）のそれぞれに独
立したグランド端子（ＧＮＤＬ，ＧＮＤＨ）を設ける構
成とすることができる。これにより、前述したスクリー
ニング試験を行なう場合でも、試験用の回路素子を付加
する構成とすることなく行なうことができるようにな
る。
【００１１】
【００１２】
【００１３】
【発明の実施の形態】以下、本発明の一実施形態につい
て図１ないし図３を参照しながら説明する。図１は集積
回路チップの内部に多数形成される駆動ユニット１１の
一つの電気的構成を示しており、各駆動ユニット１１
は、低電圧系回路部１２および高電圧系回路部１３が設
けられる構成である。
て図１ないし図３を参照しながら説明する。図１は集積
回路チップの内部に多数形成される駆動ユニット１１の
一つの電気的構成を示しており、各駆動ユニット１１
は、低電圧系回路部１２および高電圧系回路部１３が設
けられる構成である。
【００１４】論理回路部として構成された低電圧系回路
部１２には、ＣＭＯＳからなるバッファ回路１４，１５
が設けられている。バッファ回路１４および１５は、入
力端子に相補的な論理レベルの信号Ｐｉｎ、Ｐｉｎｘが
与えられるようになっており、これに応じて出力端子か
ら同じ論理レベルを示す信号を出力する。バッファ回路
１４，１５は、電源端子の一方が低電圧電源端子ＶＤＤ
Ｌに接続され、他方が低電圧系グランド端子ＧＮＤＬに
接続されている。
部１２には、ＣＭＯＳからなるバッファ回路１４，１５
が設けられている。バッファ回路１４および１５は、入
力端子に相補的な論理レベルの信号Ｐｉｎ、Ｐｉｎｘが
与えられるようになっており、これに応じて出力端子か
ら同じ論理レベルを示す信号を出力する。バッファ回路
１４，１５は、電源端子の一方が低電圧電源端子ＶＤＤ
Ｌに接続され、他方が低電圧系グランド端子ＧＮＤＬに
接続されている。
【００１５】高電圧系回路部１３は、高電圧電源端子Ｖ
ＤＤＨと高電圧系グランド端子ＧＮＤＨとの間にプッシ
ュプル型に接続されたｐチャンネル形ＭＯＳＦＥＴ１６
とｎチャンネル形ＭＯＳＦＥＴ１７とを主体とした構成
とされている。ＭＯＳＦＥＴ１６，１７は、後述するよ
うに、共にＬＤＭＯＳ（Lateral Double defused MOS）
構造を採用した素子として半導体基板上２０（図２参
照）に形成されており、各ＭＯＳＦＥＴ１６，１７の端
子は独立した状態に設けることができる構成となってい
る。
ＤＤＨと高電圧系グランド端子ＧＮＤＨとの間にプッシ
ュプル型に接続されたｐチャンネル形ＭＯＳＦＥＴ１６
とｎチャンネル形ＭＯＳＦＥＴ１７とを主体とした構成
とされている。ＭＯＳＦＥＴ１６，１７は、後述するよ
うに、共にＬＤＭＯＳ（Lateral Double defused MOS）
構造を採用した素子として半導体基板上２０（図２参
照）に形成されており、各ＭＯＳＦＥＴ１６，１７の端
子は独立した状態に設けることができる構成となってい
る。
【００１６】これらＭＯＳＦＥＴ１６，１７は、それぞ
れソースが高電圧電源端子ＶＤＤＨ、高電圧系グランド
端子ＧＮＤＨに接続されるソース接地型の回路で、ドレ
インが共通に接続され出力端子Ｑとされている。ｎチャ
ンネル形ＭＯＳＦＥＴ１７のゲート端子は、低電圧系回
路部１２のバッファ回路１５の出力端子に接続され、オ
ンオフが制御されるようになっている。ｐチャンネル形
ＭＯＳＦＥＴ１６をオンオフ制御する駆動回路として、
高電圧電源端子ＶＤＤＨと高電圧系グランド端子ＧＮＤ
Ｈとの間に、バイアス抵抗１８ａ，１８ｂ，１８ｃおよ
び駆動用ｎチャンネル形ＭＯＳＦＥＴ１９が直列に接続
されている。
れソースが高電圧電源端子ＶＤＤＨ、高電圧系グランド
端子ＧＮＤＨに接続されるソース接地型の回路で、ドレ
インが共通に接続され出力端子Ｑとされている。ｎチャ
ンネル形ＭＯＳＦＥＴ１７のゲート端子は、低電圧系回
路部１２のバッファ回路１５の出力端子に接続され、オ
ンオフが制御されるようになっている。ｐチャンネル形
ＭＯＳＦＥＴ１６をオンオフ制御する駆動回路として、
高電圧電源端子ＶＤＤＨと高電圧系グランド端子ＧＮＤ
Ｈとの間に、バイアス抵抗１８ａ，１８ｂ，１８ｃおよ
び駆動用ｎチャンネル形ＭＯＳＦＥＴ１９が直列に接続
されている。
【００１７】ｎチャンネル形ＭＯＳＦＥＴ１９のゲート
端子は、低電圧系回路部１２のバッファ回路１４の出力
端子に接続され、オンオフが制御されるようになってい
る。バイアス抵抗１８ａ〜１８ｃを分圧して得られる電
圧がｐチャンネル形ＭＯＳＦＥＴ１６のゲート端子に与
えられるように接続されている。なお、各ＭＯＳＦＥＴ
１６，１７，１９には、構造上作り込まれるダイオード
１６ａ，１７ａ，１９ａがドレイン・ソース間に接続さ
れた構成となっている。
端子は、低電圧系回路部１２のバッファ回路１４の出力
端子に接続され、オンオフが制御されるようになってい
る。バイアス抵抗１８ａ〜１８ｃを分圧して得られる電
圧がｐチャンネル形ＭＯＳＦＥＴ１６のゲート端子に与
えられるように接続されている。なお、各ＭＯＳＦＥＴ
１６，１７，１９には、構造上作り込まれるダイオード
１６ａ，１７ａ，１９ａがドレイン・ソース間に接続さ
れた構成となっている。
【００１８】図２は、上述した駆動ユニット１１を半導
体基板であるシリコン基板２０に形成した状態で示す模
式的断面図で、以下、この構成について簡単に説明す
る。シリコン基板２０には、全面にＳｉＯ２などの絶縁
膜２１が形成され、その上に単結晶シリコン膜２２が形
成されており、ＳＯＩ（Silicon On Insulator）構造と
されている。単結晶シリコン膜２２は、膜厚が１μｍ前
後から数μｍ程度のもので、極少量のｎ形不純物が導入
されたｎ−−形として形成されているが、真性半導体に
近い高抵抗に設定されている。
体基板であるシリコン基板２０に形成した状態で示す模
式的断面図で、以下、この構成について簡単に説明す
る。シリコン基板２０には、全面にＳｉＯ２などの絶縁
膜２１が形成され、その上に単結晶シリコン膜２２が形
成されており、ＳＯＩ（Silicon On Insulator）構造と
されている。単結晶シリコン膜２２は、膜厚が１μｍ前
後から数μｍ程度のもので、極少量のｎ形不純物が導入
されたｎ−−形として形成されているが、真性半導体に
近い高抵抗に設定されている。
【００１９】この単結晶シリコン膜２２に、上述した低
電圧系回路部１２および高電圧系回路部１３が作り込ま
れている。図２には、簡単のために、低電圧系回路部１
２として構成されるＣＭＯＳ回路部１２ａと、高電圧系
回路部１３として構成されるｐチャンネル形ＭＯＳＦＥ
Ｔ１６およびｎチャンネル形ＭＯＳＦＥＴ１７とを代表
して示している。
電圧系回路部１２および高電圧系回路部１３が作り込ま
れている。図２には、簡単のために、低電圧系回路部１
２として構成されるＣＭＯＳ回路部１２ａと、高電圧系
回路部１３として構成されるｐチャンネル形ＭＯＳＦＥ
Ｔ１６およびｎチャンネル形ＭＯＳＦＥＴ１７とを代表
して示している。
【００２０】単結晶シリコン膜２２は、トレンチにより
各素子の素子形成領域に分離されており、表面部分には
各素子形成領域の境界部分の絶縁性を高めると共に素子
形成領域内の所定領域にＬＯＣＯＳ２３が形成されてい
る。ＣＭＯＳ回路部１２ａの素子形成領域には、ｎチャ
ンネル形ＭＯＳＦＥＴ２４およびｐチャンネル形ＭＯＳ
ＦＥＴ２５が形成されており、それぞれに対応して低不
純物濃度のｐ形ウェル２６，低不純物濃度のｎ形ウェル
２７を形成すると共に、高不純物濃度のｎ形のソース・
ドレイン領域２８ａ，２８ｂ、高不純物濃度のｐ形のソ
ース・ドレイン領域２９ａ，２９ｂが形成されている。
各素子の素子形成領域に分離されており、表面部分には
各素子形成領域の境界部分の絶縁性を高めると共に素子
形成領域内の所定領域にＬＯＣＯＳ２３が形成されてい
る。ＣＭＯＳ回路部１２ａの素子形成領域には、ｎチャ
ンネル形ＭＯＳＦＥＴ２４およびｐチャンネル形ＭＯＳ
ＦＥＴ２５が形成されており、それぞれに対応して低不
純物濃度のｐ形ウェル２６，低不純物濃度のｎ形ウェル
２７を形成すると共に、高不純物濃度のｎ形のソース・
ドレイン領域２８ａ，２８ｂ、高不純物濃度のｐ形のソ
ース・ドレイン領域２９ａ，２９ｂが形成されている。
【００２１】各ソース・ドレイン領域２８ａ，２８ｂ間
および２９ａ，２９ｂ間にはゲート酸化膜を形成した上
にポリシリコンからなるゲート電極３０，３１が所定形
状に形成されると共に、それぞれソース電極３２ａ，３
３ａ，ドレイン電極３２ｂ，３３ｂが形成されている。
ｎチャンネル形ＭＯＳＦＥＴ２４のソース電極３２ａ
は、低電圧系グランド端子ＧＮＤＬに接続されるように
図示しない電極パターンが配置形成されている。他の電
極３２ｂ，３３ａ，３３ｂは回路素子間に接続されるよ
うに図示しない電極パターンが形成されている。
および２９ａ，２９ｂ間にはゲート酸化膜を形成した上
にポリシリコンからなるゲート電極３０，３１が所定形
状に形成されると共に、それぞれソース電極３２ａ，３
３ａ，ドレイン電極３２ｂ，３３ｂが形成されている。
ｎチャンネル形ＭＯＳＦＥＴ２４のソース電極３２ａ
は、低電圧系グランド端子ＧＮＤＬに接続されるように
図示しない電極パターンが配置形成されている。他の電
極３２ｂ，３３ａ，３３ｂは回路素子間に接続されるよ
うに図示しない電極パターンが形成されている。
【００２２】次に、ｎチャンネル形ＭＯＳＦＥＴ１７の
素子形成領域において、単結晶シリコン膜２２には、全
体に低濃度のｎ形不純物を所定深さまで導入しており、
その中央部のドレイン形成領域には比較的低不純物濃度
のｎ形領域３４を形成しその内側に高不純物濃度のｎ形
領域３５を二重に拡散形成している。そして、周辺部に
はソース形成領域には低不純物濃度のｐ形ウェル領域３
６，ｐ形チャンネル領域３７を形成すると共に、その内
側領域に高不純物濃度のｐ形領域３８および高不純物濃
度のｎ形領域３９が形成されている。
素子形成領域において、単結晶シリコン膜２２には、全
体に低濃度のｎ形不純物を所定深さまで導入しており、
その中央部のドレイン形成領域には比較的低不純物濃度
のｎ形領域３４を形成しその内側に高不純物濃度のｎ形
領域３５を二重に拡散形成している。そして、周辺部に
はソース形成領域には低不純物濃度のｐ形ウェル領域３
６，ｐ形チャンネル領域３７を形成すると共に、その内
側領域に高不純物濃度のｐ形領域３８および高不純物濃
度のｎ形領域３９が形成されている。
【００２３】ｐ形チャンネル領域３７の上にはゲート酸
化膜が形成されその上にポリシリコンからなるゲート電
極４０が所定形状に形成されている。ｐ形領域３８およ
びｎ形領域３９の両者にまたがるようにソース電極４１
が形成され、ドレイン形成領域のｎ形領域３５上にはド
レイン電極４２が形成され、ゲート電極４０上にはゲー
ト引出電極４３が形成されている。このｎチャンネル形
ＭＯＳＦＥＴ１７のソース電極４１は、前述のように、
高電圧系グランド端子ＧＮＤＨに接続されるように図示
しない電極パターンによって配線されている。
化膜が形成されその上にポリシリコンからなるゲート電
極４０が所定形状に形成されている。ｐ形領域３８およ
びｎ形領域３９の両者にまたがるようにソース電極４１
が形成され、ドレイン形成領域のｎ形領域３５上にはド
レイン電極４２が形成され、ゲート電極４０上にはゲー
ト引出電極４３が形成されている。このｎチャンネル形
ＭＯＳＦＥＴ１７のソース電極４１は、前述のように、
高電圧系グランド端子ＧＮＤＨに接続されるように図示
しない電極パターンによって配線されている。
【００２４】同様にして、ｐチャンネル形ＭＯＳＦＥＴ
１６の素子形成領域においても、ｎ形とｐ形を入れ替え
た形に形成する各領域が形成されている。すなわち、ド
レイン形成領域にはｐ形領域４４，４５が形成され、ソ
ース形成領域にはｎ形ウェル領域４６、ｎ形チャンネル
領域４７、ｎ形領域４８およびｐ形領域４９が形成さ
れ、さらに、ゲート電極５０、ソース電極５１、ドレイ
ン電極５２、ゲート引出電極５３が形成されている。
１６の素子形成領域においても、ｎ形とｐ形を入れ替え
た形に形成する各領域が形成されている。すなわち、ド
レイン形成領域にはｐ形領域４４，４５が形成され、ソ
ース形成領域にはｎ形ウェル領域４６、ｎ形チャンネル
領域４７、ｎ形領域４８およびｐ形領域４９が形成さ
れ、さらに、ゲート電極５０、ソース電極５１、ドレイ
ン電極５２、ゲート引出電極５３が形成されている。
【００２５】上記構成においては、低電圧系回路部１２
と高電圧系回路部１３とは、それぞれ異なるグランド端
子ＧＮＤＬ，ＧＮＤＨとして独立して設けられ、半導体
基板２０上においても、基板側とは絶縁された状態で設
けられた構成となっているので、従来構成のもののよう
に構造的にグランド端子が共通となるのではなく、外部
で接続することで共通のグランド端子とすることもでき
るし、必要に応じて異なるグランド端子として用いるこ
ともできる構成となっている。また、上記した駆動ユニ
ット１１は、多数設けられており、それぞれの低電圧系
グランド端子ＧＮＤＬ間は共通に接続されると共に、高
電圧系グランド端子ＧＮＤＨ間も共通に接続された状態
として構成されている。
と高電圧系回路部１３とは、それぞれ異なるグランド端
子ＧＮＤＬ，ＧＮＤＨとして独立して設けられ、半導体
基板２０上においても、基板側とは絶縁された状態で設
けられた構成となっているので、従来構成のもののよう
に構造的にグランド端子が共通となるのではなく、外部
で接続することで共通のグランド端子とすることもでき
るし、必要に応じて異なるグランド端子として用いるこ
ともできる構成となっている。また、上記した駆動ユニ
ット１１は、多数設けられており、それぞれの低電圧系
グランド端子ＧＮＤＬ間は共通に接続されると共に、高
電圧系グランド端子ＧＮＤＨ間も共通に接続された状態
として構成されている。
【００２６】また、実際にこの集積回路チップを使用す
る場合には、前述した低電圧系グランド端子ＧＮＤＬお
よび高電圧系グランド端子ＧＮＤＨとは外部端子である
リードとしてパッケージから導出される構成となるが、
これらを共通に接続するようにして配線を行なって使用
することになる。
る場合には、前述した低電圧系グランド端子ＧＮＤＬお
よび高電圧系グランド端子ＧＮＤＨとは外部端子である
リードとしてパッケージから導出される構成となるが、
これらを共通に接続するようにして配線を行なって使用
することになる。
【００２７】なお、上述の回路構成における動作は、各
駆動ユニット１１において、入力端子Ｐｉｎ，Ｐｉｎｘ
にそれぞれ相補的な入力信号が与えられるようになって
いるので、例えば、ＰｉｎがハイレベルでＰｉｎｘがロ
ウレベルの信号である場合には、次のように動作する。
ここで、低電圧電源端子ＶＤＤＬは例えば５Ｖ程度の電
圧が供給されており、高電圧電源端子ＶＤＤＨは例えば
２００Ｖ程度の電圧が供給されている。
駆動ユニット１１において、入力端子Ｐｉｎ，Ｐｉｎｘ
にそれぞれ相補的な入力信号が与えられるようになって
いるので、例えば、ＰｉｎがハイレベルでＰｉｎｘがロ
ウレベルの信号である場合には、次のように動作する。
ここで、低電圧電源端子ＶＤＤＬは例えば５Ｖ程度の電
圧が供給されており、高電圧電源端子ＶＤＤＨは例えば
２００Ｖ程度の電圧が供給されている。
【００２８】まず、入力信号Ｐｉｎにより、バッファ回
路１４を介してハイレベルの信号が出力されるので、高
電圧系回路部１３のｎチャンネル形ＭＯＳＦＥＴ１９が
オンする。これによりバイアス抵抗１８ａ〜１８ｃに高
電圧電源端子ＶＤＤＨから電流が流れ、出力段のｐチャ
ンネル形ＭＯＳＦＥＴ１６は、ゲートバイアスが与えら
れるようになってオンする。入力信号Ｐｉｎｘはロウレ
ベルであるから、出力段のｎチャンネル形ＭＯＳＦＥＴ
１７はオフ状態に保持される。この結果、出力端子Ｑは
オン状態のＭＯＳＦＥＴ１６を介して高電圧電源端子Ｖ
ＤＤＨと導通した状態となる。
路１４を介してハイレベルの信号が出力されるので、高
電圧系回路部１３のｎチャンネル形ＭＯＳＦＥＴ１９が
オンする。これによりバイアス抵抗１８ａ〜１８ｃに高
電圧電源端子ＶＤＤＨから電流が流れ、出力段のｐチャ
ンネル形ＭＯＳＦＥＴ１６は、ゲートバイアスが与えら
れるようになってオンする。入力信号Ｐｉｎｘはロウレ
ベルであるから、出力段のｎチャンネル形ＭＯＳＦＥＴ
１７はオフ状態に保持される。この結果、出力端子Ｑは
オン状態のＭＯＳＦＥＴ１６を介して高電圧電源端子Ｖ
ＤＤＨと導通した状態となる。
【００２９】一方、入力端子Ｐｉｎ，Ｐｉｎｘのそれぞ
れにロウレベル，ハイレベルの信号が入力される場合に
は、ｎチャンネル形ＭＯＳＦＥＴ１９はオフされ、これ
に伴って出力段のｐチャンネル形ＭＯＳＦＥＴ１６もオ
フされる。そして、ｎチャンネル形ＭＯＳＦＥＴ１７
は、ゲートバイアスが与えられてオンするようになる。
これにより、出力端子Ｑはオン状態のＭＯＳＦＥＴ１７
を介して高電圧系グランド端子ＧＮＤＨと導通した状態
となる。
れにロウレベル，ハイレベルの信号が入力される場合に
は、ｎチャンネル形ＭＯＳＦＥＴ１９はオフされ、これ
に伴って出力段のｐチャンネル形ＭＯＳＦＥＴ１６もオ
フされる。そして、ｎチャンネル形ＭＯＳＦＥＴ１７
は、ゲートバイアスが与えられてオンするようになる。
これにより、出力端子Ｑはオン状態のＭＯＳＦＥＴ１７
を介して高電圧系グランド端子ＧＮＤＨと導通した状態
となる。
【００３０】次に、上記構成の集積回路チップの駆動ユ
ニット１１における出力段のｎチャンネル形ＭＯＳＦＥ
Ｔ１７のゲートスクリーニング試験について説明する。
図３は、スクリーニング試験における各端子の接続状態
を示すもので、この試験においては、低電圧系グランド
端子ＧＮＤＬと高電圧系グランド端子ＧＮＤＨとは接続
しないで、別々の電位を与える。
ニット１１における出力段のｎチャンネル形ＭＯＳＦＥ
Ｔ１７のゲートスクリーニング試験について説明する。
図３は、スクリーニング試験における各端子の接続状態
を示すもので、この試験においては、低電圧系グランド
端子ＧＮＤＬと高電圧系グランド端子ＧＮＤＨとは接続
しないで、別々の電位を与える。
【００３１】具体的には、ｎチャンネル形ＭＯＳＦＥＴ
１７のゲート・ソース間に５０Ｖの直流電圧を印加する
ために、低電圧系グランド端子ＧＮＤＬを０Ｖ、高電圧
系グランド端子ＧＮＤＨを−５０Ｖ、低電圧電源端子Ｖ
ＤＤＬを５Ｖ、高電圧電源端子ＶＤＤＨをオープン状態
として試験を行なう。このとき、低電圧系回路部１２に
対する入力信号Ｐｉｎ，Ｐｉｎｘは、ハイレベル，ロウ
レベルとしてｎチャンネル形ＭＯＳＦＥＴ１７のゲート
端子にロウレベルすなわち０Ｖを印加するようにして行
なう。
１７のゲート・ソース間に５０Ｖの直流電圧を印加する
ために、低電圧系グランド端子ＧＮＤＬを０Ｖ、高電圧
系グランド端子ＧＮＤＨを−５０Ｖ、低電圧電源端子Ｖ
ＤＤＬを５Ｖ、高電圧電源端子ＶＤＤＨをオープン状態
として試験を行なう。このとき、低電圧系回路部１２に
対する入力信号Ｐｉｎ，Ｐｉｎｘは、ハイレベル，ロウ
レベルとしてｎチャンネル形ＭＯＳＦＥＴ１７のゲート
端子にロウレベルすなわち０Ｖを印加するようにして行
なう。
【００３２】これにより、ＭＯＳＦＥＴ１７のゲート・
ソース間には相対的に５０Ｖの電圧を印加した状態とす
ることができる。また、このとき、低電圧系グランド端
子ＧＮＤＬは０Ｖに保持されているので、低電圧系回路
部１２の各回路素子には通常の動作レベル程度の電圧が
印加される状態となっており、高電圧系回路部１３の電
圧が作用することがないので、非破壊で確実にスクリー
ニング試験を行なうことができるようになる。また、集
積回路チップ上に形成される多数の駆動ユニット１１
は、それぞれが低電圧系グランド端子ＧＮＤＬ間、高電
圧系グランド端子ＧＮＤＨ間が共通に接続されているの
で、スクリーニング試験を行なう場合においては、同時
に行なうことができる。
ソース間には相対的に５０Ｖの電圧を印加した状態とす
ることができる。また、このとき、低電圧系グランド端
子ＧＮＤＬは０Ｖに保持されているので、低電圧系回路
部１２の各回路素子には通常の動作レベル程度の電圧が
印加される状態となっており、高電圧系回路部１３の電
圧が作用することがないので、非破壊で確実にスクリー
ニング試験を行なうことができるようになる。また、集
積回路チップ上に形成される多数の駆動ユニット１１
は、それぞれが低電圧系グランド端子ＧＮＤＬ間、高電
圧系グランド端子ＧＮＤＨ間が共通に接続されているの
で、スクリーニング試験を行なう場合においては、同時
に行なうことができる。
【００３３】このような本実施形態によれば、低電圧系
回路部１２と高電圧系回路部１３とをＳＯＩ構造を採用
した半導体基板２０上に絶縁分離した状態に形成し、そ
れぞれのグランド端子を低電圧系グランド端子ＧＮＤＬ
と高電圧系グランド端子ＧＮＤＨとに分けて外部端子に
導出する構成としたので、高電圧系回路部１３のｎチャ
ンネル形ＭＯＳＦＥＴ１７のゲートスクリーニング試験
で高電圧を印加する場合でも、低電圧系回路部１２の回
路素子に悪影響を与えることなく試験を実施することが
でき、しかも、使用する際には外部端子間で導通させる
ようにすることで、支障なく回路動作を行なわせること
ができるようになる。
回路部１２と高電圧系回路部１３とをＳＯＩ構造を採用
した半導体基板２０上に絶縁分離した状態に形成し、そ
れぞれのグランド端子を低電圧系グランド端子ＧＮＤＬ
と高電圧系グランド端子ＧＮＤＨとに分けて外部端子に
導出する構成としたので、高電圧系回路部１３のｎチャ
ンネル形ＭＯＳＦＥＴ１７のゲートスクリーニング試験
で高電圧を印加する場合でも、低電圧系回路部１２の回
路素子に悪影響を与えることなく試験を実施することが
でき、しかも、使用する際には外部端子間で導通させる
ようにすることで、支障なく回路動作を行なわせること
ができるようになる。
【００３４】本発明は、上記実施形態にのみ限定される
ものではなく、次のように変形また拡張できる。高電圧
系回路部１３の回路素子として、ＭＯＳＦＥＴを用いる
構成の場合について説明したが、バイポーラ形のトラン
ジスタやＩＧＢＴを用いる構成としても良い。
ものではなく、次のように変形また拡張できる。高電圧
系回路部１３の回路素子として、ＭＯＳＦＥＴを用いる
構成の場合について説明したが、バイポーラ形のトラン
ジスタやＩＧＢＴを用いる構成としても良い。
【００３５】ゲートスクリーニング試験は、低電圧系グ
ランド端子ＧＮＤＬを０Ｖとし、高電圧系グランド端子
ＧＮＤＨを−５０Ｖとして行なう場合について説明した
が、これに限らず、高電圧系グランド端子ＧＮＤＨの電
位を低電圧系グランド端子ＧＮＤＬに対して相対的に低
い電位に設定することで同様の作用効果を得ることがで
きる。
ランド端子ＧＮＤＬを０Ｖとし、高電圧系グランド端子
ＧＮＤＨを−５０Ｖとして行なう場合について説明した
が、これに限らず、高電圧系グランド端子ＧＮＤＨの電
位を低電圧系グランド端子ＧＮＤＬに対して相対的に低
い電位に設定することで同様の作用効果を得ることがで
きる。
【００３６】高電圧系回路部１３は、プッシュプル形の
回路に限らず、他の様々な回路に適用することができ、
低電圧系回路部の回路素子と電気的に接続された端子を
有する回路素子に対して高電圧系グランド端子ＧＮＤＨ
との間に高電圧を印加する試験を行なうもの全般に適用
することができる。
回路に限らず、他の様々な回路に適用することができ、
低電圧系回路部の回路素子と電気的に接続された端子を
有する回路素子に対して高電圧系グランド端子ＧＮＤＨ
との間に高電圧を印加する試験を行なうもの全般に適用
することができる。
【図１】本発明の一実施形態を示す駆動ユニット部分の
電気的構成図
電気的構成図
【図２】主要部を示す模式的断面図
【図３】スクリーニング試験における各端子の状態を示
す説明図
す説明図
【図４】従来例を示す図１相当図
１１は駆動ユニット、１２は低電圧系回路部、１３は高
電圧系回路部、１４，１５はバッファ回路、１６はｐチ
ャンネル形ＭＯＳＦＥＴ、１７はｎチャンネル形ＭＯＳ
ＦＥＴ、１８ａ〜１８ｃはバイアス抵抗、１９はｎチャ
ンネル形ＭＯＳＦＥＴ、２０は半導体基板、ＧＮＤＬは
低電圧系グランド端子、ＧＮＤＨは高電圧系グランド端
子、ＶＤＤＬは低電圧電源端子、ＶＤＤＨは高電圧電源
端子である。
電圧系回路部、１４，１５はバッファ回路、１６はｐチ
ャンネル形ＭＯＳＦＥＴ、１７はｎチャンネル形ＭＯＳ
ＦＥＴ、１８ａ〜１８ｃはバイアス抵抗、１９はｎチャ
ンネル形ＭＯＳＦＥＴ、２０は半導体基板、ＧＮＤＬは
低電圧系グランド端子、ＧＮＤＨは高電圧系グランド端
子、ＶＤＤＬは低電圧電源端子、ＶＤＤＨは高電圧電源
端子である。
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フロントページの続き
(56)参考文献 特開 平８−204130（ＪＰ，Ａ)
特開 平６−77314（ＪＰ，Ａ)
特開 平５−284024（ＪＰ，Ａ)
特開 昭64−81521（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/04
H01L 21/822
H01L 21/8234
H01L 27/088
H01L 29/786
Claims (3)
- 【請求項１】 半導体基板（２０）上に低電圧系回路部
（１２）と高電圧系回路部（１３）とを一体に有する構
成の半導体装置において、 前記半導体基板（２０）の端部に電気的接続可能に導出
される低電圧系回路部（１２）の低電圧系グランド端子
（ＧＮＤＬ）と、 前記半導体基板（２０）の端部に電気的接続可能に導出
される高電圧系回路部（１３）の高電圧系グランド端子
（ＧＮＤＨ）とをそれぞれ独立に備え、 前記高電圧系回路部（１３）の回路素子と前記高電圧系
グランド端子（ＧＮＤＨ）との間に高電圧を印加する耐
圧試験を行なう場合に、 前記高電圧系グランド端子（ＧＮＤＨ）には、前記低電
圧系グランド端子（ＧＮＤＬ）よりも負側の電圧を印加
することにより前記高電圧を印加することを特徴とする
半導体装置の試験方法。 - 【請求項２】 請求項１に記載の半導体装置の試験方法
において、 前記高電圧系回路部（１３）には、回路素子として高耐
圧のｎチャンネル形ＦＥＴ（１７）がソース接地により
用いられる構成とされていることを特徴とする半導体装
置の試験方法。 - 【請求項３】 請求項１または２に記載の半導体装置の
試験方法において、 前記半導体基板（２０）は、ＳＯＩ（Semiconductor On
Insulator）基板を用いる構成とされ、 前記低電圧系回路部（１２）および高電圧系回路部（１
３）はそれぞれ異なるＳＯＩ層に形成され、各ＳＯＩ層
の基板領域が独立に前記低電圧系グランド端子（ＧＮＤ
Ｌ）および高電圧系グランド端子（ＧＮＤＨ）として導
出された構成としたことを特徴とする半導体装置の試験
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11661199A JP3520804B2 (ja) | 1999-04-23 | 1999-04-23 | 半導体装置の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11661199A JP3520804B2 (ja) | 1999-04-23 | 1999-04-23 | 半導体装置の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000307068A JP2000307068A (ja) | 2000-11-02 |
| JP3520804B2 true JP3520804B2 (ja) | 2004-04-19 |
Family
ID=14691469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11661199A Expired - Fee Related JP3520804B2 (ja) | 1999-04-23 | 1999-04-23 | 半導体装置の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3520804B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4800605B2 (ja) * | 2004-11-15 | 2011-10-26 | Ｏｋｉセミコンダクタ株式会社 | 静電破壊保護回路 |
| JP5071652B2 (ja) * | 2007-11-02 | 2012-11-14 | セイコーエプソン株式会社 | 半導体装置 |
| JP6631114B2 (ja) | 2015-09-17 | 2020-01-15 | 富士電機株式会社 | 半導体装置及び半導体装置の計測方法 |
| US11852675B2 (en) | 2021-12-29 | 2023-12-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gallium nitride-based devices and methods of testing thereof |
-
1999
- 1999-04-23 JP JP11661199A patent/JP3520804B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000307068A (ja) | 2000-11-02 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040113 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040126 |
|
| LAPS | Cancellation because of no payment of annual fees |