CN1719607A - 静电放电防护装置 - Google Patents

Abstract

本发明提出一种静电放电防护装置，包含：一第一静电放电电流单元，连接于该内部电路的一端点与一高电压源之间；以及一第二静电放电电流单元，连接于该内部电路的该端点与一低电压源之间；其中，该第一静电放电电流单元以及该第二静电放电电流单元皆至少各包括并联的一第一子电流路径与一第二子电流路径，该第一子电流路径上连接有一MOS晶体管元件而该第二子电流路径上连接有一二极管元件。本发明的静电放电防护装置具有反应快速且具有耐受度高的特性，当有大量静电放电电流冲击时也不会损毁。此外，在该静电放电防护装置的结构中，利用一MOS晶体管的布局面积，同时形成一二极管与一MOS晶体管并联的结构，可以节省元件布局的面积。

Description

静电放电防护装置

技术领域

本发明涉及一种静电放电(Electrostatic Discharge，ESD)防护装置，特别涉及利用低温多晶硅元件所制成的静电放电防护装置。

背景技术

一般来说，以低温多晶硅制程所完成的薄膜晶体管相较于传统非晶硅的薄膜晶体管，其具有较高的迁移率(Mobility)、较低的阈值电压(ThresholdVoltage)，因此适合将复杂的电路制作于玻璃基板上。然而，在低温多晶硅薄膜晶体管显示面板的制作过程中，不可避免地会产生大量的静电电荷，而大量的静电电荷累积，有可能会因放电而产生大电流，进而击穿内部电路中的晶体管而导致实质的破坏。

为了防止静电电荷放电时破坏内部电路中的晶体管，一般会在内部电路的周围设计静电放电防护装置。在大量累积的静电电荷冲击到内部电路之前，静电放电防护装置即可以实时地将静电电荷传导开，进而防止内部电路受到损坏。

请参照图1，其为公知手段中以二极管结构所形成的静电放电防护装置。在内部电路10的一个端点至输入/输出接线垫(Input/Output Pad，I/O Pad)12之间串接一电阻)，而在接近内部电路10端点位置，连接二个二极管20、30分别至高电压源Vdd以及低电压源Vss。其中，第一二极管20的P型端连接至内部电路10的端点，而N型端连接至高电压源Vdd；而第二二极管30的N型端连接至内部电路10的端点，而P型端连接至低电压源Vs)。因此，当静电电荷冲击至输入/输出接线垫12时，静电放电电流(ESD Current)会经由第一二极管20或者第二二极管30传导至高电压源Vdd或者低电压源Vss，以防止内部电路10的损坏。

由于图1所示的静电放电装置是由二极管所组成，因此具有二极管的特性。其优点为反应迅速，而耐受度于正向偏压(PD mode、NS mode)时较高，但在受到反向静电电流冲击时(ND mode、PS mode)，较一般金属氧化物半导体(MOS)晶体管容易损坏。也就是说，以二极管作为静电放电防护装置，当相对于低电压源Vss的正电静电电荷冲击输入/输出接线垫12时(PSmode)，二极管的反应将会较慢且耐受度也低，因此静电放电电流将有可能冲击内部电路而导致内部电路损毁。上述PD mode是指正极到高电压源Vdd、NS mode是指负极到低电压源Vss、ND mode是指负极到高电压源Vdd、PSmode是指正极到低电压源Vss，电流方向请参见图1中的箭头所示。

请参照图2，其为公知在多晶硅制程中以MOS结构所形成的静电放电防护装置。在内部电路40的一个端点至输入/输出接线垫(Input/Output Pad，I/OPad)42之间串接电阻R1与R2，而在接近内部电路40处电阻R1与R2之间的节点a位置，分别连接一个P型多晶硅晶体管50至高电压源Vdd以及连接一N型多晶硅晶体管60至低电压源Vss。其中，P型多晶硅晶体管50的栅极(Gate)与源极(Source)之间以一电阻R3相互连接且源极连接至高电压源Vdd，而漏极(Drain)则连接至节点a位置。N型多晶硅晶体管60的栅极(Gate)与源极(Source)之间以一电阻R4相互连接且源极连接至低电压源Vss，而漏极(Drain)与节点a位置之间连接一电阻R5。

根据上述静电放电装置，当静电电荷冲击至输入/输出接线垫42时，静电放电电流(ESD Current)会经P型晶体管50或者N型晶体管60传导至高电压源Vdd或者低电压源Vss，用以防止内部电路40的损坏。

由于图2所示的静电放电装置是由MOS晶体管所组成，因此具有MOS晶体管的特性。其优点为在PS mode与ND mode时耐受度佳，但是其反应却不够迅速且可靠性也较差。也就是说，以MOS晶体管作为静电放电防护装置，在PS mode与ND mode其可以忍受较大的静电放电电流，但是在NSmode时，其N型MOS晶体管元件遭受到静电放电的冲击后，往往会有内伤。然而，当静电电荷冲击输入/输出接线垫42时，由于MOS晶体管的反应速度也不够快，所以可能会有部分静电放电电流流至内部电路40，进而伤害内部电路40。因此，在如此的设计下，静电放电的导通速度是不够的，所以必须加上电阻R1、R2及R5来减缓静电放电冲击内部电路40的速度，使N型MOS晶体管元件及P型MOS晶体管元件有足够的时间导通，但电路加上电阻R1、R2及R5之后，会大大地增加布局(layout)的面积，却又达不到很好的保护效果。

发明内容

本发明的目的是提出一种低温多晶硅的静电放电防护装置。当静电电荷冲击时，例如在PS mode与ND mode、NS mode与PD mode，静电放电防护装置具有快速反应导通的特性，此设计可以降低受保护电路因静电放电所产生的损伤。

因此，本发明提出一种低温多晶硅的静电放电防护装置，用以保护一内部电路，包括：第一静电放电电流单元连接于内部电路的端点与高电压源之间；以及，第二静电放电电流单元连接于内部电路的端点与低电压源之间；其中，第一静电放电电流单元以及第二静电放电电流单元皆至少各包括并联的第一子电流路径与第二子电流路径，该第一子电流路径上连接有一MOS晶体管元件而该第二子电流路径上连接有一二极管元件。此两子电流路径分别针对正静电电荷及负电静电电荷所设计的电流路径。

根据本发明上述构想，其中该MOS晶体管元件包含一栅极、一源极及一漏极，且该栅极连接至该源极，进而以该漏极与该源极为两端点连接于该第一子电流路径上。

根据本发明上述构想，其中该MOS晶体管为一低温多晶硅MOS晶体管。

根据本发明上述构想，其中该MOS晶体管元件的该栅极是通过一电阻电连接至该源极。

根据本发明上述构想，其中该MOS晶体管元件与该二极管元件共同形成于一集成电路构造中。

根据本发明上述构想，其中该MOS晶体管的集成电路构造，包括：一第一N型掺杂区域；一第二N型掺杂区域；一P型掺杂区域位于该第一N型掺杂区域中；以及一无掺杂区域位于该第一N型掺杂区域与该第二N型掺杂区域之间；其中，该第一N型掺杂区域上所覆盖的一导电层可形成一源极、该无掺杂区域上所覆盖的一导电层可形成一栅极、以及该第二N型掺杂区域上所覆盖的一导电层可形成一漏极，而该源极与该漏极之间也可由该P型掺杂区域、该无掺杂区域、以及该第二N型掺杂区域形成该二极管元件。

根据本发明上述构想，其中该MOS晶体管的布局面积包括：一第一P型掺杂区域；一第二P型掺杂区域；一N型掺杂区域位于该第一P型掺杂区域中；以及一无掺杂区域位于该第一P型掺杂区域与该第二P型掺杂区域之间；其中，该第一P型掺杂区域上所覆盖的一导电层可形成一源极、该无掺杂区域上所覆盖的一导电层可形成一栅极、以及该第二P型掺杂区域上所覆盖的一导电层可形成一漏极，而该源极与该漏极之间也可由该N型掺杂区域、该无掺杂区域、以及该第二P型掺杂区域形成该二极管元件。

此外，本发明提出一种低温多晶硅的静电放电防护装置，用以保护内部电路，包括：第一MOS晶体管布局面积中并联的第一MOS晶体管与第一二极管；以及第二MOS晶体管布局面积中并联的一第二MOS晶体管与第二二极管；其中，该第一MOS晶体管与该第二MOS晶体管皆分别具有一栅极、一源极及一漏极且该栅极皆连接至该源极，进而以该漏极与该源极为两端点分别并接于相对应的该第一二极管与该第二二极管上，且该第一MOS晶体管的两端点分别连接于内部电路的端点与第一电压源之间，第二MOS晶体管的两端点分别连接于内部电路的端点与第二电压源之间。

根据本发明的上述构想，其中该第一MOS晶体管为一P型多晶硅晶体管。

根据本发明的上述构想，其中该第一电压源为一高电压源。

根据本发明的上述构想，其中该第一MOS晶体管布局面积，包括：一第一P型掺杂区域；一第二P型掺杂区域；一N型掺杂区域位于该第一P型掺杂区域中；以及一无掺杂区域位于该第一P型掺杂区域与该第二P型掺杂区域之间；其中，该第一P型掺杂区域上所覆盖的一导电层可形成该源极、该无掺杂区域上所覆盖的一导电层可形成该栅极、以及该第二P型掺杂区域上所覆盖的一导电层可形成该漏极，而该源极与该漏极之间也可由该N型掺杂区域、该无掺杂区域、以及该第二P型掺杂区域形成该第一二极管。

根据本发明的上述构想，其中该第一MOS晶体管为一N型多晶硅晶体管。

根据本发明的上述构想，其中该第一电压源为一低电压源。

根据本发明的上述构想，其中该第一MOS晶体管布局面积，包括：一第一N型掺杂区域；一第二N型掺杂区域；一P型掺杂区域位于该第一N型掺杂区域中；以及一无掺杂区域位于该第一N型掺杂区域与该第二N型掺杂区域之间；其中，该第一N型掺杂区域上所覆盖的一导电层可形成该源极、该无掺杂区域上所覆盖的一导电层可形成该栅极、以及该第二N型掺杂区域上所覆盖的一导电层可形成该漏极，而该源极与该漏极之间也可由该P型掺杂区域、该无掺杂区域、以及该第二N型掺杂区域形成该第二二极管。

另外，本发明提出一种MOS晶体管布局面积中的并联的P型MOS晶体管与二极管结构，包括：第一P型掺杂区域；第二P型掺杂区域；N型掺杂区域位于第一P型掺杂区域中；以及，无掺杂区域位于第一P型掺杂区域与第二P型掺杂区域之间；其中，第一P型掺杂区域上所覆盖的导电层可形成源极、无掺杂区域上所覆盖的导电层可形成栅极、以及第二P型掺杂区域上所覆盖的导电层可形成漏极，而源极与漏极之间也可由N型掺杂区域、无掺杂区域以及第二P型掺杂区域来形成该二极管结构。

另外，本发明提出一种MOS晶体管布局面积中的并联的N型MOS晶体管与二极管结构，包括：第一N型掺杂区域；第二N型掺杂区域；P型掺杂区域位于第一N型掺杂区域中；以及，无掺杂区域位于第一N型掺杂区域与第二N型掺杂区域之间；其中，第一N型掺杂区域上所覆盖的导电层可形成源极、无掺杂区域上所覆盖的导电层可形成栅极、以及第二N型掺杂区域上所覆盖的导电层可形成漏极，而源极与漏极之间也可由P型掺杂区域、无掺杂区域以及第二N型掺杂区域来形成二极管结构。

本发明的静电放电防护装置当收到静电放电冲击时，具有反应快速且具有耐受度高的特性，当有大量静电放电电流冲击时该静电放电防护装置也不会损毁。此外，在静电放电防护装置的架构中，利用一MOS晶体管的布局面积，同时形成一二极管与一MOS晶体管并联之架构，可以节省组件布局之而积。

附图说明

图1为公知技术中，用二极管结构所形成的静电放电防护装置；

图2为由MOS晶体管所组成的静电放电装置；

图3(a)及3(b)为本发明在多晶硅制程中的静电放电防护装置；以及

图4(a)、4(b)、4(c)与4(d)为本发明静电放电防护装置中MOS晶体管与二极管并联的布局结构示意图。

其中，附图标记说明如下：

10    内部电路                  12   输入/输出接线垫

20    第一二极管                30   第二二极管

40    内部电路                  42   输入/输出接线垫

50    P型晶体管                 60   N型晶体管

140   内部电路                  142  输入/输出接线垫

150   P型晶体管                 155  第一二极管

160   N型晶体管                 165  第二二极管

200   N形晶体管的布局面积       210  N型区域(源极区域)

220   N型区域(漏极区域)         215  P型区域

230   无掺杂区域(栅极信道区域)

2151  P型分区

具体实施方式

请参照图3(a)，其所绘示为本发明在低温多晶硅薄膜晶体管所构成的面板上所发展出来的静电放电防护装置的第一较佳实施例。在内部电路140的一个端点至输入/输出接线垫(Input/Output Pad，I/O Pad)142之间串接电阻R6与R7，而在接近内部电路140处电阻R6与R7之间的节点b位置，连接一个P型多晶硅晶体管150、一第一二极管155、一N型多晶硅晶体管160、与一第二二极管165至高电压源Vdd以及低电压源Vss。其中，P型多晶硅晶体管150的源极(Source)与漏极(Drain)与第一二极管155的N极端与P极端相互连接成并联结构。而P型多晶硅晶体管150的栅极(Gate)与源极(Source)之间以一电阻R8相互连接且源极连接至高电压源Vdd，而漏极(Drain)则连接至节点b位置。N型多晶硅晶体管160的源极(Source)和漏极(Drain)与第二二极管165的P极端和N极端相互连接成并联结构。而N型多晶硅晶体管160的栅极(Gate)与源极(Source)之间以一电阻R9相互连接且源极连接至低电压源Vss，而漏极与节点b位置之间连接一电阻R10。

根据上述静电放电装置。当静电电荷冲击至输入/输出接线垫142时，静电放电电流(ESD Current)会被传导至高电压源Vdd或者低电压源Vss，用以防止内部电路140的损坏。

此外，由于MOS晶体管与二极管并联，因此，在负的静电放电电流(NDmode的静电放电)冲击的初期，由于二极管反应迅速，在MOS晶体管尚未完全开启之前，二极管会负担静电放电电流传导的工作。当静电放电电流很大时，MOS晶体管会开启，也可提供一电流路径用以分担部分静电放电电流传导的工作。因此，本发明的静电放电防护装置不仅具有二极管反应快速的优点，还可以提高在相同面积下静电放电的耐受度，因此可以完全隔离静电电荷对于内部电路140的威胁。

再请参见图3(b)，其所示为本发明在低温多晶硅薄膜晶体管所构成的面板上所发展出来的的静电放电防护装置的第二较佳实施例。其与第一较佳实施例的不同处在于将电阻R6与电阻R10省略，如此将可有效缩减所需的布局面积而节省空间，且具有更好的的静电放电功能，主要是因为MOS晶体管与二极管并联所构成的静电放电元件的耐受度高。

另外，为了防止MOS晶体管与二极管并联造成多晶硅制程中电路元件面积过大的问题，本发明提出用于静电放电防护装置中MOS晶体管与二极管并联的电路布局结构。

请参照图4(a)与图4(b)，其所示为本发明静电放电防护装置中N型MOS晶体管与二极管并联的电路布局实施例结构示意图。在图4(a)中，以一般制作N型MOS晶体管的布局面积200形成二个N型区域210、220作为源极(Source)区域以漏极(Drain)区域，并在二个N型区域210、220之间的无掺杂区域(Intrinsic)230形成一栅极信道区域，上述无掺杂区域(Intrinsic)230也可以是P型轻掺杂区域，且此区域的上方可形成有栅极导体构造(本图未示出)。

接着，如图4(b)所示，在N型MOS晶体管的源极区域之中，掺杂一P型区域215。之后在与源极区域210、漏极区域220以与门极区域230形成接触(Contact)，以分别连接至相关电路上。而在源极区、漏极、以与栅极区域形成的同时，由于源极区域210的部分区域为一P型区域215(如图，但不限定其位置是否在中央)，而使一二极管构造与一N型MOS晶体管完成并联，进而完成如图所示的三端(X、Y、Z)电路元件。

而在上述实施例中，于N型MOS晶体管形成的同时，在源极与漏极之间并联了一二极管构造。此二极管具有一P型区域215(连接至MOS晶体管的源极端)，一无掺杂区域230，与一N型区域220(连接至MOS晶体管的漏极端)。

再请参见图4(c)，其为本发明所发展出来的另一布局实施例示意图，其主要是将P型区域分散成多个P型分区2151。

而在上述实施例中，于N型MOS晶体管形成的同时，在源极与漏极之间并联了多个二极管构造。此等二极管各自具有一P型分区2151(连接至MOS晶体管的源极端)，一无掺杂区域230，与一N型区域220(连接至MOS晶体管的漏极端)。

同理，P型晶体管与二极管并联的结构也可根据N型MOS晶体管与二极管并联的方式来完成。即将原本N型MOS晶体管中的N型部分更换成P型，而原本P型部分更换成N型即可进而完成如图所示的三端(X、Y、Z)电路元件(参见图4(d))。如此一来，便可以用低温多晶硅互补MOS制程(LTPSCMOS)完成如图3(a)和图3(b)所示的本发明较佳实施例电路。而且在不需用到额外的掩模的状况下，仅需将MOS晶体管单边结构改为二种掺杂物质，使得在一个MOS晶体管的布局面积之中寄生形成一二极管，并提供一静电放电电流路径。如此，可使此元件可耐受更高的静电放电的电流冲击。

因此，本发明的优点为提出一种低温多晶硅的静电放电防护装置。当静电电荷冲击时，静电放电防护装置具有反应快速的特性外，并具有较高的静电放电耐受度。

因此，本发明的优点为提出一种低温多晶硅的静电放电防护装置。利用一MOS晶体管的面积，同时形成一二极管与一MOS晶体管并联的结构，用以节省元件布局的面积。当然，本发明所揭示的静电放电防护装置也可广泛应用于其它半导体集成电路上。

综上所述，虽然本发明已以较佳实例揭示于上，但其并非用以限定本发明，任何熟悉本领域的普通技术人员，在不脱离本发明的精神和范围内，可做各种更动与润饰，因此本发明的保护范围当视权利要求所界定为准。

Claims (16)

1.一种静电放电防护装置，用以保护一内部电路，其包含：

一第一静电放电电流单元，连接于该内部电路的一端点与一高电压源之间；以及

一第二静电放电电流单元，连接于该内部电路的该端点与一低电压源之间；

其中，该第一静电放电电流单元以及该第二静电放电电流单元皆至少各包括并联的一第一子电流路径与一第二子电流路径，该第一子电流路径上连接有一MOS晶体管元件而该第二子电流路径上连接有一二极管元件。

2.如权利要求1所述的静电放电防护装置，其特征在于该MOS晶体管元件包含一栅极、一源极及一漏极，且该栅极连接至该源极，进而以该漏极与该源极为两端点连接于该第一子电流路径上。

3.如权利要求2所述的静电放电防护装置，其特征在于该MOS晶体管为一低温多晶硅MOS晶体管。

4.如权利要求2所述的静电放电防护装置，其特征在于该MOS晶体管元件的该栅极是通过一电阻电连接至该源极。

5.如权利要求1所述的静电放电防护装置，其特征在于该MOS晶体管元件与该二极管元件共同形成于一集成电路构造中。

6.如权利要求5所述的静电放电防护装置，其特征在于该MOS晶体管的集成电路构造，包括：

一第一N型掺杂区域；

一第二N型掺杂区域；

一P型掺杂区域位于该第一N型掺杂区域中；以及

一无掺杂区域位于该第一N型掺杂区域与该第二N型掺杂区域之间；

其中，该第一N型掺杂区域上所覆盖的一导电层形成一源极、该无掺杂区域上所覆盖的一导电层形成一栅极、以及该第二N型掺杂区域上所覆盖的一导电层形成一漏极，而该源极与该漏极之间由该P型掺杂区域、该无掺杂区域、以及该第二N型掺杂区域形成该二极管元件。

7.如权利要求5所述的静电放电防护装置，其特征在于该MOS晶体管的布局面积包括：

一第一P型掺杂区域；

一第二P型掺杂区域；

一N型掺杂区域位于该第一P型掺杂区域中；以及

一无掺杂区域位于该第一P型掺杂区域与该第二P型掺杂区域之间；

其中，该第一P型掺杂区域上所覆盖的一导电层形成一源极、该无掺杂区域上所覆盖的一导电层形成一栅极、以及该第二P型掺杂区域上所覆盖的一导电层形成一漏极，而该源极与该漏极之间由该N型掺杂区域、该无掺杂区域、以及该第二P型掺杂区域形成该二极管元件。

8.一种静电放电防护装置，用以保护一内部电路，包括：

一第一MOS晶体管布局面积中并联的一第一MOS晶体管与一第一二极管；以及

一第二MOS晶体管布局面积中并联的一第二MOS晶体管与一第二二极管；

其中，该第一MOS晶体管与该第二MOS晶体管皆分别具有一栅极、一源极及一漏极且该栅极皆连接至该源极，进而以该漏极与该源极为两端点分别并接于相对应的该第一二极管与该第二二极管上，且该第一MOS晶体管的两端点分别连接于该内部电路的一端点与一第一电压源之间，该第二MOS晶体管的两端点分别连接于该内部电路的该端点与一第二电压源之间。

9.如权利要求8所述的静电放电防护装置，其特征在于该第一MOS晶体管为一P型多晶硅晶体管。

10.如权利要求9所述的静电放电防护装置，其特征在于该第一电压源为一高电压源。

11.如权利要求9所述的静电放电防护装置，其特征在于该第一MOS晶体管布局面积，包括：

一第一P型掺杂区域；

一第二P型掺杂区域；

一N型掺杂区域位于该第一P型掺杂区域中；以及

一无掺杂区域位于该第一P型掺杂区域与该第二P型掺杂区域之间；

其中，该第一P型掺杂区域上所覆盖的一导电层形成该源极、该无掺杂区域上所覆盖的一导电层形成该栅极、以及该第二P型掺杂区域上所覆盖的一导电层形成该漏极，而该源极与该漏极之间由该N型掺杂区域、该无掺杂区域、以及该第二P型掺杂区域形成该第一二极管。

12.如权利要求8所述的静电放电防护装置，其特征在于该第一MOS晶体管为一N型多晶硅晶体管。

13.如权利要求12所述的静电放电防护装置，其特征在于该第一电压源为一低电压源。

14.如权利要求13所述的静电放电防护装置，其特征在于该第一MOS晶体管布局面积，包括：

一第一N型掺杂区域；

一第二N型掺杂区域；

一P型掺杂区域位于该第一N型掺杂区域中；以及

一无掺杂区域位于该第一N型掺杂区域与该第二N型掺杂区域之间；

其中，该第一N型掺杂区域上所覆盖的一导电层形成该源极、该无掺杂区域上所覆盖的一导电层形成该栅极、以及该第二N型掺杂区域上所覆盖的一导电层形成该漏极，而该源极与该漏极之间由该P型掺杂区域、该无掺杂区域、以及该第二N型掺杂区域形成该第二二极管。

15.一种MOS晶体管布局面积中的并联的一P型MOS晶体管与一二极管结构，包括：

一第一P型掺杂区域；

一第二P型掺杂区域；

一N型掺杂区域位于该第一P型掺杂区域中；以及

一无掺杂区域位于该第一P型掺杂区域与该第二P型掺杂区域之间；

其中，该第一P型掺杂区域上所覆盖的一导电层形成一源极、该无掺杂区域上所覆盖的一导电层形成一栅极、以及该第二P型掺杂区域上所覆盖的一导电层形成一漏极，而该源极与该漏极之间由该N型掺杂区域、该无掺杂区域、以及该第二P型掺杂区域形成该二极管。

16.一种MOS晶体管布局面积中的并联的一N型MOS晶体管与一二极管结构，包括：

一第一N型掺杂区域；

一第二N型掺杂区域；

一P型掺杂区域位于该第一N型掺杂区域中；以及

一无掺杂区域位于该第一N型掺杂区域与该第二N型掺杂区域之间；

其中，该第一N型掺杂区域上所覆盖的一导电层形成一源极、该无掺杂区域上所覆盖的一导电层形成一栅极、以及该第二N型掺杂区域上所覆盖的一导电层形成一漏极，而该源极与该漏极之间由该P型掺杂区域、该无掺杂区域、以及该第二N型掺杂区域形成该二极管。

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