CN106601733A - 射频地和模拟地之间具有静电释放防护功能的电路及封装结构 - Google Patents

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Abstract

本发明公开了一种射频地和模拟地之间具有静电释放防护功能的电路及封装结构，该电路包含：第一二极管、第二二极管和焊盘；第一二极管负极和第二二极管正极连接于模拟地，且第一二极管正极和第二二极管负极连接于焊盘；焊盘还连接于射频地。本发明射频地和模拟地之间具有静电释放防护功能的电路及封装结构，不需要在封装基板上进行连线来实现不改变ESD保护电路本身寄生参数、不改变射频电路匹配特性、保持射频地和模拟地之间有效隔离、不牺牲ESD保护电路抗静电能力，简化了射频混合系统的ESD保护电路设计。

Description

射频地和模拟地之间具有静电释放防护功能的电路及封装 结构
技术领域
本发明涉及应用于射频混合IC领域的ESD保护电路结构，特别涉及一种射频地和模拟地之间具有静电释放防护功能的电路及封装结构。
背景技术
ESD即Electro-Static Discharge，译为静电释放。ESD是20世纪中期以来形成的以研究静电的产生和衰减、静电放电模型、静电放电效应和电磁效应(如电磁干扰)等的科学。近年来微电子技术的快速发展和广泛应用及电磁环境越来越复杂,对静电放电的电磁场效应如电磁干扰(EMI)及电磁兼容性(EMC)问题越来越重视。静电放电：具有不同静电电位的物体互相靠近或直接接触引起的电荷转移。静电荷在自然界中时刻都存在，当两个具有不同静电电位的物体互相靠近或者直接接触时，两个物体之间会发生静电荷的转移，形成电流，这个过程就是静电放电（ESD，Electro-Static discharge）过程。ESD持续时间很短，典型数量级从10ns到100ns；放电电流大，变化范围从1安培到几十安培。在集成电路（IC）的整个生命周期中，从制造、封装、运输、装配甚至在完成的IC产品中，都时刻面临着静电放电的冲击，ESD是所有IC失效中最为普遍的因素，若不采取措施，ESD将对集成电路或者电子产品造成严重损坏。ESD也会导致电子设备严重地损坏或操作失常。因此静电防护也成为电子产品质量控制的一项重要内容。就半导体行业而言，也在想办法严防和抑制ESD对产品和设备的破坏。
工业界进行ESD防护通常采用两种措施：一是防止ESD事件的产生。即在IC产品的制造、生产、运输、测试、使用等任何作业过程中，确保正确的操作和接地，也就是说从源头上防止ESD事件的发生；另一方面是采用ESD保护电路。在IC的端口（包括电源和地端口、信号输入输出端口等）增加适当的保护电路，当IC遭受ESD冲击时，能够安全泄放静电，保护IC组件不受ESD损坏。然而由于ESD事件的不确定性和不可避免性，很难完全避免ESD事件的发生，因此有效的ESD保护电路必不可少。从这个角度来说，ESD保护电路对IC来说显得尤为重要。
保护电路的工作原理是：当ESD事件来临时，ESD保护电路能够及时开启，泄放ESD大电流，并且将电压钳位在较低的水平，从而避免核心电路受到大电流或者高电压的影响而失效；而当核心电路处在正常工作状态时，ESD保护电路对核心电路不会产生任何影响，ESD保护电路的寄生参数对核心电路不会造成干扰，不影响核心电路的性能特性。因此发展射频IC ESD保护电路需要从抗静电能力和不影响射频核心电路性能两个方面来衡量ESD保护电路的质量。ESD保护电路，在射频（RF）甚至更高频率时，其寄生参数（电容和电感）已经明显影响到RF电路的性能，比如影响RF电路的阻抗匹配，导致RFIC性能包括增益、反射系数、线性度、功率、以及噪声系数等参数恶化。因此，在设计RF-ESD保护电路时，在考虑本身的ESD防护能力外，更重要的是需要确保ESD保护电路具有良好的射频性能。
现有的射频混合集成电路系统输入、输出端口ESD保护的解决方案是：在射频和模拟及数字端口分别设计ESD保护电路。射频端口的ESD保护电路充分考虑本身寄生参数与封装键合线（bonding wire）的寄生电感串联等影响因素。模拟和数字端口的ESD保护电路则侧重于电路本身的静电泄放能力和低频下的寄生参数的影响。在射频混合IC系统中，严格意义上来说射频模块和模拟及数字模块必须分别单独接地线，以防止信号的相互干扰，而影响系统性能。
射频混合IC既要把高频模块和低频模块分别接地，又要保证高频地和低频地之间的联通性以确保每一个端口都有ESD保护电路的泄放回路，一个解决方案是：射频地和模拟数字地之间串联两个首尾相连的二极管结构。射频混合IC正常工作时，射频地和模拟数字地之间有隔离干扰的作用，静电泄放时，两个地之间有通畅的泄放通道。但同时对射频地来说由于串联了二极管结构而引入了寄生参数，需要重新进行阻抗匹配，造成困扰。
在射频混合芯片中，在设计射频地和模拟地时，为了防止射频信号好模拟信号之间的互相干扰，常规上采用对不同功能模块进行隔离以及分开接地的办法。具体到芯片的ESD保护和进行芯片接地处理的方法上，在射频混合芯片在封装时，如图1把射频地RFGN和模拟地AGND分别通过键合线连接到封装引出脚进行封装的方法。此方法是目标芯片进行封装时，将芯片模拟地AGND通过键合线A引出到预定的封装脚位2，而将芯片的射频地RFGN也通过键合线B引出到预定的另外一个封装脚位5，从而保持模拟地AGND和射频地RFGN不在同一个引出封装脚位，防止它们之间的相互干扰。此方法的缺点是射频地RFGN和模拟地AGND脚之间存在ESD问题。
如图2所示，在图1的基础上，增加了基板（laminate）的设计。此方法的前提假设：跟封装引脚2连在一起的基板上的GND，在芯片应用时通过封装引脚2并最终连接到了的物理地为绝对的地电位。图2增加基板设计，先将目标芯片贴在基板（laminate）上，而基板在贴装芯片的一面，表面覆满了金属（一般采用覆铜的工艺），这片金属称为基板地。将目标芯片的模拟地AGND通过键合线C引出到基板地上合适的位置，而将芯片的射频地RFGN通过键合线D引到同一片基板地。而基板地则通过键合线E引出到某一个预定的封装脚位2，实现模拟地AGND和射频RFGN的联通。图2区别于图1的模拟地AGND和射频地RFGN不联通，将模拟地AGND和射频地RFGN之间进行连接而解决两个地之间的ESD问题。此办法的缺点是需要进行额外的基板设计，不利于降低封测成本。
针对图2中ESD封装方案的不足，诉求于通过简单易行的方案解决射频混合芯片模拟地和射频地的ESD问题。如图3所示，为目标芯片内部模拟地AGND和射频地RFGN连接方法：该方法是在射频混合芯片内部将模拟地线和射频地线之间通过版图的金属连线方式串联一对二极管或者二极管连接方式的MOS管或者具有PN结结构的器件，该对二极管的P型端和N型端采用首尾相连的方式进行连接。这样，在电特性上将模拟地AGND和射频地RFGN在芯片内部进行了连接，封装时模拟地AGND和射频地RFGN分别通过键合线F和G引到预定的封装引脚2位和5位，不需要考虑模拟地AGND和射频地RFGN之间未联通而导致的ESD问题，省略基板设计，方便进行简单快速封装。但此方法的缺点同样显而易见，由于射频引脚的阻抗匹配（一般匹配50Ω阻抗线）对射频损耗，功率输出，增益，带宽等有广泛影响，而二极管在射频下等效为阻抗和容抗的模型，因此在射频GND处引入一对首尾相连的二极管结构会导致此端口的阻抗失配，不得不重新评估并进行射频端口的阻抗匹配设计，增加了设计的复杂性。
发明内容
本发明的目的是提供一种射频地和模拟地之间具有静电释放防护功能的电路及封装结构，不需要在封装基板上进行连线来实现不改变ESD保护电路本身寄生参数、不改变射频电路匹配特性、保持射频地和模拟（数字）地之间有效隔离、不牺牲ESD保护电路抗静电能力，简化了射频混合系统的ESD保护电路设计。
为了实现以上目的，本发明是通过以下技术方案实现的：
一种射频地和模拟地之间具有静电释放防护功能的电路，其特点是，包含：第一二极管、第二二极管和焊盘；
所述的第一二极管负极和第二二极管正极连接于模拟地，且所述的第一二极管正极和第二二极管负极连接于焊盘；
所述的焊盘还连接于射频地。
所述的第一二极管和第二二极管分别替换为二极管连接方式的第一MOS管和第二MOS管，所述的第一MOS管源极连接于第二MOS管漏极，所述的第一MOS管漏极连接于第二MOS管源极。
所述的第一二极管和第二二极管分别替换为第一具有PN结结构的器件和第二具有PN结结构的器件，所述的第一具有PN结结构的器件的P区连接于第二具有PN结结构的N区，所述的第一具有PN结结构的器件的N区连接于第二具有PN结结构的P区。
该电路还包含：第一电感，其连接于模拟地；第二、三电感，所述的第二电感一端连接于焊盘，另一端连接于所述的第三电感的一端，所述的第三电感的另一端连接于射频地。
一种射频地和模拟地之间具有静电释放防护功能的封装结构，其特点是，包含：
上述的射频地和模拟地之间具有静电释放防护功能的电路；
所述的模拟地通过键合线连接于第一封装引脚；
所述的焊盘和射频地通过键合线分别连接于第二封装引脚。
本发明与现有技术相比，具有以下优点：
本发明不需要在封装基板上进行连线来实现不改变ESD保护电路本身寄生参数、不改变射频电路匹配特性、保持射频地和模拟（数字）地之间有效隔离、不牺牲ESD保护电路抗静电能力，简化了射频混合系统的ESD保护电路设计。
附图说明
图1为现有技术中射频地和模拟地的封装邦线示意图；
图2为现有技术中射频地和模拟地之间实现ESD防护功能的封装示意图；
图3为通过芯片内部实现射频地和模拟地之间ESD防护功能的封装结构示意图；
图4为射频地和模拟地之间具有静电释放防护功能的电路的电路图；
图5为射频地和模拟地之间具有静电释放防护功能的封装结构的示意图；
图6A、6B为本发明的芯片内部实现的射频地和模拟地连接结构的二极管变化形式示意图。
具体实施方式
以下结合附图，通过详细说明一个较佳的具体实施例，对本发明做进一步阐述。
如图4所示，一种射频地和模拟地之间具有静电释放防护功能的电路，包含：第一二极管D1、第二二极管D2和焊盘PAD；所述的第一二极管D1负极和第二二极管D2正极连接于模拟地AGND，且所述的第一二极管D1正极和第二二极管D2负极连接于焊盘PAD；所述的焊盘PAD还连接于射频地RFGN。
如图6A、6B所示，作为二极管变化，所述的第一二极管和第二二极管分别替换为二极管连接方式的第一MOS管和第二MOS管，所述的第一MOS管源极连接于第二MOS管漏极，所述的第一MOS管漏极连接于第二MOS管源极。所述的第一二极管和第二二极管分别替换为第一具有PN结结构的器件和第二具有PN结结构的器件，所述的第一具有PN结结构的器件的P区连接于第二具有PN结结构的N区，所述的第一具有PN结结构的器件的N区连接于第二具有PN结结构的P区。
在具体实施例中，上述的射频地和模拟地之间具有静电释放防护功能的电路，将三段键合线的等效电感（L1、L2、L3），即还包含：第一电感L1，其连接于模拟地；第二、三电感，所述的第二电感L2一端连接于焊盘，另一端连接于所述的第三电感L3的一端，所述的第三电感的另一端连接于射频地。
如图5所示，其中模拟地AGND通过键合线H引出到封装引脚2，焊盘PAD和射频地RFGN通过键合线I和J引出到封装引脚5。模拟地AGND和焊盘PAD之间串联两首尾相连的二极管结构，实现了射频地与模拟之间联通构成ESD泄放通路。焊盘PAD和射频地RFGN通过键合线J连接到同一个封装引脚5位，实现物理上的联通。这样，从ESD泄放通路来看，射频地RFGN和模拟地AGND之间也就实现了联通，在不需要进行基板设计的情况下，解决了RFGN和AGND之间的ESD保护。而RFGN端口的射频阻抗匹配也由于其直接通过键合线到地，而规避了图3中出现复杂的射频阻抗匹配的重新设计问题。
综上所述，本发明一种射频地和模拟地之间具有静电释放防护功能的电路及封装结构，不需要在封装基板上进行连线来实现不改变ESD保护电路本身寄生参数、不改变射频电路匹配特性、保持射频地和模拟（数字）地之间有效隔离、不牺牲ESD保护电路抗静电能力，简化了射频混合系统的ESD保护电路设计。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (5)

1.一种射频地和模拟地之间具有静电释放防护功能的电路，其特征在于，包含：第一二极管、第二二极管和焊盘；
所述的第一二极管负极和第二二极管正极连接于模拟地，且所述的第一二极管正极和第二二极管负极连接于焊盘；
所述的焊盘还连接于射频地。
2.如权利要求1所述的射频地和模拟地之间具有静电释放防护功能的电路，其特征在于，所述的第一二极管和第二二极管分别替换为二极管连接方式的第一MOS管和第二MOS管，所述的第一MOS管源极连接于第二MOS管漏极，所述的第一MOS管漏极连接于第二MOS管源极。
3.如权利要求1所述的射频地和模拟地之间具有静电释放防护功能的电路，其特征在于，所述的第一二极管和第二二极管分别替换为第一具有PN结结构的器件和第二具有PN结结构的器件，所述的第一具有PN结结构的器件的P区连接于第二具有PN结结构的N区，所述的第一具有PN结结构的器件的N区连接于第二具有PN结结构的P区。
4.如权利要求1所述的射频地和模拟地之间具有静电释放防护功能的电路，其特征在于，还包含：第一电感，其连接于模拟地；第二、三电感，所述的第二电感一端连接于焊盘，另一端连接于所述的第三电感的一端，所述的第三电感的另一端连接于射频地。
5.一种射频地和模拟地之间具有静电释放防护功能的封装结构，其特征在于，包含：
如权利要求1-3任一项所述的射频地和模拟地之间具有静电释放防护功能的电路；
所述的模拟地通过键合线连接于第一封装引脚；
所述的焊盘和射频地通过键合线分别连接于第二封装引脚。
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