CN107293538B - 暂态电压抑制集成电路 - Google Patents

暂态电压抑制集成电路 Download PDF

Info

Publication number
CN107293538B
CN107293538B CN201610454117.6A CN201610454117A CN107293538B CN 107293538 B CN107293538 B CN 107293538B CN 201610454117 A CN201610454117 A CN 201610454117A CN 107293538 B CN107293538 B CN 107293538B
Authority
CN
China
Prior art keywords
transient voltage
input
inhibits
crystal grain
output terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610454117.6A
Other languages
English (en)
Other versions
CN107293538A (zh
Inventor
陈志豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yuanxin Semiconductor Co ltd
Original Assignee
UPI Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by UPI Semiconductor Corp filed Critical UPI Semiconductor Corp
Publication of CN107293538A publication Critical patent/CN107293538A/zh
Application granted granted Critical
Publication of CN107293538B publication Critical patent/CN107293538B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/005—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection avoiding undesired transient conditions
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60L—PROPULSION OF ELECTRICALLY-PROPELLED VEHICLES; SUPPLYING ELECTRIC POWER FOR AUXILIARY EQUIPMENT OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRODYNAMIC BRAKE SYSTEMS FOR VEHICLES IN GENERAL; MAGNETIC SUSPENSION OR LEVITATION FOR VEHICLES; MONITORING OPERATING VARIABLES OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRIC SAFETY DEVICES FOR ELECTRICALLY-PROPELLED VEHICLES
    • B60L3/00—Electric devices on electrically-propelled vehicles for safety purposes; Monitoring operating variables, e.g. speed, deceleration or energy consumption
    • B60L3/04—Cutting off the power supply under fault conditions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H1/00—Details of emergency protective circuit arrangements
    • H02H1/0007—Details of emergency protective circuit arrangements concerning the detecting means
    • H02H1/0015—Using arc detectors
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H1/00—Details of emergency protective circuit arrangements
    • H02H1/04—Arrangements for preventing response to transient abnormal conditions, e.g. to lightning or to short duration over voltage or oscillations; Damping the influence of dc component by short circuits in ac networks
    • H02H1/043—Arrangements for preventing response to transient abnormal conditions, e.g. to lightning or to short duration over voltage or oscillations; Damping the influence of dc component by short circuits in ac networks to inrush currents
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
    • H02H3/26—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to difference between voltages or between currents; responsive to phase angle between voltages or between currents
    • H02H3/32—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to difference between voltages or between currents; responsive to phase angle between voltages or between currents involving comparison of the voltage or current values at corresponding points in different conductors of a single system, e.g. of currents in go and return conductors
    • H02H3/33—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to difference between voltages or between currents; responsive to phase angle between voltages or between currents involving comparison of the voltage or current values at corresponding points in different conductors of a single system, e.g. of currents in go and return conductors using summation current transformers
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Elimination Of Static Electricity (AREA)

Abstract

本发明提供一种暂态电压抑制集成电路，包括输入输出引脚、接地引脚、基板、第一暂态电压抑制晶粒以及第二暂态电压抑制晶粒。基板提供共同总线。第一暂态电压抑制晶粒配置在基板上，且包括第一输入输出端与第一参考接地端。第二暂态电压抑制晶粒配置在基板上，且包括第二输入输出端与第二参考接地端。第二参考接地端通过共同总线电性连接至第一参考接地端，第一输入输出端连接输入输出引脚，第二输入输出端连接接地引脚。

Description

暂态电压抑制集成电路
技术领域
本发明涉及一种暂态电压抑制集成电路，尤其涉及一种可分散静电放电能量的暂态电压抑制集成电路。
背景技术
在现有的集成电路技术中，利用暂态电压抑制器(transient voltagesuppressor，TVS)来提供静电放电电流的路径，并藉以保护集成电路不因静电放电现象而损毁是常见的作法。在已知技术领域中，暂态电压抑制器提供串接在电源端以及接地端间的二极管串与齐纳二极管(Zener diode)来配合，并藉此产生电流路径以执行静电放电保护的动作。然而，当暂态电压抑制器上的输入输出端上存在静电放电电压时，所有的静电放电能量全由单一暂态电压抑制器承受。如此一来，暂态电压抑制器能提供的静电放电保护能力将会受到限制。
发明内容
本发明提供一种暂态电压抑制集成电路，可有效增加静电放电保护的能力。
本发明提供一种暂态电压抑制集成电路，其包括输入输出引脚、接地引脚、基板、第一暂态电压抑制晶粒以及第二暂态电压抑制晶粒。基板提供共同总线。第一暂态电压抑制晶粒配置在基板上，且包括第一输入输出端与第一参考接地端。第二暂态电压抑制晶粒配置在基板上，且包括第二输入输出端与第二参考接地端。第二参考接地端通过共同总线电性连接至第一参考接地端，第一输入输出端连接输入输出引脚，第二输入输出端连接接地引脚。
在本发明的一实施例中，上述的第一暂态电压抑制晶粒包括二极管串以及齐纳二极管，连接于电源端以及第一参考接地端间。二极管串包括第一输入输出端。齐纳二极管的阳极连接至第一参考接地端，阴极连接至电源端。
在本发明的一实施例中，上述的二极管串包括第一沟道二极管以及第二沟道二极管。第一沟道二极管的阴极连接至电源端，其阳极连接至第一输入输出端。第二沟道二极管的阴极连接至第一沟道二极管的阳极，其阳极连接至第一参考接地端。
在本发明的一实施例中，上述的第二暂态电压抑制晶粒包括二极管串以及齐纳二极管。二极管串连接于电源端以及第二参考接地端间，二极管串包括第二输入输出端。齐纳二极管的阳极连接至第二参考接地端，其阴极连接至电源端。
在本发明的一实施例中，上述的二极管串包括第一沟道二极管以及第二沟道二极管。第一沟道二极管的阴极连接至电源端，其阳极连接至第二输入输出端。第二沟道二极管的阴极连接至第一沟道二极管的阳极，其阴极连接至第二参考接地端。
在本发明的一实施例中，上述的第二暂态电压抑制晶粒与第一暂态电压抑制晶粒为相同构造。
在本发明的一实施例中，上述的暂态电压抑制晶粒的基底与基板电性隔离。
在本发明的一实施例中，上述的第二暂态电压抑制晶粒更具有一电源端，其中电源端与共同总线电性连接。
在本发明的一实施例中，当上述的第一暂态电压抑制晶粒的数量为多个时，第二暂态电压抑制晶粒配置于暂态电压抑制晶粒的几何中心。
本发明提供另一种暂态电压抑制集成电路，其包括至少一输入输出引脚、接地引脚、基板、至少一第一暂态电压抑制晶粒以及第二暂态电压抑制晶粒。基板提供共同总线。第一暂态电压抑制晶粒配置在基板上，包括第一输入输出端与第一参考接地端。第二暂态电压抑制晶粒配置在基板上，包括第二输入输出端与第二参考接地端。第二参考接地端通过共同总线电性连接至第一参考接地端，第一输入输出端连接输入输出引脚其中之一，第二输入输出端连接接地引脚。当静电放电电压存在于输入输出引脚的其中一个时，电流路径经由与输入输出引脚连接的第一输入输出端、第一参考接地端、共同总线、第二参考接地端、第二输入输出端至接地引脚。
基于上述，本发明提供暂态电压抑制集成电路，以在静电放电现象发生时，通过第一暂态电压抑制晶粒以及第二暂态电压抑制晶粒提供的电流路径来执行静电放电的电流宣泄动作。如此一来，静电放电的能量可由多个晶粒来共同分担，可有效提升暂态电压抑制集成电路的静电放电保护的能力。
本发明的基板可为半导体基板、陶瓷基板、印刷电路板、导线架或其他任何已知基板，并于其上布置共同总线。此外，本发明实施例利用基板做为共同总线(例如：导线架)，可使暂态电压抑制集成电路具有较佳散热效果。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1示出本发明的暂态电压抑制集成电路的等效电路及静电放电动作示意图。
图2A示出本发明一实施例的多沟道暂态电压抑制集成电路的示意图。
图2B及图2C示出本发明一实施例的多沟道暂态电压抑制集成电路的等效电路及静电放电动作示意图。
图3A及图3B示出本发明另一实施例的多沟道暂态电压抑制集成电路的等效电路及静电放电动作示意图。
图4及图5分别示出本发明不同实施例的多沟道暂态电压抑制集成电路的晶粒配置方式的示意图。
附图标记：
100、200、300、400、500：暂态电压抑制集成电路
101、SUB：基板
11、12、110、120、130、310、320、330、401～404、501～503、410、510：暂态电压抑制晶粒
RGND1～RGND3：参考接地端
IO1～IO8：输入输出端
OIO1～OIO8：输入输出引脚
BWIR1～BWIR5：封装导线
AIO1：输入输出端
GPAD：接地引脚
ZD1～ZD3：齐纳二极管
PWR1～PWR3：电源端
DU1、DD1、DU2、DD2、DU11、DD11、DUR1、DDR1：沟道二极管
GBUS、GBUS1、GBUS2：总线
CDP1～CDP6：电流路径
具体实施方式
请参照图1，图1示出本发明的暂态电压抑制集成电路的等效电路及静电放电动作示意图。暂态电压抑制集成电路100包括基板SUB、输入输出引脚OIO1～OIO4、接地引脚GPAD以及暂态电压抑制晶粒11、12。基板SUB提供共同总线GBUS，暂态电压抑制晶粒11、12配置在基板SUB上，且第一暂态电压抑制晶粒11包括由沟道二极管DU1以及DD1串接形成的二极管串，第二暂态电压抑制晶粒12则包括由沟道二极管DU2以及DD2串接形成的二极管串。在本实施例中，沟道二极管DU1的阴极连接至电源端PWR1，沟道二极管DU1的阳极连接至沟道二极管DD1的阴极并形成输入输出端IO1。沟道二极管DD1的阳极则连接至参考接地端RGND1。此外，沟道二极管DU2的阴极连接至电源端PWR2，沟道二极管DU1的阳极连接至沟道二极管DD2的阴极并形成输入输出端IO2。沟道二极管DD2的阳极则连接至参考接地端RGND2。
暂态电压抑制晶粒11、12并分别包括齐纳二极管ZD1及ZD2。齐纳二极管ZD1的阴极连接至电源端PWR1，其阳极连接至参考接地端RGND1，齐纳二极管ZD2的阴极连接至电源端PWR2，其阳极连接至参考接地端RGND2。
此外，输入输出端IO1可通过封装导线电性连接至输入输出引脚OIO1～OIO4的其中之一。
上述第一暂态电压抑制晶粒11的参考接地端RGND1通过封装导线BWIR1电性连接至共同总线GBUS，其中共同总线GBUS可以为具导电性的基板SUB(例如：导线架)或配置在基板SUB上的导线(或导电层)。当共同总线GBUS为具导电性的基板SUB时，参考接地端RGND1通过封装导线BWIR1直接电性连接至基板SUB。第二暂态电压抑制晶粒12的参考接地端RGND2也通过封装导线BWIR2电性连接至共同总线GBUS1，并与参考接地端RGND1电性连接。第二暂态电压抑制晶粒12的输入输出端IO2则通过封装导线BWIR3电性连接至暂态电压抑制集成电路100的接地引脚GPAD，并可通过接地引脚GPAD连接至接地电压。
当静电放电现象发生，例如在输入输出端IO1发生正向(大于0伏特)的静电放电电压时，沟道二极管DU1、齐纳二极管ZD1以及沟道二极管DD2对应静电放电电压被导通，电流路径CDP1对应被形成并使静电放电电流可以由输入输出端IO1依序通过沟道二极管DU1、齐纳二极管ZD1、共同总线GBUS、沟道二极管DD2以及输入输出端IO2顺利地被宣泄至接地引脚GPAD。
在另一方面，当静电放电现象发生时，在输入输出端IO1发生负向(小于0伏特)的静电放电电压，沟道二极管DU2、齐纳二极管ZD2以及沟道二极管DD1对应静电放电电压被导通，电流路径CDP2对应被形成并使静电放电电流可以由输入输出端IO2依序经由沟道二极管DU2、齐纳二极管ZD2、共同总线GBUS以及沟道二极管DD1顺利地被宣泄至输入输出端IO1。
由上述说明可知，当静电放电现象发生时，本发明实施例的暂态电压抑制集成电路100利用暂态电压抑制晶粒11、12共同承担静电放电能量。也就是说，本发明实施例通过共同总线来使得多个暂态电压抑制晶粒承担静电放电能量，并可有效提升所能提供的静电放电保护的能力。
上述实施例中，暂态电压抑制晶粒11、12可以是具有完全相同电路结构的晶粒，如此一来，本发明实施例可通过一种基本的暂态电压抑制组件，藉由封装手段来产生不同的沟道，如此，可以不需制作额外的新光罩、也不需生产新的晶圆的条件下，就可有效达到以多晶粒承受静电放电能量的功效。
特别值得一提的，本发明实施例中可直接由具导电性的基板SUB(例如：导线架)来提供共同总线GBUS，可使暂态电压抑制集成电路100在静电放电电流宣泄的过程中，还可具有较佳散热效果。
请参照图2A，图2A示出本发明一实施例的多沟道暂态电压抑制集成电路的示意图。与图1实施例不同的是，图2A实施例的暂态电压抑制晶粒为多沟道暂态电压抑制晶粒，并且具有额外的第一暂态电压抑制晶粒120，用以提供更多的输入输出端。
多沟道暂态电压抑制集成电路200包括基板101、暂态电压抑制晶粒110、120、130。暂态电压抑制晶粒110、120以及130分别配置于基板101不同位置上，且暂态电压抑制晶粒110、120、130与基板101的接触面间可具有介电层(未示出)，以使暂态电压抑制晶粒110、120、130的基底与基板101电性隔离。
第一暂态电压抑制晶粒110、120分别具有多个输入输出端IO1～IO4、IO5～IO8以及参考接地端RGND1、RGND3。在本实施例中，参考接地端RGND1以及RGND3可分别通过封装导线BWIR1以及BWIR3电性连接至基板101，而基板101可提供一总线使参考接地端RGND1以及RGND3相互连接。
此外，多个输入输出端IO1～IO8可通过多个封装导线分别电性连接至多沟道暂态电压抑制集成电路200的多个输入输出引脚OIO1～OIO8。
第二暂态电压抑制晶粒130具有一个(或一个以上)的输入输出端AIO1以及参考接地端RGND2。第二暂态电压抑制晶粒130的参考接地端RGND2可通过基板101电性连接至参考接地端RGND1。在本实施例中，第二暂态电压抑制晶粒130的参考接地端RGND2可通过封装导线BWIR2电性连接至基板101所提供的总线，并通过这个总线与参考接地端RGND1与RGND3电性连接。并且，第二暂态电压抑制晶粒130的输入输出端AIO1可通过封装导线BWIR4连接至接地引脚GPAD，并通过接地引脚GPAD接收接地电压。
当静电放电现象发生时，静电放电电流可以自输入输出引脚OIO1～OIO8进入第一暂态电压抑制晶粒110(或120)。经由基板101所提供的总线，静电放电电流可进一步的通过第二暂态电压抑制晶粒130宣泄至接地引脚GPAD(接地电压)，以达到静电放电保护的效果。
为更仔细得知本发明实施例的动作细节，以下请参照图2B以及图2C示出的暂态电压抑制集成电路的等效电路及静电放电动作示意图。
在图2B中，第一暂态电压抑制晶粒110包括多个二极管串以及齐纳二极管ZD1，并具有电源端PWR1、参考接地端RGND1以及多个输入输出端IO1～IO4。二极管串相互并联连接，并连接在电源端PWR1以及参考接地端RGND1间，齐纳二极管ZD1同样连接在电源端PWR1以及参考接地端RGND1间，并且，齐纳二极管ZD1的阳极连接至参考接地端RGND1而齐纳二极管ZD1的阴极连接至电源端PWR1。以由沟道二极管DU11以及DD11所形成的二极管串为范例，沟道二极管DU11的阴极连接至电源端PWR1而其阳极形成输入输出端IO2并连接至沟道二极管DD11的阴极。另外，沟道二极管DD11的阳极则连接至参考接地端RGND1。
第一暂态电压抑制晶粒120包括多个二极管串以及齐纳二极管ZD2，并具有电源端PWR3、参考接地端RGND3以及多个输入输出端IO5～IO8。第一暂态电压抑制晶粒120与第一暂态电压抑制晶粒110可具有相同的电路架构，在此处不多赘述。
在另一方面，第二暂态电压抑制晶粒130包括多个并联连接于电源端PWR2以及参考接地端RGND2的二极管串以及齐纳二极管ZD3。此外，由沟道二极管DUR1以及DDR1所形成的二极管串中，沟道二极管DUR1的阴极连接至电源端PWR2，其阳极形成输入输出端AIO1并连接至沟道二极管DDR1的阴极。另外，沟道二极管DDR1的阳极则连接至参考接地端RGND2。
第一暂态电压抑制晶粒110、120以及第二暂态电压抑制晶粒130分别具有参考接地端RGND1-RGND3，分别通过封装导线BWIR2、BWIR2及BWIR3电性连接至基板所提供的共同总线GBUS。另外，第二暂态电压抑制晶粒130上的输入输出端AIO1则通过封装导线BWIR4电性连接至接地引脚GPAD。
图2B为正向的静电放电动作示意图，当大于接地电压(例如0伏特)的静电放电电压存在于一连接输入输出端IO2上的输入输出引脚(未示出)时，由于第一暂态电压抑制晶粒110通过共同总线GBUS连接第二暂态电压抑制晶粒130。形成电流路径CDP3经由输入输出端IO2、参考接地端RGND1、共同总线GBUS、参考接地端RGND2至输入输出端AIO1，并延伸至接地引脚GPAD，以将静电放电电流至接地电压。
图2C为负向的静电放电动作示意图，在当小于接地电压(例如0伏特)的静电放电电压存在于例如与输入输出端IO7连接的输入输出引脚(未示出)时，形成电流路径CDP4通过第二暂态电压抑制晶粒130、共同总线GBUS及第一暂态电压抑制晶粒120，以进行静电放电电流的宣泄动作，达到以多晶粒承载静电放电能量的功效。
在本实施例中，第一暂态电压抑制晶粒110、120以及第二暂态电压抑制晶粒130都可以利用相同电路架构的晶粒来实施。而关于第二暂态电压抑制晶粒130的实施方式中，仅需选择第二暂态电压抑制晶粒130中的一个或多个输入输出端为输入输出端，并将被选中的输入输出端通过封装导线电性连接至基板所提供的共同总线GBUS上即可。
图3A及图3B示出本发明另一实施例的多沟道暂态电压抑制集成电路的等效电路及静电放电动作示意图。与前述实施例不同的是，第二暂态电压抑制晶粒330的电源端PWR2通过封装导线BWIR5电性连接至基板所提供的共同总线GBUS上。此结构除了具有前述实施例的功效外，更可降低负向静电放电时，电流路径的导通电压，进而提升静电放电保护的效果。
图3A为正向的静电放电动作示意图，当大于接地电压(例如0伏特)的静电放电电压存在于与输入输出端IO2连接的输入输出引脚上(未示出)时，其电流路径CDP5与图2B的实施例相同，在此不多赘述。
图3B为负向的静电放电动作示意图，当小于接地电压(例如0伏特)的静电放电电压存在于与输入输出端IO7连接的输入输出引脚(未示出)时，产生电流路径CDP6通过两个晶粒，达到以多晶粒承载静电放电能量的功效。由于第二暂态电压抑制晶粒330的电源端PWR2电性连接至共同总线GBUS上，电流路径CDP6仅通过沟道二极管DUR1与DD21，并避过齐纳二极管ZD3，降低了电流路径CDP6上电流路径的导通电压，进而提升静电放电保护的效果。
以下请参照图4及图5，图4及图5分别示出本发明不同实施例的暂态电压抑制集成电路的晶粒配置方式的示意图。本发明实施例中，第一暂态电压抑制晶粒与第二暂态电压抑制晶粒的配置方式，可依据图2实施例的方式，将第二暂态电压抑制晶粒130配置在第一暂态电压抑制晶粒110及120的中间。通过这样的配置方式，可以使发生在输入输出端上的静电放电电压所产生的电流路径长度均匀化，而不会因为一个或部分的输入输出端所产生的电流路径的长度过长而降低静电放电保护的等级。除图2的配置方式外，本发明实施例的暂态电压抑制集成电路上的晶粒还有多种不同的配置方式。
请先参照图4，图4中的暂态电压抑制集成电路400具有第一暂态电压抑制晶粒401-404以及第二暂态电压抑制晶粒410。第一暂态电压抑制晶粒401-404分别具有参考接地端RGND1、RGND3、RGND4以及RGND5，第二暂态电压抑制晶粒410则具有参考接地端RGND2。参考接地端RGND1、RGND3分别通过不同的封装导线电性连接至基板所提供的共同总线GBUS1，而参考接地端RGND4、RGND5分别通过不同的封装导线电性连接至基板所提供的共同总线GBUS2，而参考接地端RGND2则可通过多个封装导线电性连接至共同总线GBUS1及GBUS2。共同总线GBUS1及GBUS2是电性相连的。在图4中，第二暂态电压抑制晶粒410可配置在邻近于第一暂态电压抑制晶粒401-404的几何中心的位置或直接配置在第一暂态电压抑制晶粒401-404的几何中心的位置上。并藉此均匀化发生在第一暂态电压抑制晶粒401-404上的输入输出端上的静电放电电压产生的电流路径长度。
接着请参照图5，在图5中，暂态电压抑制集成电路500具有第一暂态电压抑制晶粒501-503以及第二暂态电压抑制晶粒510。第一暂态电压抑制晶粒501-503以三角形的方式进行配置，而第二暂态电压抑制晶粒510则邻近于第一暂态电压抑制晶粒501-503的几何中心来进行配置，并使静电放电电压在第一暂态电压抑制晶粒501-503上的多个输入输出端所产生的电流路径的长度可以均匀化。
附带一提的，本发明实施例中的第一暂态电压抑制晶粒以及第二暂态电压抑制晶粒的数量并没有固定的限制，设计者可以依据实际的需求来设置不同数量的第一暂态电压抑制晶粒以及第二暂态电压抑制晶粒，并依据基板的形状、基板所提供的外引脚的位置来针对第一暂态电压抑制晶粒以及第二暂态电压抑制晶粒进行不同位置配置。
综上所述，本发明在暂态电压抑制集成电路中提供一个或多个的第二暂态电压抑制晶粒，以分担第一暂态电压抑制晶粒所承载静电放电现象产生的能量，有效提升暂态电压抑制集成电路所能提供的静电放电保护的等级。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的改动与润饰，故本发明的保护范围当视所附权利要求界定范围为准。

Claims (10)

1.一种暂态电压抑制集成电路，其特征在于，包括：
输入输出引脚；
接地引脚；
基板，提供共同总线；
第一暂态电压抑制晶粒，配置在所述基板上，且包括第一输入输出端与第一参考接地端；以及
第二暂态电压抑制晶粒，配置在所述基板上，且包括第二输入输出端与第二参考接地端；
其中，所述第二参考接地端通过所述共同总线电性连接至所述第一参考接地端，所述第一输入输出端连接所述输入输出引脚，所述第二输入输出端连接所述接地引脚，
其中，在所述第一输入输出端发生一静电放电电压时通过所述第二输入输出端进行放电，并且在所述第二输入输出端发生所述静电放电电压时通过所述第一输入输出端进行放电。
2.根据权利要求1所述的暂态电压抑制集成电路，其特征在于，所述第一暂态电压抑制晶粒包括：
二极管串，连接于电源端以及所述第一参考接地端间，所述二极管串包括所述第一输入输出端；以及
齐纳二极管，其阳极连接至所述第一参考接地端，其阴极连接至所述电源端。
3.根据权利要求2所述的暂态电压抑制集成电路，其特征在于，所述二极管串包括：
第一沟道二极管，其阴极连接至所述电源端，其阳极连接至所述第一输入输出端；以及
第二沟道二极管，其阴极连接至所述第一沟道二极管的阳极，其阳极连接至所述第一参考接地端。
4.根据权利要求1所述的暂态电压抑制集成电路，其特征在于，所述第二暂态电压抑制晶粒包括：
二极管串，连接于一电源端以及所述第二参考接地端间，所述二极管串包括所述第二输入输出端；以及
齐纳二极管，其阳极连接至所述第二参考接地端，其阴极连接至所述电源端。
5.根据权利要求4所述的暂态电压抑制集成电路，其特征在于，所述二极管串包括：
第一沟道二极管，其阴极连接至所述电源端，其阳极连接至所述第二输入输出端；以及
第二沟道二极管，其阴极连接至所述第一沟道二极管的阳极，其阴极连接至所述第二参考接地端。
6.根据权利要求1所述的暂态电压抑制集成电路，其特征在于，所述第二暂态电压抑制晶粒与所述第一暂态电压抑制晶粒为相同构造。
7.根据权利要求1所述的暂态电压抑制集成电路，其特征在于，所述第一暂态电压抑制晶粒和第二暂态电压抑制晶粒的基底与所述基板电性隔离。
8.根据权利要求1所述的暂态电压抑制集成电路，其特征在于，所述第二暂态电压抑制晶粒更具有一电源端，其中所述电源端与所述共同总线电性连接。
9.根据权利要求1所述的暂态电压抑制集成电路，其特征在于，当所述第一暂态电压抑制晶粒的数量为多个时，所述第二暂态电压抑制晶粒配置于多个所述第一暂态电压抑制晶粒的几何中心。
10.一种暂态电压抑制集成电路，其特征在于，包括：
至少一输入输出引脚；
接地引脚；
基板，以提供一共同总线；
至少一第一暂态电压抑制晶粒，配置在所述基板上，包括第一输入输出端与第一参考接地端；以及
第二暂态电压抑制晶粒，配置在所述基板上，包括第二输入输出端与第二参考接地端；
其中，所述第二参考接地端通过所述共同总线电性连接至所述第一参考接地端，所述第一输入输出端连接所述至少一输入输出引脚其中之一，所述第二输入输出端连接所述接地引脚，
其中，当静电放电电压存在于其中一个所述输入输出引脚时，电流路径经由与所述输入输出引脚连接的所述第一输入输出端、所述第一参考接地端、所述共同总线、所述第二参考接地端、所述第二输入输出端至所述接地引脚。
CN201610454117.6A 2016-04-11 2016-06-21 暂态电压抑制集成电路 Active CN107293538B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW105111171 2016-04-11
TW105111171A TWI658564B (zh) 2016-04-11 2016-04-11 暫態電壓抑制積體電路

Publications (2)

Publication Number Publication Date
CN107293538A CN107293538A (zh) 2017-10-24
CN107293538B true CN107293538B (zh) 2019-10-25

Family

ID=59998391

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610454117.6A Active CN107293538B (zh) 2016-04-11 2016-06-21 暂态电压抑制集成电路

Country Status (3)

Country Link
US (1) US10263417B2 (zh)
CN (1) CN107293538B (zh)
TW (1) TWI658564B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110875304B (zh) * 2018-08-31 2022-06-17 无锡华润上华科技有限公司 瞬态电压抑制器件及其制造方法
CN110875302B (zh) * 2018-08-31 2022-08-12 无锡华润上华科技有限公司 瞬态电压抑制器件及其制造方法
EP3844812B1 (en) * 2018-11-01 2024-01-03 Yangtze Memory Technologies Co., Ltd. Integrated circuit electrostatic discharge bus structure and related method
CN111446691B (zh) * 2019-01-17 2023-12-01 源芯半导体股份有限公司 暂态电压抑制元件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103000625A (zh) * 2011-09-08 2013-03-27 台湾积体电路制造股份有限公司 2．5d/3d集成电路系统的esd保护
CN103681630A (zh) * 2012-09-11 2014-03-26 美国亚德诺半导体公司 用于多芯片模块和系统级封装的过压保护

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060132996A1 (en) * 2004-12-17 2006-06-22 Poulton John W Low-capacitance electro-static discharge protection
US7842969B2 (en) * 2008-07-10 2010-11-30 Semiconductor Components Industries, Llc Low clamp voltage ESD device and method therefor
US8199447B2 (en) * 2010-01-04 2012-06-12 Semiconductor Components Industries, Llc Monolithic multi-channel ESD protection device
US20120033335A1 (en) * 2010-08-03 2012-02-09 Global Unichip Corporation ESD Protection Scheme for Integrated Circuit Having Multi-Power Domains
US8835976B2 (en) 2012-03-14 2014-09-16 General Electric Company Method and system for ultra miniaturized packages for transient voltage suppressors

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103000625A (zh) * 2011-09-08 2013-03-27 台湾积体电路制造股份有限公司 2．5d/3d集成电路系统的esd保护
CN103681630A (zh) * 2012-09-11 2014-03-26 美国亚德诺半导体公司 用于多芯片模块和系统级封装的过压保护

Also Published As

Publication number Publication date
US10263417B2 (en) 2019-04-16
CN107293538A (zh) 2017-10-24
TWI658564B (zh) 2019-05-01
US20170294775A1 (en) 2017-10-12
TW201737459A (zh) 2017-10-16

Similar Documents

Publication Publication Date Title
CN107293538B (zh) 暂态电压抑制集成电路
TWI680559B (zh) 通用序列匯流排c型負荷開關的靜電放電保護裝置
US20180090477A1 (en) Transient voltage suppressor and method for manufacturing the same
US11569222B2 (en) Low-voltage electrostatic discharge (ESD) protection circuit, integrated circuit and method for ESD protection thereof
KR20110076798A (ko) 전압 제한 역극성 직렬식 ｌｅｄ장치
CN103579225B (zh) 包括分布式二极管串的静电放电保护电路
CN107301991B (zh) 多信道瞬时电压抑制器
AU2013305063A1 (en) Method of and system for isolating LED luminaires from electrical surges
TWI580000B (zh) 靜電放電防護電路
US7285837B2 (en) Electrostatic discharge device integrated with pad
CN106783839B (zh) 具体用于防止过电压的电子设备
US9245988B2 (en) Electrostatic discharge protection device and electronic apparatus thereof
CN109698185B (zh) 集成电路的配电网络
TWI506908B (zh) 暫態電壓抑制器
US9633969B2 (en) Semiconductor device, semiconductor chip, and method of manufacturing semiconductor device
CN114747109B (zh) 一种esd保护电路
TWI683414B (zh) 改良式暫態電壓抑制裝置
CN102053216B (zh) 静电放电测试方法
US10192817B2 (en) Electrostatic discharge protection element
JP2008205346A (ja) 静電保護回路
WO2015124520A1 (en) Led circuit with surge protection
JP2010016263A (ja) 半導体装置
US9653451B2 (en) Semiconductor arrangement with protection circuit
TWI553821B (zh) 靜電放電防護結構
US11380631B2 (en) Lead frame for multi-chip modules with integrated surge protection

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20180720

Address after: Taiwan Hsinchu County China jhubei City, Taiwan 5 yuan a Street No. 9 Building 1

Applicant after: Upi Semiconductor Corp.

Address before: Hsinchu County, Taiwan, China

Applicant before: UBIQ Semiconductor Corp.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20210205

Address after: 3 / F, 5 / F, 197 Tai Po First Street, Tai Po Li, Zhunan Town, Miaoli County, Taiwan, China

Patentee after: Yuanxin Semiconductor Co.,Ltd.

Address before: 1 / F, 9 / F, No.5, Taiyuan 1st Street, Zhubei City, Hsinchu County, Taiwan, China

Patentee before: uPI Semiconductor Corp.

TR01 Transfer of patent right