JP2003100898A - 静電破壊保護素子 - Google Patents
静電破壊保護素子Info
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- JP2003100898A JP2003100898A JP2001295386A JP2001295386A JP2003100898A JP 2003100898 A JP2003100898 A JP 2003100898A JP 2001295386 A JP2001295386 A JP 2001295386A JP 2001295386 A JP2001295386 A JP 2001295386A JP 2003100898 A JP2003100898 A JP 2003100898A
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- source
- mos transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 従来の静電破壊保護素子では、入力端子の電
位が半導体集積回路装置内部より高い場合がある。この
場合には、入力端子から電源（ＶＣＣ）に順方向となる
ダイオードを用いた回路構成を取ることができず、２対
のＮＭＯＳトランジスタを用いている。この静電破壊保
護素子のチップパターンレイアウトは、ドレイン、ソー
ス、ゲートともに別々の２個のＮＭＯＳトランジスタを
配置するために、レイアウト上、素子間の距離等の制約
条件から、占有面積が大きくなり、チップサイズへの影
響を無視できなくなっていた。 【解決手段】 本発明は、素子分離を行う必要がなく、
２対のＮＭＯＳトランジスタ１０１、１０２を同一素子
領域に配置できるため、レイアウト上の制約を受けず、
静電破壊耐量を損なうことなしに、チップ占有面積の縮
小が可能になる。
位が半導体集積回路装置内部より高い場合がある。この
場合には、入力端子から電源（ＶＣＣ）に順方向となる
ダイオードを用いた回路構成を取ることができず、２対
のＮＭＯＳトランジスタを用いている。この静電破壊保
護素子のチップパターンレイアウトは、ドレイン、ソー
ス、ゲートともに別々の２個のＮＭＯＳトランジスタを
配置するために、レイアウト上、素子間の距離等の制約
条件から、占有面積が大きくなり、チップサイズへの影
響を無視できなくなっていた。 【解決手段】 本発明は、素子分離を行う必要がなく、
２対のＮＭＯＳトランジスタ１０１、１０２を同一素子
領域に配置できるため、レイアウト上の制約を受けず、
静電破壊耐量を損なうことなしに、チップ占有面積の縮
小が可能になる。
Description
【０００１】
【発明の属する技術分野】 本発明は、半導体集積回路
装置外部からのサージノイズによる静電破壊から半導体
集積回路装置を保護する静電破壊保護素子に関する。
装置外部からのサージノイズによる静電破壊から半導体
集積回路装置を保護する静電破壊保護素子に関する。
【０００２】
【従来の技術】 従来の半導体集積回路装置の静電破壊
保護素子を示す平面図を図４に示す。従来の静電破壊保
護素子は、ゲート端子（図示せず）をＧＮＤ（図示せ
ず）にバイアスしたＮＭＯＳトランジスタ１が入力端子
（図示せず）とＧＮＤ間に設けられており、同じくゲー
ト端子（図示せず）をＧＮＤにバイアスしたＮＭＯＳト
ランジスタ２が入力端子とＶＣＣ（図示せず）間に設け
られている。
保護素子を示す平面図を図４に示す。従来の静電破壊保
護素子は、ゲート端子（図示せず）をＧＮＤ（図示せ
ず）にバイアスしたＮＭＯＳトランジスタ１が入力端子
（図示せず）とＧＮＤ間に設けられており、同じくゲー
ト端子（図示せず）をＧＮＤにバイアスしたＮＭＯＳト
ランジスタ２が入力端子とＶＣＣ（図示せず）間に設け
られている。
【０００３】入力端子（図示せず）に接続されているＡ
ｌ配線１０は、ＮＭＯＳトランジスタ１のドレイン（図
示せず）に接続されるように設けられている。Ａｌ配線
１０とドレインとの接続はコンタクト４により接続され
ている。ＧＮＤ（図示せず）に接続されているＡｌ配線
９は、ＮＭＯＳトランジスタ１のソース（図示せず）に
接続されるように設けられている。Ａｌ配線９とソース
との接続はコンタクト３により接続されている。ＮＭＯ
Ｓトランジスタ１に近接するようにポリＳｉゲート電極
７が設けられており、ポリＳｉゲート電極７の一部は、
ＮＭＯＳトランジスタ１のドレインとソースの間まで延
在して設けられている。ＧＮＤ（図示せず）に接続され
ているＡｌ配線１３は、ポリＳｉゲート電極７に接続さ
れるように設けられている。Ａｌ配線１３とポリＳｉゲ
ート電極７との接続はコンタクト１４により接続されて
いる。
ｌ配線１０は、ＮＭＯＳトランジスタ１のドレイン（図
示せず）に接続されるように設けられている。Ａｌ配線
１０とドレインとの接続はコンタクト４により接続され
ている。ＧＮＤ（図示せず）に接続されているＡｌ配線
９は、ＮＭＯＳトランジスタ１のソース（図示せず）に
接続されるように設けられている。Ａｌ配線９とソース
との接続はコンタクト３により接続されている。ＮＭＯ
Ｓトランジスタ１に近接するようにポリＳｉゲート電極
７が設けられており、ポリＳｉゲート電極７の一部は、
ＮＭＯＳトランジスタ１のドレインとソースの間まで延
在して設けられている。ＧＮＤ（図示せず）に接続され
ているＡｌ配線１３は、ポリＳｉゲート電極７に接続さ
れるように設けられている。Ａｌ配線１３とポリＳｉゲ
ート電極７との接続はコンタクト１４により接続されて
いる。
【０００４】次に、入力端子（図示せず）に接続されて
いるＡｌ配線１１は、ＮＭＯＳトランジスタ２のドレイ
ン（図示せず）に接続されるように設けられている。Ａ
ｌ配線１１とドレインとの接続はコンタクト５により接
続されている。ＶＣＣ（図示せず）に接続されているＡ
ｌ配線１２は、ＮＭＯＳトランジスタ２のソース（図示
せず）に接続されるように設けられている。Ａｌ配線１
２とソースとの接続はコンタクト６により接続されてい
る。ＮＭＯＳトランジスタ２に近接するようにポリＳｉ
ゲート電極８が設けられており、ポリＳｉゲート電極８
の一部は、ＮＭＯＳトランジスタ２のドレインとソース
の間まで延在して設けられている。ＧＮＤ（図示せず）
に接続されているＡｌ配線１３は、ポリＳｉゲート電極
８に接続されるように設けられている。Ａｌ配線１３と
ポリＳｉゲート電極８との接続はコンタクト１５により
接続されている。
いるＡｌ配線１１は、ＮＭＯＳトランジスタ２のドレイ
ン（図示せず）に接続されるように設けられている。Ａ
ｌ配線１１とドレインとの接続はコンタクト５により接
続されている。ＶＣＣ（図示せず）に接続されているＡ
ｌ配線１２は、ＮＭＯＳトランジスタ２のソース（図示
せず）に接続されるように設けられている。Ａｌ配線１
２とソースとの接続はコンタクト６により接続されてい
る。ＮＭＯＳトランジスタ２に近接するようにポリＳｉ
ゲート電極８が設けられており、ポリＳｉゲート電極８
の一部は、ＮＭＯＳトランジスタ２のドレインとソース
の間まで延在して設けられている。ＧＮＤ（図示せず）
に接続されているＡｌ配線１３は、ポリＳｉゲート電極
８に接続されるように設けられている。Ａｌ配線１３と
ポリＳｉゲート電極８との接続はコンタクト１５により
接続されている。
【０００５】従来は、半導体集積回路装置外部からのサ
ージノイズによる静電破壊から集積回路部素子を保護す
るために、半導体集積回路外部と電気的に接続される入
力端子に保護素子を付加している。通常では入力端子に
印加されるサージノイズをバイパスするためにダイオー
ド等を付加していた。
ージノイズによる静電破壊から集積回路部素子を保護す
るために、半導体集積回路外部と電気的に接続される入
力端子に保護素子を付加している。通常では入力端子に
印加されるサージノイズをバイパスするためにダイオー
ド等を付加していた。
【０００６】ところで、マイコン製品とのインターフェ
ースで用いられる、入力パワーダウンプロテクション機
能をもつ半導体集積回路装置では、例えば入力端子が５
Ｖとなり、半導体集積回路装置内部の電源が３Ｖとなる
場合があり、入力端子が半導体集積回路装置内部より高
い場合がある。この場合、入力端子から電源（ＶＣＣ）
に順方向となるダイオードを用いた回路構成を取ること
ができないため、図４に示したとおり、静電破壊保護素
子としてＮＭＯＳトランジスタ１、２を用いることとな
る。この静電破壊保護素子のチップパターンレイアウト
は、入力端子付近にＮＭＯＳトランジスタ１、２が配置
されており、別々のウェル層（図示せず）に設けられる
ことになり、ドレイン、ソース、ゲートともに別々の２
対のＮチャネルトランジスタを配置することになるた
め、チップパターンレイアウト上、素子間の距離等の制
約条件から、占有面積が大きくなり、チップサイズへの
影響を無視できなくなっていた。
ースで用いられる、入力パワーダウンプロテクション機
能をもつ半導体集積回路装置では、例えば入力端子が５
Ｖとなり、半導体集積回路装置内部の電源が３Ｖとなる
場合があり、入力端子が半導体集積回路装置内部より高
い場合がある。この場合、入力端子から電源（ＶＣＣ）
に順方向となるダイオードを用いた回路構成を取ること
ができないため、図４に示したとおり、静電破壊保護素
子としてＮＭＯＳトランジスタ１、２を用いることとな
る。この静電破壊保護素子のチップパターンレイアウト
は、入力端子付近にＮＭＯＳトランジスタ１、２が配置
されており、別々のウェル層（図示せず）に設けられる
ことになり、ドレイン、ソース、ゲートともに別々の２
対のＮチャネルトランジスタを配置することになるた
め、チップパターンレイアウト上、素子間の距離等の制
約条件から、占有面積が大きくなり、チップサイズへの
影響を無視できなくなっていた。
【０００７】
【発明が解決しようとする課題】 従来の静電破壊保護
素子では、入力端子の電位が半導体集積回路装置内部よ
り高い場合がある。この場合には、入力端子から電源
（ＶＣＣ）に順方向となるダイオードを用いた回路構成
を取ることができず、２対のＮＭＯＳトランジスタを用
いている。この静電破壊保護素子のチップパターンレイ
アウトは、別々のウェル層に設けられ、ドレイン、ソー
ス、ゲートともに別々の２対のＮＭＯＳトランジスタを
配置するために、レイアウト上、素子間の距離等の制約
条件から、占有面積が大きくなり、チップサイズへの影
響を無視できなくなっていた。
素子では、入力端子の電位が半導体集積回路装置内部よ
り高い場合がある。この場合には、入力端子から電源
（ＶＣＣ）に順方向となるダイオードを用いた回路構成
を取ることができず、２対のＮＭＯＳトランジスタを用
いている。この静電破壊保護素子のチップパターンレイ
アウトは、別々のウェル層に設けられ、ドレイン、ソー
ス、ゲートともに別々の２対のＮＭＯＳトランジスタを
配置するために、レイアウト上、素子間の距離等の制約
条件から、占有面積が大きくなり、チップサイズへの影
響を無視できなくなっていた。
【０００８】本発明は、素子分離を行う必要がなく、２
対のＮＭＯＳトランジスタを同一素子領域に配置できる
ため、レイアウト上の制約を受けず、静電破壊耐量を損
なうことなしに、チップ占有面積の縮小が可能になる静
電破壊保護素子を提供する。
対のＮＭＯＳトランジスタを同一素子領域に配置できる
ため、レイアウト上の制約を受けず、静電破壊耐量を損
なうことなしに、チップ占有面積の縮小が可能になる静
電破壊保護素子を提供する。
【０００９】
【課題を解決するための手段】 ウェル層内に設けられ
る第１の第1導電型ＭＯＳトランジスタと、前記ウェル
層内に設けられ、前記第１の第1導電型ＭＯＳトランジ
スタとドレイン同士が接続される第２の第１導電型ＭＯ
Ｓトランジスタと、 前記第1の第1導電型ＭＯＳトラン
ジスタのドレイン及び前記第２の第1導電型ＭＯＳトラ
ンジスタのドレインに接続される入力端子と、前記第1
の第1導電型ＭＯＳトランジスタのソース、ゲート電
極、前記第２の第1導電型ＭＯＳトランジスタのゲート
電極及び前記ウェル層に接続される第1電源と、前記第
２の第１導電型ＭＯＳトランジスタのソースに接続され
る第２電源とを具備することを特徴とする。
る第１の第1導電型ＭＯＳトランジスタと、前記ウェル
層内に設けられ、前記第１の第1導電型ＭＯＳトランジ
スタとドレイン同士が接続される第２の第１導電型ＭＯ
Ｓトランジスタと、 前記第1の第1導電型ＭＯＳトラン
ジスタのドレイン及び前記第２の第1導電型ＭＯＳトラ
ンジスタのドレインに接続される入力端子と、前記第1
の第1導電型ＭＯＳトランジスタのソース、ゲート電
極、前記第２の第1導電型ＭＯＳトランジスタのゲート
電極及び前記ウェル層に接続される第1電源と、前記第
２の第１導電型ＭＯＳトランジスタのソースに接続され
る第２電源とを具備することを特徴とする。
【００１０】さらに、前記第1電源はＧＮＤであること
を特徴とする。
を特徴とする。
【００１１】さらに、前記第1の第1導電型ＭＯＳトラン
ジスタ及び前記第２の第1導電型ＭＯＳトランジスタの
導電型はＮ型とすることを特徴とする。
ジスタ及び前記第２の第1導電型ＭＯＳトランジスタの
導電型はＮ型とすることを特徴とする。
【００１２】
【発明の実施の形態】 以下、図面を参照し本発明の実
施例について説明する。 本発明の実施例に係る半導体
集積回路装置の静電破壊保護素子を示す平面図を図１に
示す。本発明においても、半導体集積回路装置外部から
のサージノイズによる静電破壊から集積回路部素子を保
護するために、半導体集積回路外部と電気的に接続され
る入力端子に保護素子を付加することとする。
施例について説明する。 本発明の実施例に係る半導体
集積回路装置の静電破壊保護素子を示す平面図を図１に
示す。本発明においても、半導体集積回路装置外部から
のサージノイズによる静電破壊から集積回路部素子を保
護するために、半導体集積回路外部と電気的に接続され
る入力端子に保護素子を付加することとする。
【００１３】本発明の実施例における静電破壊保護素子
は、２対のＮＭＯＳトランジスタ１、０１、１０２を同
一素子領域上に配置した状態で、ゲート端子（図示せ
ず）をＧＮＤ（図示せず）にバイアスしたＮＭＯＳトラ
ンジスタ１０１が入力端子（図示せず）とＧＮＤ間に設
けられており、同じくゲート端子（図示せず）をＧＮＤ
にバイアスしたＮＭＯＳトランジスタ１０２が入力端子
とＶＣＣ（図示せず）間に設けられている。
は、２対のＮＭＯＳトランジスタ１、０１、１０２を同
一素子領域上に配置した状態で、ゲート端子（図示せ
ず）をＧＮＤ（図示せず）にバイアスしたＮＭＯＳトラ
ンジスタ１０１が入力端子（図示せず）とＧＮＤ間に設
けられており、同じくゲート端子（図示せず）をＧＮＤ
にバイアスしたＮＭＯＳトランジスタ１０２が入力端子
とＶＣＣ（図示せず）間に設けられている。
【００１４】入力端子（図示せず）に接続されているＡ
ｌ配線１０９は、ＮＭＯＳトランジスタ１０１のドレイ
ン（図示せず）に接続されるように設けられている。Ａ
ｌ配線１０９とドレインとの接続はコンタクト１０４に
より接続されている。ＧＮＤ（図示せず）に接続されて
いるＡｌ配線１０８は、ＮＭＯＳトランジスタ１０１の
ソース（図示せず）に接続されるように設けられてい
る。Ａｌ配線１０８とソースとの接続はコンタクト１０
３により接続されている。ＮＭＯＳトランジスタ１０１
に近接するようにポリＳｉゲート電極１０６が設けられ
ており、ポリＳｉゲート電極１０６の一部は、ＮＭＯＳ
トランジスタ１０１のドレインとソースの間まで延在し
て設けられている。ＧＮＤ（図示せず）に接続されてい
るＡｌ配線１１１は、ポリＳｉゲート電極１０６に接続
されるように設けられている。Ａｌ配線１１１とポリＳ
ｉゲート電極１０６との接続はコンタクト１１２により
接続されている。
ｌ配線１０９は、ＮＭＯＳトランジスタ１０１のドレイ
ン（図示せず）に接続されるように設けられている。Ａ
ｌ配線１０９とドレインとの接続はコンタクト１０４に
より接続されている。ＧＮＤ（図示せず）に接続されて
いるＡｌ配線１０８は、ＮＭＯＳトランジスタ１０１の
ソース（図示せず）に接続されるように設けられてい
る。Ａｌ配線１０８とソースとの接続はコンタクト１０
３により接続されている。ＮＭＯＳトランジスタ１０１
に近接するようにポリＳｉゲート電極１０６が設けられ
ており、ポリＳｉゲート電極１０６の一部は、ＮＭＯＳ
トランジスタ１０１のドレインとソースの間まで延在し
て設けられている。ＧＮＤ（図示せず）に接続されてい
るＡｌ配線１１１は、ポリＳｉゲート電極１０６に接続
されるように設けられている。Ａｌ配線１１１とポリＳ
ｉゲート電極１０６との接続はコンタクト１１２により
接続されている。
【００１５】次に、ＮＭＯＳトランジスタ１０１と共通
の入力端子（図示せず）に接続されているＡｌ配線１０
９は、ＮＭＯＳトランジスタ１０２のドレイン（図示せ
ず）としても接続されるように設けられている。Ａｌ配
線１０９とドレインとの接続はコンタクト１０４により
接続されている。ＶＣＣ（図示せず）に接続されている
Ａｌ配線１１０は、ＮＭＯＳトランジスタ１０２のソー
ス（図示せず）に接続されるように設けられている。Ａ
ｌ配線１１０とソースとの接続はコンタクト１０５によ
り接続されている。ＮＭＯＳトランジスタ１０２に近接
するようにポリＳｉゲート電極１０７が設けられてお
り、ポリＳｉゲート電極１０７の一部は、ＮＭＯＳトラ
ンジスタ１０２のドレインとソースの間まで延在して設
けられている。ＧＮＤ（図示せず）に接続されているＡ
ｌ配線１１１は、ポリＳｉゲート電極１０７に接続され
るように設けられている。Ａｌ配線１１１とポリＳｉゲ
ート電極１０７との接続はコンタクト１１３により接続
されている。
の入力端子（図示せず）に接続されているＡｌ配線１０
９は、ＮＭＯＳトランジスタ１０２のドレイン（図示せ
ず）としても接続されるように設けられている。Ａｌ配
線１０９とドレインとの接続はコンタクト１０４により
接続されている。ＶＣＣ（図示せず）に接続されている
Ａｌ配線１１０は、ＮＭＯＳトランジスタ１０２のソー
ス（図示せず）に接続されるように設けられている。Ａ
ｌ配線１１０とソースとの接続はコンタクト１０５によ
り接続されている。ＮＭＯＳトランジスタ１０２に近接
するようにポリＳｉゲート電極１０７が設けられてお
り、ポリＳｉゲート電極１０７の一部は、ＮＭＯＳトラ
ンジスタ１０２のドレインとソースの間まで延在して設
けられている。ＧＮＤ（図示せず）に接続されているＡ
ｌ配線１１１は、ポリＳｉゲート電極１０７に接続され
るように設けられている。Ａｌ配線１１１とポリＳｉゲ
ート電極１０７との接続はコンタクト１１３により接続
されている。
【００１６】次に、本発明の実施例に係る半導体集積回
路装置の静電破壊保護素子を示す断面図を図２に示し、
その回路図を図３に示す。半導体基板１１４表面上には
ウェル層１１５が設けられている。ウェル層１１５表面
には、Ｎ＋型ドレイン領域１１７が設けられている。同
じくウェル層１１５表面には、Ｎ＋型ドレイン領域１１
７を間に介して、Ｎ＋型ソース領域１１６及びＮ＋型ソ
ース領域１１８がぞれぞれ設けられている。Ｎ＋型ソー
ス領域１１６及びＮ＋型ドレイン領域１１７の間のウェ
ル層１１５上には、絶縁膜（図示せず）を介してポリＳ
ｉゲート電極１０６が設けられており、ＮＭＯＳトラン
ジスタ１０１を構成している。Ｎ＋型ソース領域１１８
及びＮ＋型ドレイン領域１１７の間のウェル層１１５上
には、絶縁膜（図示せず）を介してポリＳｉゲート電極
１０７が設けられており、ＮＭＯＳトランジスタ１０２
を構成している。
路装置の静電破壊保護素子を示す断面図を図２に示し、
その回路図を図３に示す。半導体基板１１４表面上には
ウェル層１１５が設けられている。ウェル層１１５表面
には、Ｎ＋型ドレイン領域１１７が設けられている。同
じくウェル層１１５表面には、Ｎ＋型ドレイン領域１１
７を間に介して、Ｎ＋型ソース領域１１６及びＮ＋型ソ
ース領域１１８がぞれぞれ設けられている。Ｎ＋型ソー
ス領域１１６及びＮ＋型ドレイン領域１１７の間のウェ
ル層１１５上には、絶縁膜（図示せず）を介してポリＳ
ｉゲート電極１０６が設けられており、ＮＭＯＳトラン
ジスタ１０１を構成している。Ｎ＋型ソース領域１１８
及びＮ＋型ドレイン領域１１７の間のウェル層１１５上
には、絶縁膜（図示せず）を介してポリＳｉゲート電極
１０７が設けられており、ＮＭＯＳトランジスタ１０２
を構成している。
【００１７】ここで、ポリＳｉゲート電極１０６、１０
７、ソース領域１１６及びウェル層１１５はＧＮＤ１１
９に接続されている。共通のドレイン領域１１７は、入
力ライン（入力端子）１２１に接続され、ソース領域１
１８は、ＶＣＣ１２０に接続されている。
７、ソース領域１１６及びウェル層１１５はＧＮＤ１１
９に接続されている。共通のドレイン領域１１７は、入
力ライン（入力端子）１２１に接続され、ソース領域１
１８は、ＶＣＣ１２０に接続されている。
【００１８】本発明の実施例によれば、基板電位及びゲ
ート電極をＧＮＤにバイアスし、ドレイン領域（Ｎ型拡
散）を入力端子に接続し、それぞれのソース領域（Ｎ型
拡散）をＶＣＣ又はＧＮＤに交互に接続することで、同
一ウェル層内である同一素子領域に２対にＮチャネルト
ランジスタを配置することができる。
ート電極をＧＮＤにバイアスし、ドレイン領域（Ｎ型拡
散）を入力端子に接続し、それぞれのソース領域（Ｎ型
拡散）をＶＣＣ又はＧＮＤに交互に接続することで、同
一ウェル層内である同一素子領域に２対にＮチャネルト
ランジスタを配置することができる。
【００１９】尚、本発明の実施例においては、同一ウェ
ル層内にソース、ドレイン、ソースと配置させたが、ト
ランジスタの配置の仕方については本実施例に限定され
ない。例えば実施例以上に配置してもよく、同一のウェ
ル層内に、ＧＮＤに接続されたソース領域と、ポリＳｉ
ゲート電極を間に挟んで、入力端子に接続されたドレイ
ン領域と、さらに、ポリＳｉゲート電極を間に挟んで、
ＶＣＣに接続されたソース領域と、さらに、ポリＳｉゲ
ート電極を間に挟んで、入力端子に接続されたドレイン
領域と、さらにポリＳｉゲート電極を間に挟んで、ＧＮ
Ｄに接続されたソース領域と配置させてもよい。もちろ
ん、これ以上の配置となってもよい。また、ソース領域
を最短部としているが、ドレイン領域が最短部となって
配置されていてもよい。
ル層内にソース、ドレイン、ソースと配置させたが、ト
ランジスタの配置の仕方については本実施例に限定され
ない。例えば実施例以上に配置してもよく、同一のウェ
ル層内に、ＧＮＤに接続されたソース領域と、ポリＳｉ
ゲート電極を間に挟んで、入力端子に接続されたドレイ
ン領域と、さらに、ポリＳｉゲート電極を間に挟んで、
ＶＣＣに接続されたソース領域と、さらに、ポリＳｉゲ
ート電極を間に挟んで、入力端子に接続されたドレイン
領域と、さらにポリＳｉゲート電極を間に挟んで、ＧＮ
Ｄに接続されたソース領域と配置させてもよい。もちろ
ん、これ以上の配置となってもよい。また、ソース領域
を最短部としているが、ドレイン領域が最短部となって
配置されていてもよい。
【００２０】本発明に実施例では、素子分離を行う必要
がなく、２対のＮチャネルトランジスタを同一素子領域
に配置できるため、レイアウト上の制約を受けず、静電
破壊耐量を損なうことなしに、チップ占有面積の縮小が
可能になる。
がなく、２対のＮチャネルトランジスタを同一素子領域
に配置できるため、レイアウト上の制約を受けず、静電
破壊耐量を損なうことなしに、チップ占有面積の縮小が
可能になる。
【００２１】
【発明の効果】 本発明においては、素子分離を行う必
要がなく、２対のＮチャネルトランジスタを同一素子領
域に配置できるため、レイアウト上の制約を受けず、静
電破壊耐量を損なうことなしに、チップ占有面積の縮小
が可能になる。
要がなく、２対のＮチャネルトランジスタを同一素子領
域に配置できるため、レイアウト上の制約を受けず、静
電破壊耐量を損なうことなしに、チップ占有面積の縮小
が可能になる。
【図１】本発明の実施例に係わる静電破壊保護素子の平
面図である。
面図である。
【図２】本発明の実施例に係わる静電破壊保護素子の断
面図である。
面図である。
【図３】本発明の実施例に係わる静電破壊保護素子の回
路図である。
路図である。
【図４】従来技術に係わる静電破壊保護素子の平面図で
ある。
ある。
１０１、１０２ ＮＭＯＳトランジスタ
１０３、１０４、１０５、１１２、１１３ コンタクト
１０６、１０７ ポリＳｉゲート電極
１０８、１０９、１１０、１１１ Ａｌ配線
１１４ 半導体基板
１１５ ウェル層
１１６、１１８ ソース領域
１１７ ドレイン領域
１１９ ＧＮＤ
１２０ ＶＣＣ
１２１ 入力ライン（入力端子）
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(72)発明者 瀧場 明
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
Ｆターム(参考） 5F038 BH07 BH13 CA02 EZ20
5F048 AA02 AB03 AB06 AC03 BA01
CC09 CC15 CC18 CC19
Claims (3)
- 【請求項１】 ウェル層内に設けられる第１の第1導電
型ＭＯＳトランジスタと、 前記ウェル層内に設けられ、前記第１の第1導電型ＭＯ
Ｓトランジスタとドレイン同士が接続される第２の第１
導電型ＭＯＳトランジスタと、 前記第1の第1導電型ＭＯＳトランジスタのドレイン及び
前記第２の第1導電型ＭＯＳトランジスタのドレインに
接続される入力端子と、 前記第1の第1導電型ＭＯＳトランジスタのソース、ゲー
ト電極、前記第２の第1導電型ＭＯＳトランジスタのゲ
ート電極及び前記ウェル層に接続される第1電源と、 前記第２の第１導電型ＭＯＳトランジスタのソースに接
続される第２電源とを具備することを特徴とする静電破
壊保護素子。 - 【請求項２】 前記第1電源はＧＮＤであることを特徴
とする特許請求の範囲第１項記載の静電破壊保護素子。 - 【請求項３】 前記第1の第1導電型ＭＯＳトランジスタ
及び前記第２の第1導電型ＭＯＳトランジスタの導電型
はＮ型とすることを特徴とする特許請求の範囲第１項記
載の静電破壊保護素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001295386A JP2003100898A (ja) | 2001-09-27 | 2001-09-27 | 静電破壊保護素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001295386A JP2003100898A (ja) | 2001-09-27 | 2001-09-27 | 静電破壊保護素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003100898A true JP2003100898A (ja) | 2003-04-04 |
Family
ID=19116831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001295386A Withdrawn JP2003100898A (ja) | 2001-09-27 | 2001-09-27 | 静電破壊保護素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003100898A (ja) |
-
2001
- 2001-09-27 JP JP2001295386A patent/JP2003100898A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050428 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050606 |
|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20081202 |